JP2007124611A

JP2007124611A - 浮遊抵抗体ラダーを用いたインバータベースのフラッシュａ／ｄ変換器

Info

Publication number: JP2007124611A
Application number: JP2006127491A
Authority: JP
Inventors: Chun-Chi Chen; チェン・チュン−チ; Day-Uei Li; リ・ダイ−ウェイ
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2005-10-27
Filing date: 2006-05-01
Publication date: 2007-05-17
Also published as: KR20070045885A; KR100822299B1; IL173132A0; CN1956340A; US20070096970A1; TWI312239B; EP1780894A3; EP1780894A2; US7315272B2; TW200718032A

Abstract

【課題】低消費電力などのインバータベースのフラッシュADCの特徴を保有する一方、インバータのサイズまたはパラメータを変えないでインバータ不整合を指示するフラッシュADCを持つことが望まれる。
【解決手段】アナログ信号をデジタル信号に変換するA/D変換器であり、複数の比較器を含む比較器アレーと、直列に接続された複数の抵抗を含む抵抗列と、抵抗列に流れる一定の電流を与えるための電流発生器とを備え、前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応することを特徴とする。
【選択図】図７

Description

この発明は、一般にA/D変換器("ADC") に関し、特に、例えば超広帯域 ("UWB") トランシーバーの使用のための浮遊抵抗体ラダーを用いたインバータベースのフラッシュA/D変換器に関する。

A/D変換器("ADC")は、電圧または電流の形態の入力アナログ信号を、デジタル信号に変換するためのデバイスである。ADCは、連続した近似ADCとフラッシュADCに通常分割される。連続した近似ADCは、アナログ入力に対応するデジタルコードのビットを連続して決定するために機能する。一般に連続した近似ADCは、解像ビットあたり１クロックサイクルを要求する。他方では、フラッシュADC(これは連続した近似ADCより複雑なハードウェア構造を含む)は、一般に１クロック周期内で、連続的ではなく、むしろ、全体のA/D変換の過程を同時に完了することができる。

フラッシュADCでは、インバータベースのフラッシュADC(これは、TIQ(しきい値インバータ量子化)の技術を使う)は、SOC(チップ上のシステム)設計における低消費電力および低供給電圧に関する必要条件を満たす。そのTIQ技術は、全パワー消費を抑える一方、それを他のデジタル回路と統合することができるので有利である。そのような利点は、低消費電力が懸念材料になっているUWB(超広帯域)トランシーバーでの使用に適するTIQ技術に尽くす。しかしながら、一般に、従来のフラッシュADCはインバータ不整合が欠点であり、この不整合は、ADCのインバータの製作において非対称のために起こり、不都合にもインバータのスイッチングのしきい値電圧の変化をもたらす。そのインバータのスイッチングのしきい値電圧Vmは以下に与えられる。

Vm = [r (V_DD -|V_TP|) + V_Tn] / (1 + r)
ここで VDD は、インバータベースのフラッシュADCの供給電圧、V_Tp および V_Tn はインバータのPMOS および NMOS のしきい値電圧、rは以下に決定される。

r = [μ_P x C_OX x (W/L)_P)]^1/2 / [μ_N x C_OX x (W/L)_N)]^1/2
ここで、μ_P および μ_N は、それぞれホールと電子の移動性、C_OX は酸化フィルムのキャパシタンスに関係し、(W/L)_P および (W/L)_N は、インバータのPMOS および NMOSのトランジスタのチャンネル長の比である。

インバータ不整合問題を克服するために、従来の技術は、V_DD、V_Tp、V_Tn、およびW/L比を含むVmのファクタを調整するために提案されてきた。従来の技術の第１のアプローチでは、ある比較器での供給電圧レベルが別の比較器でのそれと異ならせることができるように、フラッシュADCのそれぞれの比較器に接続されるべきである供給電圧V_DDは、Vmが異なるのに従って、異なる。第２のアプローチでは、それぞれの比較器のトランジスタのドーピング密度は、比較器によってドーピング密度を異ならせることができるように、異なる。第３のアプローチでは、トランジスタのW/L比は、比較器によってサイズを異ならせることができるように、異なる。第１と第２のアプローチは(直線的な解決策を提案したかもしれないが)、実現に困難を伴う。第３のアプローチは、レイアウト設計で不利であるかもしれず、また、個々のしきい値電圧をトランジスタに与えることに困難を伴う。

UWBトランシーバーで要求されるような低消費電力などのインバータベースのフラッシュADCの特徴を保有する一方、インバータのサイズまたはパラメータを変えないでインバータ不整合を指示するフラッシュADCを持つことは望ましい。

この発明は、従来技術の制限および難点から生じる１つ以上の問題を取り除くA/D変換器("ADC")に向けられる。

この発明の１実施例によると、アナログ信号をデジタル信号に変換するA/D変換器が提供され、それは、複数の比較器を含む比較器アレーと、直列に接続された複数の抵抗を含む抵抗列と、抵抗列に流れる一定の電流を与えるための電流発生器とを備え、前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応する。

また、この発明によると、アナログ信号をデジタル信号に変換するA/D変換器が提供され、それは、複数の比較器を含む比較器アレーと、複数の抵抗を含む抵抗列と、抵抗列のいずれの抵抗をも通過することなく、抵抗列のノードにてアナログ信号を受信するために、複数の比較器の１つから選択された受信用比較器と、前記ノードにて前記抵抗列の第２のサブ列から分離された前記抵抗列の第１のサブ列と、前記抵抗列の第１のサブ列に流れる第１の定電流を与えるための第１の電流発生器と、および、前記抵抗列の第２のサブ列に流れる第２の定電流を与えるための第２の電流発生器とを備え、第１の定電流と同じ値の第２の定電流を前記抵抗列の第２のサブ列に流すための第２の電流発生器とを備え、
前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応し、前記第２の定電流は前記第１の定電流の値に等しい。

さらにこの発明によると、アナログ信号をデジタル信号に変換するA/D変換器を含む信号処理システムが提供され、それは、入力アナログ信号と、前記アナログ信号を受信するために、直列に接続された複数の抵抗と、複数の比較器と、および前記複数の抵抗に流れる定電流を与える電流発生器とを備え、前記複数の抵抗の各々はタップ端を含み、前記規格器の各々は、１つの抵抗のタップ端で前記複数の抵抗の１つに接続される第１のインバータと、第１のインバータと直列に接続される第２のインバータとを備える。

更にこの発明によると、アナログ信号をデジタル信号に変換するための方法が提供され、それは、複数の比較器を含む比較器アレーを備えるステップと、複数の抵抗を抵抗列に直列に接続するステップと、前記複数の抵抗の各々が、前記複数の比較器の１つに対応するように、前記複数の比較器を前記抵抗列に複数のノードにて電気的に接続するステップと、および前記抵抗列に定電流を流すステップとを備え、前記比較器の各々は、第１のインバータおよび第１のインバータに接続された第２のインバータを含み、前記抵抗列は複数のノードを含む。

更にこの発明によると、アナログ信号をデジタル信号に変換するための方法が提供され、それは、複数の比較器を含む比較器アレーを備えるステップと、複数の抵抗を抵抗列に直列に接続するステップと、前記複数の抵抗の各々が、前記複数の比較器の１つに対応するように、複数の比較器を、抵抗列に複数のノードにて電気的に接続するステップと、抵抗列のいずれの抵抗にも通過することなく、抵抗列のノードにて、アナログ信号を受信するために、複数の比較器の１つから受信用比較器を選択するステップと、ノードにて、抵抗列の第２のサブ列から、抵抗列の第１のサブ列とを分離するステップと、第１のサブ列に第１の定電流を流すステップと、および、第２のサブ列に第２の定電流を流すステップとを備え、前記比較器の各々は、第１のインバータおよび第１のインバータに接続された第２のインバータを含み、前記抵抗列は複数のノードを含み、前記第２の定電流は第１の定電流と等しい値である。

UWBトランシーバーで要求されるような低消費電力などのインバータベースのフラッシュADCの特徴を保有する一方、インバータのサイズまたはパラメータを変えないでインバータ不整合を指示するフラッシュADCを持つことができる。

この発明の都合のよい具体化の以下の詳述は、追加された図面に関連して読まれた時、よりよく理解されるであろう。この発明の図示目的のために、好ましい実施例が図中に示される。しかしながら、この発明は図示された正確な配置や構成に限定されないことが理解されよう。

図１はこの発明の１つの具体化に基づくA/D変換器("ADC")で使用されるインバータ10の回路図である。図１を参照すると、インバータ10は、p型金属酸化物半導体(「PMOS」)トランジスタ12と、n型金属酸化物半導体(「NMOS」)トランジスタ14を含む。入力信号V_INがインバータ10のスイッチングしきい値電圧より大きいとき、PMOSトランジスタ12はターンオフにされ、そして、NMOSトランジスタ14はターンオンされる。出力電圧VOの電圧レベルは、ロー(V_O=0)に低下される。入力信号VINがスイッチングしきい値電圧Vmより小さいとき、PMOSトランジスタ12はターンオンされ、そして、NMOSトランジスタ14はターンオフにされる。出力電圧V_Oの電圧レベルは、ハイ(V_O=V_DD)にプルアップされる。図２はインバータ10の回路シンボルであり、そして、図３は図１で示されたインバータ10の伝達関数を例証する図である。

図４はこの発明の１つの具体化に基づくADCで使用される比較器20の回路図である。図４を参照すると、比較器20は、第１のインバータ24および、第１のインバータ22と直列に接続された第２のインバータ22を含む。第１のインバータ22は、第１のスイッチングしきい値電圧V_m1を持ち、第２のインバータ24は第２のスイッチングしきい値V_m2を持つ。この発明に基づく１つの具体化では、第１のインバータ22と第２のインバータ24は、コンプリメンタリの酸化金属半導体(「CMOS」)のプロセスで製作され、そして、W/L比およびしきい値電圧V_Tp および V_Tnのような実質的に同じサイズおよびパラメータを持つ。その結果、V_m1 は実質的に V_m2に等しい。別の具体化では、比較器アレー内に、複数の比較器を含み、複数の比較器の第１および第２のインバータは、実質的に同じスイッチングしきい値電圧を持つ。

動作時、スイッチングしきい値V_m1より小さいローの電圧V_INに応答して、第１のインバータ22の出力信号V₀は、スイッチングしきい値V_m2より大きいV_DDであり、その結果、比較器20の出力V_OUTはグランドレベルである。他方、スイッチングしきい値V_m1より大きいハイの電圧V_INに応答して、第１のインバータ22の出力信号V₀は、スイッチングしきい値V_m2より小さいグランドであり、その結果、比較器20の出力V_OUTはV_DDレベルである。図５は比較器20の回路シンボルであり、そして、図６は図４で示された比較器20の伝達関数を例証する図である。

図７はこの発明の１つの具体化に基づくADC30の回路図である。図７を参照すると、ADC30は、比較器アレー32、抵抗列34、エンコーダ36、および定電流源31を含む。比較器アレー32の個数および、抵抗列34の抵抗数は、NビットのADC 30に対して2N (Nは整数)である。比較器アレー32は、NビットのADC 30で、複数の比較器C₁ 〜 C(₂ ^N)を含む。比較器C₁ 〜 C(₂ ^N)の各々は、図４で示されるように、直列接続された第１のインバータおよび第２のインバータを含む。抵抗列34は、直列接続された複数の抵抗R1 から R(₂ ^N)を含む。抵抗R₁ から R(₂ ^N)の各々は、第１の端部、第２の端部、およびコンパレータC₁ から C(₂ ^N)の１つに対応する端部を有する。特に、第１の抵抗R₁の第１の端部34-1は、第１の比較器C₁に電気的に接続され、第２の抵抗R₂の第１の端部34-2は第２の比較器C₂に電気的に接続され、以下同様である。電流発生器31は、抵抗列34に流れる電流Iを提供する。エンコーダ36は、N-ビットのコード化されたデジタル信号を発生させるように比較器アレー32からの出力をコード化する。N-ビットデジタル信号は、２進のビット係数B1〜BNを含み、それらの各々は０か１の２進値を持ち、ここでB1は最も重要なビットを示し、BNは最も重要でないビットを示す。ADC30は、さらに入力のアナログの信号V_INを受け取り、そして、変換処理の間に入力信号が変化するのを避けるために入力信号V_INを保持するためのサンプル・ホールド回路38を含むかもしれない。

エンコーダ36がNビットのデジタル信号を発生できる限り、比較器または抵抗の個数は2Nに制限されないことが当業者には理解されるであろう。図８はこの発明の別の具体化に基づくADC 50の回路図である。図８を参照すると、ADC 50は、比較器アレー52と抵抗列54を除いて、図７で示されたADC 30に似た回路構造を持つ。特にADC 30は、比較器アレー52内に、合計(2^N - 1)個の比較器アレーC₂ から C₂ ^N と、抵抗列54内に、比較器アレーC₂ から C₂ ^Nのそれぞれに対応して、合計(2^N - 1)個の抵抗R₁ から R(₂ ^N _-1)を含む。別の実施例では、ADC は、合計(2^N - 1)個の比較器アレーC₁ から C(₂ ^N _- ₁) と、比較器アレーC₁ から C(₂ ^N _- ₁)のそれぞれに対応して、合計(2^N - 1)個の抵抗R₁ から R(₂ ^N _-1)を含む。

図９は図７で示されたADC30の等価回路を例証する回路図である。図９を参照すると、抵抗 R₁ から R(₂ ^N _-1) の各々の抵抗が Rであると、比較器 C₁, C₂ … および C(₂ ^N)に供給された電圧レベルはそれぞれ、V_IN, V_IN - IR … および V_IN - (₂ ^N-1) IRである。そして、第１の比較器C₁は、出力電圧レベルを決定するために、対応する入力電圧V_INを、スイッチングしきい値電圧V_m1と、次にV_m2と比較する。同様に、第２の比較器C₂は、対応する入力電圧V_INからIRを、スイッチングしきい値電圧V_m1と、次にV_m2と比較する。比較器C₁に対し、抵抗R₁からR(₂ ^N)までの抵抗列34の方向に、かつ、M(正数か０より大)個の比較器で比較器C₁から隔てられた下流に配置された比較器に対しては、その比較器に供給される対応する電圧は、V_IN - (M + 1) IR である。例えば、比較器C₁に直接に近接し、かつ、０個(つまりM=0)の比較器により互いに隔てられた比較器C₂に対して、その比較器C₂に供給される対応する電圧は、V_IN - IRである。同様に、比較器C₁から(2^N-2)個の比較器により隔てられた比較器C(₂ ^N)に対して、その比較器に供給される対応する電圧は、V_IN - (2^N-1) IRである。

再度図８を参照すると、第１の比較器(つまりC₂)に関して、抵抗列54の方向で下降に配置され、かつ、M個の比較器で比較器C₂から隔てられた比較器に対し、その比較器に供給される電圧は、V_IN - (M + 2) IRである。

図１０は図７で示されたADC 30のインバータの動的な伝達関数を例証する図である。図１０を参照し、また、図７を参照すると、電流発生器31および抵抗列34により、第１の比較器C₁は、出力電圧V0の電圧レベルを決定するために、入力電圧レベルV_INと、比較器C₁の第１のインバータのスイッチングしきい値電圧V_m1と比較する。比較器C₁の第１のインバータに対する比較結果は、カーブA₁で例証される。同様に、最後の比較器C(₂ ^N)は、出力電圧V_Oの電圧レベルを決定するために、入力電圧レベル(V_IN-(2^N-1)IR)とVm1を比較する。比較器C(₂ ^N)の第１のインバータに対する比較結果はカーブA₂で例証される。第１の比較器に関して下流に配置され、かつ、比較器C₁からM個の比較器で隔てられた比較器に対し、入力電圧レベル (V_IN - (M +1) IR) は、V_m1と比較される。この比較器の第１のインバータの比較結果は、Mの値によって、カーブA₁とA₂の間で動的に変化できるカーブ(図示せず)をもたらす。

図１１は図７で示されたADC 30の比較器の動的な伝達関数を例証する図である。図１１を参照すると、第１の比較器C₁は、出力電圧の電圧レベルV_OUTを決定するために、電圧レベルV_O(これは、入力電圧レベルV_INの関数)と、比較器C₁の第２のインバータのスイッチングしきい値電圧V_m2と比較する。比較器C₁の比較結果はカーブD₁で例証される。同様に、最後の比較器 C(₂ ^N) は、出力電圧の電圧レベルV_OUTを決定するために、電圧レベルV_O(これは、入力電圧レベル(V_IN - (₂ ^N-1) IR)の関数)と、V_m2と比較する。比較器C(₂ ^N)の比較結果はカーブD2で例証される。比較器C₁に対して下流に配置され、かつ、M個の比較器により比較器C₁から隔てられた比較器に対し、入力電圧レベル(これは入力電圧レベル (V_IN - (M + 1) IR)の関数)はV_m2と比較される。その比較器の比較結果は、Mの値によって、カーブD1とD²の間で動的に変化できるカーブ(図示せず)をもたらす。

図１２はこの発明の別の具体化に基づくADC 40の回路図である。図１２を参照すると、ADC 40 は、アレー 42、第１のサブ列44および第２のサブ列を含む抵抗列45、エンコーダ46、第１のサブ列44に第１の電流を流す第１の電流発生器41、および第２のサブ列45に第２の電流を流す第２の電流発生器49を含む。N-ビットADC40に必要である比較器アレー42の比較器の数と抵抗列の抵抗数は2^Nであり、Nは整数である。N-ビットADC40では、比較器アレー42は、多くの比較器C₁ から C(₂ ^N)を含む。比較器C₁ から C(₂ ^N)の各々は、図４のように、直列接続された第１のインバータおよび第２のインバータを含む。サンプル・ホールド回路48を通じて入力信号を受け取る受信比較器 C(₂ ^N-1)は、抵抗列を、第１のサブ列44と第２のサブ列45とに分割する。第１のサブ列44は、入力信号V_INが受信比較器 C(₂ ^N-1+1)に供給される箇所であるＰ点に関して上流に配置される。第２のサブ列45は、Ｐ点に関して下流に配置される。第１のサブ列44は、直列接続された複数の抵抗 R1 から R(₂ ^N-1) を含む。第２のサブ列45は、直列接続された複数の抵抗 R(₂ ^N-1+1) から R(₂ ^N)を含み、更に、複数の第１のサブ列44と直列に接続される。それぞれの抵抗R₁ から R(₂ ^N)は、比較器C₁ から C(₂ ^N)に対応する。第１の電流発生器41は、第１のサブ列44に流れる大きさがIの第１の定電流を供給する。第２の電流発生器49は、第２のサブ列45に流れる大きさがIの第２の定電流を供給する。

図１３は図１２で示されたADC40の等価回路を例証する図である。図１３を参照すると、抵抗R₁ から R(₂ ^N)の各々の抵抗がRならば、受信比較器 C(₂ ^N-1+1)、比較器 C(₂ ^N-1) および C(₂ ^N-1 + 2) に与えられる電圧レベルは、それぞれV_IN、(V_IN + IR) および (V_IN - IR)である。つまり、受信比較器C(₂ ^N-1+1) に関して上流に配置され、かつ、その受信比較器C(₂ ^N-1+1)からT個の比較器で隔てられた比較器に対し、それに供給される電圧レベルは(V_IN + T x IR)であり、Tは０以上の整数（０かそれ以上の整数）である。他方、受信比較器C(₂ ^N-1+1) に関して下流に配置され、かつ、その受信比較器C(₂ ^N-1+1)からT個の比較器で隔てられた比較器に対し、それに供給される電圧レベルは(V_IN - T x IR)である。

図１４はこの発明の更に別の具体化に基づくADC60の回路図である。図１４を参照すると、ADC 60は、比較器アレー62、第１のサブ列64および第２のサブ列65を除き、図１２のADC 40に似た回路構成を持つ。特に、ADC 60 は、比較器アレー62内に合計 (2^N - 1) 個の比較器 C₂ から C₂ ^Nと、第１のサブ列64内に合計 (2^N - 1) 個の抵抗 R₁ から R(₂ ^N _-1)と、および、比較器C₂ から C₂ ^Nに対応する第２のサブ列65をそれぞれ含む。比較器C(₂ ^N-1)は、入力信号VINを受け取るためにサンプル・ホールド回路48を通じて選ばれる。その結果、上流の抵抗の数は下流の抵抗の数に等しい。受信比較器C(₂ ^N-1) に関して上流に配置され、かつ、その受信比較器C(₂ ^N-1)からT個の比較器で隔てられた比較器に対し、それに供給される電圧レベルは(V_IN + T x IR)である。更に、受信比較器C(₂ ^N-1) に関して下流に配置され、かつ、その受信比較器C(₂ ^N-1)からT個の比較器で隔てられた比較器に対し、それに供給される電圧レベルは(V_IN - T x IR)である。

この発明の概念から逸脱することなく、上で述べた好ましい実施例を変更できることは当業者には理解されるであろう。従って、この発明は、開示した特定の実施例に限定されず、付記したクレームで限定されたこの発明の本旨および範囲内で変形をカバーすることを意図していることが理解される。

この発明の１具体化に基づくA/D変換器("ADC")で使用されるインバータの回路図図２は図１で示されたインバータの回路シンボル図３は図１で示されたインバータの伝達関数を例証する図この発明の１具体化に基づくADCで使用される比較器の回路図図４で示された比較器の回路シンボル図４で示された比較器の伝達関数を例証する図この発明の１具体化に基づくADCの回路図この発明の別の具体化に基づくADCの回路図図７で示されたADCの等価回路を例証する回路図図７で示されたADCのインバータの動的な伝達関数を例証する図図７で示されたADCの比較器の動的な伝達関数を例証する図この発明の別の具体化に基づくADCの回路図図１２で示されたADCの等価回路を例証する回路図この発明の更に別の具体化に基づくADCの回路図

符号の説明

10 インバータ
12 p型金属酸化物半導体(「PMOS」)トランジスタ
14 n型金属酸化物半導体(「NMOS」)トランジスタ
20 比較器
22 第１のインバータ
24 第２のインバータ
30 ADC
32 比較器アレー
34 抵抗列
36 エンコーダ
31 定電流源
38 サンプル・ホールド回路
44 第１のサブ列
45 第２のサブ列

Claims

アナログ信号をデジタル信号に変換するA/D変換器であり、
複数の比較器を含む比較器アレーと、
直列に接続された複数の抵抗を含む抵抗列と、
抵抗列に流れる一定の電流を与えるための電流発生器とを備え、
前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応することを特徴とするA/D変換器。
前記複数の比較器の前記第１のインバータは、同じスイッチングしきい値電圧を有する請求項１記載のデバイス。
前記複数の比較器の前記第２のインバータは、同じスイッチングしきい値電圧を有する請求項１記載のデバイス。
前記第１のインバータの各々は、前記複数の比較器の第２のインバータの各々と同じスイッチングしきい値電圧を有する請求項１記載のデバイス。
複数の比較器の１つは、他の比較器に関して定電流の流れる方向で最上流に配置され、最上流の比較器からM個の比較器で隔てられた複数の比較器の内の１つの比較器に対し、その比較器に供給される電圧レベルは、V_IN - (M + 1) IRであり、Mは０以上の整数であり、V_INはアナログ信号の電圧レベルであり、Iは定電流の大ききであり、Rは、各抵抗の抵抗値である請求項１記載のデバイス。
デジタル信号はN (Nは整数)ビットであり、比較器は、スイッチングしきい値電圧レベル Vm を、Vm から Vm + (2^N - 1) IRの範囲のアナログ信号の電圧レベルと比較する請求項５記載のデバイス。
複数の比較器の１つは、他の比較器に関して定電流の流れる方向で最上流に配置され、そして、最上流の比較器から、M (Mは０以上の整数) 個の比較器で隔てられた複数の比較器の内の１つの比較器に対し、その比較器に供給する電圧レベルは、V_IN - (M + 2) IRであり、ここで、V_IN は前記アナログ信号の電圧レベルであり、I は定電流の大きさであり、そして R は各抵抗の抵抗値である請求項１記載のデバイス。
デジタル信号はN (Nは整数)ビットであり、比較器は、スイッチングしきい値電圧レベル Vm を、Vm から Vm + (2^N - 1) IRの範囲のアナログ信号の電圧レベルと比較する請求項７記載のデバイス。
アナログ信号をデジタル信号に変換するA/D変換デバイスであり、
複数の比較器を含む比較器アレーと、
複数の抵抗を含む抵抗列と、
抵抗列のいずれの抵抗をも通過することなく、抵抗列のノードにてアナログ信号を受信するために、複数の比較器の１つから選択された受信用比較器と、
前記ノードにて前記抵抗列の第２のサブ列から分離された前記抵抗列の第１のサブ列と、
前記抵抗列の第１のサブ列に流れる第１の定電流を与えるための第１の電流発生器と、および、
前記抵抗列の第２のサブ列に流れる第２の定電流を与えるための第２の電流発生器とを備え、
前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応し、前記第２の定電流は前記第１の定電流の値に等しいことを特徴とするA/D変換デバイス。
前記複数の比較器の第１のインバータは、同じスイッチングしきい値電圧を有する請求項９記載のデバイス。
前記複数の比較器の第２のインバータは、同じスイッチングしきい値電圧を有する請求項９記載のデバイス。
前記第１のインバータの各々は、前記複数の比較器の第２のインバータの各々と同じスイッチングしきい値電圧を有する請求項９記載のデバイス。
第１のサブ列の抵抗数は、第２のサブ列の抵抗数に等しい請求項９記載のデバイス。
受信比較器に関して、第１および第２の定電流の流れの方向で上流に配置され、かつ、その受信比較器からT個の比較器で隔てられた比較器に対し、その比較器に供給される電圧レベルは、V_IN + T x IRであり、ここで、V_IN は前記アナログ信号の電圧レベルであり、Tは０以上の整数であり、I は第１および第２の定電流の値であり、そして R は抵抗列の各抵抗の抵抗値である請求項９記載のデバイス。
受信比較器に関して、第１および第２の定電流の流れの方向で下流に配置され、かつ、その受信比較器からT個の比較器で隔てられた比較器に対し、その比較器に供給される電圧レベルは、V_IN - T x IRであり、ここで、V_IN は前記アナログ信号の電圧レベルであり、Tは０以上の整数であり、I は第１および第２の定電流の値であり、そして R は抵抗列の各抵抗の抵抗値である請求項９記載のデバイス。
アナログ信号をデジタル信号に変換するA/D変換器を含む信号処理システムであり、
入力アナログ信号と、
前記アナログ信号を受信するために、直列に接続された複数の抵抗と、
複数の比較器と、および
前記複数の抵抗に流れる定電流を与える電流発生器とを備え、
前記複数の抵抗の各々はタップ端を含み、前記規格器の各々は、１つの抵抗のタップ端で前記複数の抵抗の１つに接続される第１のインバータと、第１のインバータと直列に接続される第２のインバータとを備えることを特徴とする信号処理システム。
第１のインバータの各々および第２のインバータの各々は、実質的に同じスイッチングしきい値電圧を有する請求項１６記載のシステム。
複数の比較器の１つは、他の比較器に関して定電流の流れる方向で最上流に配置され、そして、最上流の比較器から、M (Mは０以上の整数) 個の比較器で隔てられた複数の比較器の内の１つの比較器に対し、その比較器に供給する電圧レベルは、V_IN - (M + 1) IRであり、ここで、V_IN は前記アナログ信号の電圧レベルであり、I は定電流の大きさであり、そして R は各抵抗の抵抗値である請求項１６記載のシステム。
デジタル信号はN (Nは整数)ビットであり、比較器は、スイッチングしきい値電圧レベル Vm を、Vm から Vm + (2^N - 1) IRの範囲のアナログ信号の電圧レベルと比較する請求項１６記載のシステム。
複数の比較器の１つは、他の比較器に関して定電流の流れる方向で最上流に配置され、そして、最上流の比較器から、M (Mは０以上の整数) 個の比較器で隔てられた複数の比較器の内の１つの比較器に対し、その比較器に供給する電圧レベルは、V_IN - (M + 2) IRであり、ここで、V_IN は前記アナログ信号の電圧レベルであり、I は定電流の大きさであり、そして R は各抵抗の抵抗値である請求項１６記載のシステム。
デジタル信号はN (Nは整数)ビットであり、比較器は、スイッチングしきい値電圧レベル Vm を、Vm から Vm + (2^N - 1) IRの範囲のアナログ信号の電圧レベルと比較する請求項１６記載のシステム。
アナログ信号をデジタル信号に変換するための方法であり、
複数の比較器を含む比較器アレーを備えるステップと、
複数の抵抗を抵抗列に直列に接続するステップと、
前記複数の抵抗の各々が、前記複数の比較器の１つに対応するように、複数のノードにて、前記複数の比較器を前記抵抗列に電気的に接続するステップと、および
前記抵抗列に定電流を流すステップとを備え、
前記比較器の各々は、第１のインバータおよび第１のインバータに接続された第２のインバータを含み、前記抵抗列は複数のノードを含むことを特徴とする方法。
複数の比較器に同じ第１のインバータを与えることを更に備える請求項２２記載の方法。
複数の比較器に同じ第２のインバータを与えることを更に備える請求項２２記載の方法。
複数の比較器の第１のインバータおよび第２のインバータに、同じスイッチングしきい値電圧を与えることを更に備える請求項２２記載の方法。
複数の比較器の１つが、他の比較器に関し、定電流の流れる方向で最上流に配置され、そして、最上流の比較器から、M (Mは０以上の整数) 個の比較器で隔てられた複数の比較器の内の１つの比較器に対し、その比較器に V_IN - (M + 1) IRの電圧レベルを供給することを決定することを更に備え、ここで、V_IN は前記アナログ信号の電圧レベルであり、I は定電流の大きさであり、そして R は各抵抗の抵抗値である請求項１６記載の方法。
複数の比較器の１つが、他の比較器に関し、定電流の流れる方向で最上流に配置され、そして、最上流の比較器から、M (Mは０以上の整数) 個の比較器で隔てられた複数の比較器の内の１つの比較器に対し、その比較器に V_IN - (M + 2) IRの電圧レベルを供給することを決定することを更に備え、ここで、V_IN は前記アナログ信号の電圧レベルであり、I は定電流の大きさであり、そして R は各抵抗の抵抗値である請求項２２記載の方法。
アナログ信号をデジタル信号に変換するための方法であり、
複数の比較器を含む比較器アレーを備えるステップと、
複数の抵抗を抵抗列に直列に接続するステップと、
前記複数の抵抗の各々が、前記複数の比較器の１つに対応するように、複数の比較器を、抵抗列に複数のノードにて電気的に接続するステップと、
抵抗列のいずれの抵抗にも通過することなく、抵抗列のノードにて、アナログ信号を受信するために、複数の比較器の１つから受信用比較器を選択するステップと、
ノードにて、抵抗列の第２のサブ列から、抵抗列の第１のサブ列とを分離するステップと、
第１のサブ列に第１の定電流を流すステップと、および、
第２のサブ列に第２の定電流を流すステップとを備え、
前記比較器の各々は、第１のインバータおよび第１のインバータに接続された第２のインバータを含み、前記抵抗列は複数のノードを含み、前記第２の定電流は第１の定電流に等しい値であることを特徴とする方法。
複数の比較器に同じ第１のインバータを与えることを更に備える請求項２８記載の方法。
複数の比較器に同じ第２のインバータを与えることを更に備える請求項２８記載の方法。
複数の比較器の第１のインバータおよび第２のインバータに、同じスイッチングしきい値電圧を与えることを更に備える請求項２８記載のシステム。
同じ個数の抵抗を、第１のサブ列および第２のサブ列に与えることを更に備える請求項２８記載の方法。
受信比較器に関して、第１および第２の定電流の流れの方向で上流に配置され、かつ、その受信比較器からT個の比較器で隔てられた比較器に対し、その比較器に V_IN + T x IRの電圧レベルを供給することを更に備え、ここで、V_IN は前記アナログ信号の電圧レベルであり、Tは０以上の整数であり、I は第１および第２の定電流の値であり、そして R は抵抗列の各抵抗の抵抗値である請求項２８記載の方法。
受信比較器に関して、第１および第２の定電流の流れの方向で下流に配置され、かつ、その受信比較器からT個の比較器で隔てられた比較器に対し、その比較器に V_IN + T x IRの電圧レベルを供給することを更に備え、ここで、V_IN は前記アナログ信号の電圧レベルであり、Tは０以上の整数であり、I は第１および第２の定電流の値であり、そして R は抵抗列の各抵抗の抵抗値である請求項２８記載の方法。