CN106603079A - 一种闪速型模数转换器 - Google Patents

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王本艳
易敬军
陈邦明
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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

本发明涉及模数转换技术，尤其涉及一种闪速型模数转换器，包括多个比较器、编码器、处理器、存储器和控制器，多个比较器每个比较器的第一输入端接收一输入模拟量，第二输入端接收一参考电压，编码器分别与每个比较器的输出端连接，用于接收比较信号，并根据由所有所述比较信号组合形成的一综合比较信号输出一编码信号，处理器与编码器连接，用于持续接收并分析编码信号，并持续输出分析结果，处理器持续更新存储器中存储的分析结果，以实现处理器对分析结果的自学习更新过程，控制器分别与存储器和每个比较器连接，从存储器中读取分析结果以调节至少一个比较器的运行，能够降低闪速型模数转换器的功耗；控制器也可以控制参考电压的幅值和电阻链中电阻的电阻值，从而大大提高闪速型模数转换器的分辨率。

Description

一种闪速型模数转换器
技术领域
本发明涉及模数转换技术，尤其涉及一种闪速型模数转换器。
背景技术
机器学习是一门多领域交叉学科，涉及概率论、统计学、逼近论、凸分析、算法复杂度理论等多门学科。专门研究计算机怎样模拟或实现人类的学习行为，以获取新的知识或技能，重新组织已有的知识结构使之不断改善自身的性能。它是人工智能的核心，是使计算机具有智能的根本途径，其应用遍及人工智能的各个领域，它主要使用归纳、综合而不是演绎。学习是一项复杂的智能活动，学习过程与推理过程是紧密相连的，按照学习中使用推理的多少，机器学习所采用的策略大体上可分为4种——机械学习、通过传授学习、类比学习和通过事例学习。学习中所用的推理越多，系统的能力越强。机器学习领域的研究工作主要围绕以下三个方面进行：(1)面向任务的研究，研究和分析改进一组预定任务的执行性能的学习系统。(2)认知模型，研究人类学习过程并进行计算机模拟。(3)理论分析，从理论上探索各种可能的学习方法和独立于应用领域的算法。机器学习是继专家系统之后人工智能应用的又一重要研究领域，也是人工智能和神经计算的核心研究课题之一。现有的计算机系统和人工智能系统没有什么学习能力，至多也只有非常有限的学习能力，因而不能满足科技和生产提出的新要求。对机器学习的讨论和机器学习研究的进展，必将促使人工智能和整个科学技术的进一步发展。
ADC(Analog-to-Digital Converter，模数转换器)是一种计算机与人，与真实世界的沟通的重要工具，它可以将真实世界中广泛存在的模拟信号转换为计算机可以识别的数字信号。目前市面上有很多ADC的类型，包括逐次逼近寄存器型ADC,流水线型ADC,∑-Δ型ADC，Flash ADC(Flash Analog-to-Digital Converter，闪速型模数转换器)等等。其中，Flash ADC是其中速度最快的一种ADC类型。
虽然FLASH ADC的速度是其他类型ADC难以企及的，但是它也有一些缺点，比如随着分辨率的增加，其需要的比较器数量呈指数关系增加，同时就会带来功耗的急剧增大。每一个比较器的失调电压和电阻或电容之间的误匹配都将引入非线性误差。正因为这样的缺点，也导致了FLASH ADC的分辨率不能像其他类型的ADC一样做到比较高的水准。
发明内容
针对上述问题，本发明提出了一种闪速型模数转换器，包括：
多个比较器，每个所述比较器分别包括：
第一输入端，用于接收一输入模拟量；
第二输入端，用于接收一参考电压；
输出端，用于输出一比较信号，所述比较信号由比较所述参考电压和所述输入模拟量形成；
编码器，分别与每个所述比较器的所述输出端连接，用于接收所述比较信号，并根据由所有所述比较信号组合形成的一综合比较信号输出一编码信号；
处理器，与所述编码器连接，用于持续接收并分析所述编码信号，并持续输出分析结果；
存储器，与所述处理器连接，用于对所述处理器输出的所述分析结果进行存储；
所述处理器持续更新所述存储器中存储的所述分析结果，以实现所述处理器对所述分析结果的自学习更新过程；
控制器，分别与所述存储器和每个所述比较器连接，所述控制器从所述存储器中读取所述分析结果，并根据所述分析结果调节至少一个所述比较器的运行。
上述的闪速型模数转换器，其中，所述分析结果包括所述处理器持续分析预设时段内的所述编码信号获得的所述输入模拟量的取值范围。
上述的闪速型模数转换器，其中，还包括：
总参考电压输入端，用于接收一总参考电压；
多个串联的电阻，连接于所述总参考电压输入端和接地端之间；
每个所述比较器的所述第二输入端分别接入相邻两个所述电阻之间的节点，且每个所述节点分别对应一个所述第二输入端，使得每个所述第二输入端接收的所述参考电压为对应所述节点处的电压。
上述的闪速型模数转换器，其中，所述控制器根据所述分析结果改变至少一个所述电阻的电阻值。
上述的闪速型模数转换器，其中，所述存储器包括非易失性挥发存储器。
上述的闪速型模数转换器，其中，所述存储器采用与CMOS工艺兼容的后端非易失性挥发存储器生产工艺制造。
上述的闪速型模数转换器，其中，所述存储器采用鳍式场效晶体管制成。
有益效果：本发明能够降低闪速型模数转换器的功耗，也可以让使用比较器的数量不变，而在一个更精确的范围内进行搜索，从而大大提高闪速型模数转换器的分辨率，还可改变闪速型模数转换器中电阻或电容链的权重，使得针对某一段电压的分辨率大大提高。
附图说明
图1为本发明一实施例中闪速型模数转换器的结构示意图；
图2为本发明一实施例中闪速型模数转换器的部分电路原理图；
图3为本发明一实施例中存储器的单元结构的示意图；
图4为本发明一实施例中闪速型模数转换器的部分结构示意图；
图5为经过学习后的图4中的闪速型模数转换器的部分结构示意图；
图6为本发明一实施例中闪速型模数转换器的部分结构示意图；
图7为经过学习后的图6中的闪速型模数转换器的部分结构示意图；
图8为本发明一实施例中闪速型模数转换器的部分结构示意图；
图9为经过学习后的图8中的闪速型模数转换器的部分结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
在一个较佳的实施例中，如图1所示，提出了一种闪速型模数转换器，可以适用于智能网络芯片内；可以包括：
多个比较器110，每个比较器110分别包括：
第一输入端，用于接收一输入模拟量Vin；
第二输入端，用于接收一参考电压；
输出端，用于输出一比较信号，比较信号由比较参考电压和输入模拟量Vin形成；
编码器120，可以分别与每个比较器110的输出端连接，用于接收比较信号，并根据由所有比较信号组合形成的一综合比较信号输出一编码信号；
处理器130，可以与编码器110连接，用于持续接收并分析编码信号，并持续输出分析结果；
存储器140，可以与处理器120连接，用于对处理器130输出的分析结果进行存储；
处理器130可以持续更新存储器140中存储的分析结果，以实现处理器130对分析结果的自学习更新过程；
控制器150，可以分别与存储器140和每个比较器110连接，控制器150可以从存储器140中读取分析结果，并根据分析结果调节至少一个比较器110的运行。
其中，图1所示的是每个比较器110的第一输入端接收同一输入模拟量Vin，但这只是一种优选的情况，也可以是每个第一输入端分别接收不同的输入模拟量；图1中没有显示控制器150与每个比较器110之间的连接关系，但实际上控制器150可以与每个比较器110连接，例如可以控制每个比较器110的工作电压等。
在一个较佳的实施例中，分析结果可以包括处理器130持续分析预设时段内的编码信号获得的输入模拟量Vin的取值范围。
其中，关闭比较器或将比较器的工作电压降低可以在一定程度上降低功耗。
在一个较佳的实施例中，如图2所示，该闪速型模数转换器还可以包括：
总参考电压输入端，可以用于接收一总参考电压Vref；
多个串联的电阻，可以连接于总参考电压输入端和地之间；
每个比较器210的第二输入端可以分别接入相邻两个电阻之间的节点，且每个节点分别对应一个第二输入端，使得每个第二输入端接收的参考电压为对应节点处的电压。
其中，串联的电阻仅为一种优选的情况，不应视为是对本发明的限制，还可以是串联的电容。
上述实施例中，优选地，控制器可以根据分析结果改变至少一个电阻的电阻值。
具体地，控制器可以将串联电阻中的几个电阻的电阻值从R调整为R/2，电阻值减小后可以使得调整后的电阻对应的节点处的电压范围缩小，进而提高参与比较的电压的分辨率；编码器220可以通过输出口A0、A1输出编码；如果串联的不为电阻而是电容，则调整的为电容值。
在一个较佳的实施例中，存储器可以包括非易失性挥发存储器，也可以是包括其他类型的存储器。
上述实施例中，优选地，存储器可以采用与CMOS工艺兼容的后端非易失性挥发存储器生产工艺制造。
上述实施例中，优选地，存储器可以采用鳍式场效晶体管制成。
这种闪速型模数转换器的工作原理如下：首先电阻/电容链将输入的总参考电压Vref分为2N份，再分别与输入电压Vin进行比较，每个比较器的结果都输出到编码器中，最后由编码器输出一个N位二进制的编码，代表转换后的数字值。输出的数字量进入CPU/MCU等进行处理，通过一段时间的机器学习后，对模拟输入进行预测，并将学习数据存于非易失性存储器中，FLASH ADC读取外部存储器中的信息，改变其工作的控制逻辑，或改变原有的搜索策略，或改变参考电压大小，或改变电阻/电容链权重，以达到减少功耗，或者增大分辨率的作用。例如，一个3位的FLASH ADC可由一个30位的数据进行控制，其中1-8位中存每个比较器的使能信号，9-11位存Vdd的大小(1/8Vref-Vref)，12-14位存Vss的大小(0-7/8Vref)，15-30位存每个电阻的阻值(8个电阻*每个电阻2位，每个电阻的可为R、1/2R、1/4R、1/8R)。
本发明中存储机器学习结果的非易失性存储器可以为传统的ROM(只读内存)，EEPROM(电可擦可编程只读存储器)，FLASH MEMORY(闪存)，或者新兴的FRAM(铁电存储器)，MRAM(磁性随机存储器)，MCURAM(相变存储器)等等。更优的，考虑到在常规的CMOS工艺中制造非易失性存储器需要额外的掩膜，会带来工艺难度的增大和成本的提高，本发明中的非易失性存储器可以使用基于FinFET CMOS工艺制造的FIND RRAM(FinFET DielectricRRAM)，其单元结构如图3所示，其中BLm和WLn分别为RRAM(Resistive Random AccessMemory，阻变式存储器)单元的位线和字线，用于选中想要进行操作的非易失性存储器存储单元，SLn为选线，用于对选中的非易失性存储器存储单元进行读、写(包括置1和清0)等操作。图中的HfO2(二氧化铪)既是一个普通的N型FinFET晶体管的栅极绝缘层，也是一个阻变式的存储节点。这样，在不增加额外掩膜的前提下，非易失性存储器就能与正常的FinFETCMOS工艺兼容了。这就大大降低了制造难度，从而降低了成本。
下面将通过三个此FLASH ADC的具体应用来详细说明。
如图4所示的FLASH ADC，通过一段时间学习后，CPU/MCU通过对ADC输出的分析判断出输入模拟量在某一小范围之间，并将其转换为一组控制信号存于非易失性存储器中，因此可关闭在此范围外的比较器，仅采用此范围内的一部分比较器进行比较，若模拟量确实处在这一范围内，则一个流程结束；若未在此范围内找到该模拟量，则整个FLASH ADC再以正常工作状态完成一次A/D转换。如附图5所示，CPU/MCU在经过学习后判断出输入电压一般在1/4～3/4Vref之间，并将此信息存入非易失性存储器中，FLASH ADC中的控制逻辑读取存储器中的信息，将第1、2、7、8个比较器关闭。若范围预测的足够准确，即可大大减少FLASHADC的功耗。
如图6所示的FLASH ADC，通过一段时间学习后，CPU/MCU判断出输入模拟量在某一小范围之间，可将此小范围当作FLASH ADC的参考电压，进行A/D转换；若未在此范围内找到该模拟量，则整个FLASH ADC再以正常参考电压完成一次A/D转换。如图7所示，CPU/MCU在经过学习后判断出输入电压一般在1/4～3/4Vref之间，并将此信息存入非易失性存储器中，FLASH ADC中的控制逻辑读取存储器中的信息，将Vdd与Vss分别改为3/4Vref与1/4Vref。在使用比较器数量不变的前提下，参考电压的减小相当于分辨率的大大提高。
如图8所示的FLASH ADC，通过一段时间学习后，CPU/MCU判断出输入模拟量在某一小范围之间，因此可改变电阻/电容链的权重，将该小范围内的电阻/电容值减小，相当于增大了该范围内的分辨率；若输出的数字量误差较大，则整个FLASH ADC再以正常工作状态完成一次A/D转换。如图9所示，CPU/MCU在经过学习后判断出输入电压一般在1/4～3/4Vref之间，并将此信息存入非易失性存储器中，FLASH ADC中的控制逻辑读取存储器中的信息，减小这一段的电阻值，相当于增大了这一段的分辨率。在此种情况下，其电阻/电容链应采用可变的电阻/电容，或者使用可编程的电阻/电容链。
综上所述，本发明提出了一种闪速型模数转换器，包括多个比较器、编码器、处理器、存储器和控制器，多个比较器每个比较器的第一输入端接收一输入模拟量，第二输入端接收一参考电压，每个比较器分别输出一比较信号，编码器分别与每个比较器的输出端连接，用于接收比较信号，并根据由所有所述比较信号组合形成的一综合比较信号输出一编码信号，处理器与编码器连，接用于持续接收并分析编码信号，并持续输出分析结果，处理器持续更新存储器中存储的分析结果，以实现处理器对分析结果的自学习更新过程，控制器分别与存储器和每个比较器连接，从存储器中读取分析结果以调节至少一个比较器的运行，能够降低闪速型模数转换器的功耗，以及大大提高闪速型模数转换器的分辨率
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (7)

1.一种闪速型模数转换器，其特征在于，包括：
多个比较器，每个所述比较器分别包括：
第一输入端，用于接收一输入模拟量；
第二输入端，用于接收一参考电压；
输出端，用于输出一比较信号，所述比较信号由比较所述参考电压和所述输入模拟量形成；
编码器，分别与每个所述比较器的所述输出端连接，用于接收所述比较信号，并根据由所有所述比较信号组合形成的一综合比较信号输出一编码信号；
处理器，与所述编码器连接，用于持续接收并分析所述编码信号，并持续输出分析结果；
存储器，与所述处理器连接，用于对所述处理器输出的所述分析结果进行存储；
所述处理器持续更新所述存储器中存储的所述分析结果，以实现所述处理器对所述分析结果的自学习更新过程；
控制器，分别与所述存储器和每个所述比较器连接，所述控制器从所述存储器中读取所述分析结果，并根据所述分析结果调节至少一个所述比较器的运行。
2.根据权利要求1所述的闪速型模数转换器，其特征在于，所述分析结果包括所述处理器持续分析预设时段内的所述编码信号获得的所述输入模拟量的取值范围。
3.根据权利要求1所述的闪速型模数转换器，其特征在于，还包括：
总参考电压输入端，用于接收一总参考电压；
多个串联的电阻，连接于所述总参考电压输入端和接地端之间；
每个所述比较器的所述第二输入端分别接入相邻两个所述电阻之间的节点，且每个所述节点分别对应一个所述第二输入端，使得每个所述第二输入端接收的所述参考电压为对应所述节点处的电压。
4.根据权利要求3所述的闪速型模数转换器，其特征在于，所述控制器根据所述分析结果改变至少一个所述电阻的电阻值。
5.根据权利要求1所述的闪速型模数转换器，其特征在于，所述存储器包括非易失性挥发存储器。
6.根据权利要求5所述的闪速型模数转换器，其特征在于，所述存储器采用与CMOS工艺兼容的后端非易失性挥发存储器生产工艺制造。
7.根据权利要求6所述的闪速型模数转换器，其特征在于，所述存储器采用鳍式场效晶体管制成。
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