WO2018234945A1 - レイアウト設計システム及びレイアウト設計方法 - Google Patents

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WO2018234945A1
WO2018234945A1 PCT/IB2018/054348 IB2018054348W WO2018234945A1 WO 2018234945 A1 WO2018234945 A1 WO 2018234945A1 IB 2018054348 W IB2018054348 W IB 2018054348W WO 2018234945 A1 WO2018234945 A1 WO 2018234945A1
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WO
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layout design
layout
neural network
processing unit
data
Prior art date
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PCT/IB2018/054348
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筒井直昭
幸村雄介
岩城裕司
山崎舜平
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株式会社半導体エネルギー研究所
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Publication date
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    • G—PHYSICS
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    • G06N3/02—Neural networks
    • G06N3/08—Learning methods

Definitions

  • One aspect of the present invention relates to a layout design system and a layout design method.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like includes a semiconductor device, a display device, a light emitting device, a power storage device, a memory device, a display system, an electronic device, a lighting device, an input device, an input / output device, and the like.
  • the driving method of or the manufacturing method thereof can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor, a semiconductor circuit, an arithmetic device, a memory device, and the like are one embodiment of a semiconductor device.
  • an imaging device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like), and an electronic device may include a semiconductor device.
  • Patent Document 1 discloses an invention in which weight data necessary for calculation using an artificial neural network is held by a storage device using a transistor having an oxide semiconductor in a channel formation region.
  • an object of an aspect of the present invention to provide a layout design system capable of performing layout design in a short time.
  • an object of one embodiment of the present invention is to provide a layout design system which can perform layout design with a small layout area.
  • an object of one embodiment of the present invention is to provide a novel layout design system.
  • an object of one embodiment of the present invention is to provide a layout design method capable of performing layout design in a short time.
  • an object of one embodiment of the present invention is to provide a layout design method capable of performing layout design with a small layout area.
  • an object of one embodiment of the present invention is to provide a novel layout design method.
  • One embodiment of the present invention includes a processing unit, a circuit diagram and layout design information are input to the processing unit, and the processing unit performs Q learning from the circuit diagram and the layout design information.
  • the processing unit has a function of outputting layout data, the processing unit has a first neural network, and the first neural network has an action value in Q learning It is a layout design system that estimates functions.
  • One embodiment of the present invention includes a terminal and a server, the terminal includes an input / output unit, and a first communication unit, and the server includes a processing unit and a second communication unit.
  • the circuit diagram and layout design information are input to the input / output unit, and the first communication unit transmits the circuit diagram and layout design information to the server by one or both of wired communication and wireless communication.
  • the processing unit has a function of generating layout data by performing Q learning from the circuit diagram and the layout design information, and the processing unit transmits the layout data to the second communication unit.
  • the second communication unit has a function of supplying layout data to the terminal by one or both of wired communication and wireless communication, and the processing unit has a first neural network.
  • the first neural network is Q Estimating the action value function in learning, a layout design system.
  • the first neural network is preferably a convolutional neural network.
  • the processing unit further includes a second neural network, and the second neural network estimates teacher data of the action value function, and based on the loss function calculated from the teacher data, Preferably, the weighting factors of the first neural network are updated.
  • the second neural network is preferably a convolutional neural network.
  • the processing unit may have a transistor.
  • the transistor may have a metal oxide in the channel formation region.
  • the transistor may have silicon in a channel formation region.
  • One embodiment of the present invention is to generate layout data by inputting a circuit diagram and layout design information, and performing Q learning from the circuit diagram and the layout design information to create layout data. It is a layout design method of estimating an action value function using a neural network and outputting layout data.
  • the second neural network estimates teacher data of the action value function, and updates the weighting factor of the first neural network based on the loss function calculated from the teacher data.
  • a layout design system capable of performing layout design in a short time.
  • a layout design system that can perform layout design with a small layout area.
  • a novel layout design system can be provided.
  • a novel layout design method can be provided.
  • FIG. 1 is a block diagram illustrating an example of a layout design system.
  • FIG. 6 is a flow diagram illustrating an example of integrated circuit development.
  • FIG. 1 is a block diagram illustrating an example of an integrated circuit.
  • 1 is a block diagram illustrating an example of a layout design system.
  • the flowchart which shows the example of layout design.
  • the flowchart which shows the example of layout design.
  • the flowchart which shows the example of layout design.
  • the figure which shows the example of layout The figure which shows the example of image data.
  • the figure which shows the example of layout The figure which shows the example of image data.
  • the figure which shows the example of layout The figure which shows the example of image data.
  • the figure which shows the example of the structure of a neural network The figure which shows the example of movement of an abstract.
  • the figure which shows the example of movement of an abstract The figure which shows the example of a circuit diagram and an abstract.
  • the figure which shows the example of a connection point and wiring The figure which shows the example of layout data.
  • the figure which shows the example of layout The figure which shows the example of movement of an abstract.
  • 1 is a block diagram illustrating an example of a layout design system.
  • FIG. 7 shows a structural example of a semiconductor device.
  • FIG. 2 shows an example of the configuration of a memory cell.
  • the word "membrane” and the word “layer” can be replaced with each other depending on the situation or depending on the situation.
  • the term “conductive layer” can be changed to the term “conductive film”.
  • the term “insulating film” can be changed to the term “insulating layer”.
  • Embodiment 1 a layout design system according to one embodiment of the present invention will be described with reference to FIGS.
  • a layout design system which is an aspect of the present invention has a function of creating layout data based on circuit diagrams and layout design information.
  • the layout design system which is an aspect of the present invention can be used for layout design of integrated circuits.
  • layout design refers to creating layout data based on circuit diagrams and layout design information.
  • the circuit diagram is a diagram in which an active element such as a transistor or a diode, or a passive element such as a capacitor or a resistor is connected by a diagram and a line.
  • Layout data is information on the shape and arrangement of a semiconductor layer, a conductor layer, etc. transferred to a mask (also referred to as a reticle).
  • a mask also referred to as a reticle
  • an active element and a passive element may be referred to as an element.
  • Layout design information includes cell libraries, design rules and grid information. Details of the layout design information will be described later.
  • a layout design system includes a processing unit.
  • a circuit diagram and layout design information are input to the processing unit.
  • the processing unit has a function of creating layout data from the circuit diagram and layout design information.
  • the layout design system according to the present embodiment can be applied to various layout designs by changing the circuit diagram and layout design information.
  • layout data with a small integrated circuit area can be created as well as the circuit diagram and design rules created by circuit design can be satisfied.
  • the layout design system preferably generates layout data using artificial intelligence (AI) for at least part of the processing.
  • AI artificial intelligence
  • the layout design system preferably generates output data using an artificial neural network (ANN: hereinafter also simply referred to as a neural network).
  • ANN artificial neural network
  • an artificial neural network may be simply referred to as a neural network (NN: Neural Network).
  • a neural network is realized by a circuit (hardware) or a program (software).
  • Reinforcement Learning can be used for layout design.
  • reinforcement learning for example, TD learning (Temporal Difference Learning), Q learning (Q-Learning) or the like can be used.
  • Q-Learning Q learning
  • Q learning is a method of learning the value of an agent to select an action at when the environment is in a state s t at time t .
  • An agent is an acting subject, and an environment is an object to be acted upon. Environment makes a transition from the state S t to state S t + 1 by the agent of the action a t, the agent receives a reward r t + 1.
  • Q-learning the total amount of remuneration to be obtained finally to learn the action a t so as to maximize.
  • the value in the state s t take action a t
  • action-value function Q (s t, a t) can be expressed as.
  • the action value function Q may be referred to as a Q function, and the value of the action value function Q (s t , a t ) may be referred to as a Q value.
  • the update equation of the action value function Q (s t , a t ) can be expressed by Equation 1.
  • ⁇ is a learning rate ( ⁇ is greater than 0 and 1 or less), and ⁇ is a discount rate ( ⁇ is 0 or more and 1 or less).
  • the learning rate ⁇ indicates whether to emphasize the current value or the result obtained by the action. As the learning rate ⁇ is closer to 1, the obtained result is emphasized, and the change in value becomes larger. As the learning rate ⁇ approaches 0, the current value is emphasized and the change in value decreases.
  • the discount rate ⁇ indicates whether to emphasize the current reward or the future reward. As the discount rate ⁇ is closer to 0, the current reward is emphasized. As the discount rate ⁇ is closer to 1, the future reward is emphasized.
  • the learning rate ⁇ may be 0.10, and the discount rate ⁇ may be 0.90.
  • Deep learning can be used to estimate the aforementioned action value function Q (s t , a t ).
  • Action-value function Q (s t, a t) is referred to as a learning algorithm Deep Q-Learning to use a deep learning in the estimation of, there is a case in which the neural network used in the Deep Q-Learning is referred to as a Deep Q-Network (DQN).
  • DQN Deep Q-Network
  • the layout design system which is an aspect of the present invention particularly preferably uses Deep Q-Learning for layout design, and the Deep Q-Network has a configuration of a Convolutional Neural Network (CNN).
  • CNN Convolutional Neural Network
  • Deep Q-Network may be simply referred to as a neural network.
  • action value function Q in Q-learning (s t, a t) a combination of the states s t and the action a t in advance a lookup table: storing data as (LUT Look Up Table).
  • the number of memories required can be reduced by using a neural network to estimate the action value function Q (s t , a t ).
  • a neural network refers to a general model that imitates a neural network of an organism, determines the connection strength between neurons by learning, and has a problem solving ability.
  • a neural network has an input layer, an output layer, and one or more intermediate layers (hidden layers) between the input layer and the output layer.
  • determining a neuron-to-neuron coupling strength (also referred to as a weighting factor) from existing information may be referred to as “learning”.
  • Neural networks are implemented by a large number of product-sum operations. These arithmetic processing can be performed using one or both of a digital circuit and an analog circuit. When digital circuits are used, the number of required transistors is enormous, which is inefficient and consumes high power. Therefore, the product-sum operation described above is preferably performed by an analog product-sum operation circuit (hereinafter, referred to as APS (Analog Product-Sum circuit)). Also preferably, the APS comprises an analog memory. By storing the weight coefficient obtained by learning in the above-mentioned analog memory, the APS can execute product-sum operation as it is as analog data. As a result, APS can construct a neural network efficiently with a small number of transistors.
  • APS Analog Product-Sum circuit
  • analog memory refers to a storage device capable of storing analog data.
  • analog data refers to data having a resolution of 3 bits (eight values) or more.
  • the multivalued data may be called analog data.
  • an OS memory As the analog memory, a multi-level flash memory, a resistive random access memory (ReRAM), a magnetoresistive random access memory (MRAM), or a memory using an OS transistor (referred to as an OS memory) can be used.
  • ReRAM resistive random access memory
  • MRAM magnetoresistive random access memory
  • OS memory a memory using an OS transistor
  • a transistor in which an oxide semiconductor or a metal oxide is used for a channel formation region is referred to as an oxide semiconductor transistor or an OS transistor.
  • the channel formation region of the OS transistor preferably includes a metal oxide.
  • metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductor or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductor or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where the metal oxide has at least one of an amplification action, a rectification action, and a switching action, the metal oxide can be called a metal oxide semiconductor, which is abbreviated as OS.
  • the metal oxide contained in the channel formation region preferably contains indium (In).
  • the metal oxide of the channel formation region is a metal oxide containing indium, the carrier mobility (electron mobility) of the OS transistor is high.
  • the metal oxide included in the channel formation region is preferably an oxide semiconductor containing an element M.
  • the element M is preferably aluminum (Al), gallium (Ga), tin (Sn) or the like.
  • Elements applicable to the other elements M include boron (B), silicon (Si), titanium (Ti), iron (Fe), nickel (Ni), germanium (Ge), yttrium (Y), zirconium (Zr) And molybdenum (Mo), lanthanum (La), cerium (Ce), neodymium (Nd), hafnium (Hf), tantalum (Ta), tungsten (W) and the like.
  • the element M a plurality of the aforementioned elements may be combined in some cases.
  • the element M is, for example, an element having a high binding energy to oxygen. For example, it is an element whose binding energy to oxygen is higher than that of indium.
  • the metal oxide contained in the channel formation region is preferably a metal oxide containing zinc (Zn). Metal oxides containing zinc may be easily crystallized.
  • the metal oxide contained in the channel formation region is not limited to the metal oxide containing indium.
  • the semiconductor layer may be, for example, a metal oxide containing zinc, a metal oxide containing zinc, a metal oxide containing gallium, a metal oxide containing tin, or the like, such as zinc tin oxide or gallium tin oxide.
  • Layout Design System Configuration The configuration of the layout design system 100 will be described.
  • a block diagram of a layout design system 100 is shown in FIG.
  • the layout design system 100 includes at least a processing unit 103.
  • the layout design system 100 shown in FIG. 1 further includes an input unit 101, a transmission path 102, a storage unit 105, a database 107, and an output unit 109.
  • Information is supplied to the input unit 101 from the outside of the layout design system 100.
  • the information supplied to the input unit 101 is supplied to the processing unit 103, the storage unit 105, or the database 107 via the transmission path 102.
  • Examples of the information supplied to the input unit 101 include a circuit diagram and layout design information.
  • the transmission path 102 has a function of transmitting information. Transmission and reception of information among the input unit 101, the processing unit 103, the storage unit 105, the database 107, and the output unit 109 can be performed through the transmission path 102.
  • the processing unit 103 has a function of performing layout design using the information supplied from the input unit 101, the storage unit 105, the database 107, and the like, and creating layout data.
  • the processing unit 103 can supply layout data and the like to the storage unit 105, the database 107, the output unit 109, and the like.
  • a transistor having a metal oxide in a channel formation region is preferably used. Since the transistor has extremely low off-state current, the data retention period can be secured for a long time by using the transistor as a switch for retaining charge (data) flowing into a capacitor functioning as a memory element. .
  • the processing unit 103 is operated only when necessary, and in the other case, the information of the previous processing is saved in the storage element Thus, normally-off computing can be performed, and power consumption of the layout design system can be reduced.
  • the processing unit 103 includes, for example, an arithmetic circuit or a central processing unit (CPU).
  • CPU central processing unit
  • the processing unit 103 may have a microprocessor such as a digital signal processor (DSP) or a graphics processing unit (GPU).
  • the microprocessor may have a configuration realized by a PLD (Programmable Logic Device) such as a Field Programmable Gate Array (FPGA) or a Field Programmable Analog Array (FPAA).
  • PLD Programmable Logic Device
  • FPGA Field Programmable Gate Array
  • FPAA Field Programmable Analog Array
  • the processing unit 103 can perform various data processing and program control by interpreting and executing instructions from various programs by the processor.
  • a program that can be executed by the processor is stored in at least one of a memory area of the processor and a storage unit 105.
  • the processing unit 103 may have a main memory.
  • the main memory has at least one of volatile memory such as random access memory (RAM) and non-volatile memory such as read only memory (ROM).
  • RAM random access memory
  • ROM read only memory
  • a RAM for example, a dynamic random access memory (DRAM), a static random access memory (SRAM), or the like is used, and a memory space is virtually allocated and used as a work space of the processing unit 103.
  • the operating system, application programs, program modules, program data, lookup tables, etc. stored in the storage unit 105 are loaded into the RAM for execution. These data, programs, and program modules loaded in the RAM are directly accessed and operated by the processing unit 103, respectively.
  • the ROM can store a BIOS (Basic Input / Output System), firmware and the like which do not require rewriting.
  • BIOS Basic Input / Output System
  • Examples of the ROM include a mask ROM, an OTP ROM (One Time Programmable Read Only Memory), and an EPROM (Erasable Programmable Read Only Memory).
  • Examples of the EPROM include a UV-EPROM (Ultra-Violet Erasable Programmable Read Only Memory), an EEPROM (Electrically Erasable Programmable Read Only Memory), a flash memory, and the like, which can erase stored data by ultraviolet irradiation.
  • the storage unit 105 has a function of storing a program executed by the processing unit 103.
  • the storage unit 105 may have a function of storing layout data generated by the processing unit 103 and information input to the input unit 101.
  • the storage unit 105 includes at least one of volatile memory and non-volatile memory.
  • the storage unit 105 may have, for example, a volatile memory such as a DRAM or an SRAM.
  • the storage unit 105 is, for example, a resistance change type memory represented by ReRAM (Resistive Random Access Memory), PRAM (Phase change Random Access Memory), FeRAM (Ferroelectric Random Access Memory), MRAM (Magnetoresistive Random Access Memory), etc.
  • a non-volatile memory such as a flash memory.
  • the storage unit 105 may have a recording media drive such as a hard disk drive (HDD) and a solid state drive (SSD).
  • HDD hard disk drive
  • SSD solid state drive
  • the database 107 has a function of storing cell libraries and design rules.
  • the database 107 may also have a function of storing layout data generated by the processing unit 103 and information input to the input unit 101. Note that the storage unit 105 and the database 107 may not be separated from each other.
  • the layout design system may have a storage unit having the functions of both the storage unit 105 and the database 107.
  • the output unit 109 has a function of supplying information to the outside of the layout design system 100. For example, layout data and the like created by the processing unit 103 can be supplied to the outside.
  • Layout design method 1 The layout design method will be described.
  • FIG. 2 shows a development flow of an analog circuit as an example of an integrated circuit, and shows from the step of determining the specification of the analog circuit to the step of completing the creation of layout data.
  • Step S11 is a step of determining the specification of the desired integrated circuit.
  • the specification of the integrated circuit includes, for example, the characteristics and size of the integrated circuit.
  • Step S12 is a step of designing a circuit.
  • the cell library 115 and the transistor parameter 113 stored in the process information 111 are mainly referred to, and a circuit diagram 119 satisfying the specification determined in step S11 is created.
  • circuits of the same specification can be realized in various manners.
  • a cell library is a database of basic cells.
  • a basic cell may refer to individual elements such as transistors, capacitors and the like.
  • a basic cell may sometimes refer to a logic gate such as an AND gate, a NAND gate, an OR gate, or a NOR gate which is a logic operation element.
  • the transistor parameters are information of elements used in the integrated circuit.
  • the transistor parameters include, for example, the channel length, channel width, and mobility of the transistor.
  • Step S13 is a step of performing a simulation. In step S13, it is checked whether the circuit diagram 119 created by the circuit design in step S12 satisfies the specification determined in step S11. If the specifications are not satisfied, the circuit design in step S12 is performed again.
  • Step S14 is a step of performing layout design.
  • the layout data 121 is created by mainly referring to the circuit diagram 119 created in step S 12, the cell library 115, and the design rule 117 stored in the process information 111.
  • the layout design system 100 which is an aspect of the present invention can be used for the layout design in step S14.
  • the design rule refers to the minimum value of the dimensions and spacing of components (semiconductor layers, conductive layers, etc.) of each element, and is a restriction in layout design.
  • the design rule includes, for example, the maximum value and the minimum value of the width of the wiring, the distance between the wiring and the adjacent wiring, the distance between the wiring and the adjacent element, the size of the contact hole, and the like.
  • Step S15 is a step of performing Design Rule Check (DRC) and Layout versus Schematic (LVS).
  • DRC Design Rule Check
  • LVS Layout versus Schematic
  • FIG. 2 has been described by taking an analog circuit as an example, the layout design system 100 which is an aspect of the present invention can also be applied to digital circuits or analog / digital circuits. Further, the layout design system 100 may be applied not to the entire circuit but to part of the circuit.
  • a memory circuit configuration is described as an example of the integrated circuit.
  • a block diagram of the memory circuit is shown in FIG. In the block diagram shown in FIG. 3, the memory cell array 90, the word line drive circuit 91, and the bit line drive circuit 92 are illustrated.
  • Memory cell array 90 has memory cells MC provided in a matrix of m rows and n columns (m and n are natural numbers). Memory cells MC are connected to word lines WL_1 to WL_m and bit lines BL_1 to BL_n. In the memory cell MC, in addition to the bit line and the word line, a source line for supplying current, a wiring for applying a voltage to the back gate of the transistor, or a capacitance line for setting one electrode of the capacitor element to a fixed potential. It may be connected to the like.
  • the word line drive circuit 91 is a circuit that outputs a signal for selecting a memory cell MC in each row.
  • the word lines WL_1 to WL_m may have separate word lines for writing and reading.
  • the bit line drive circuit 92 is a circuit for writing data to the memory cell MC in each column or reading data from the memory cell MC.
  • the bit lines BL_1 to BL_n may have separate bit lines for writing and reading.
  • the memory cell MC has a plurality of elements such as a transistor and a capacitor.
  • the layout design system 100 which is an aspect of the present invention can be applied to the layout design of elements in the memory cell MC.
  • a layout design system 100 which is an aspect of the present invention has a function of creating layout data 121 based on circuit diagrams and layout design information.
  • the layout design information includes a cell library 115, design rules 117 and grid information 123.
  • a block diagram showing an example of the layout design system 100 is shown in FIG.
  • the layout design system 100 which is an aspect of the present invention inputs the circuit diagram 119, the cell library 115, the design rule 117 and the grid information 123, and outputs the layout data 121.
  • FIG. 5 and FIG. 6 The flow of the layout design method using the layout design system 100 is shown in FIG. 5 and FIG.
  • the flows shown in FIGS. 5 and 6 correspond to the layout design shown in step S14 of FIG. 2, and are flows for creating the layout data 121 based on the circuit diagram 119 and the layout design information.
  • the arrangement of elements is determined, and then the wiring path between elements is determined.
  • layout data with a small integrated circuit area can be created as well as the circuit diagram and design rules created by circuit design can be satisfied.
  • step S26 there is a case where one flow from the observation of the layout state in step S26 to the update of the action value function Q (s t , a t ) in step S33 and step S36 is described as one episode. is there.
  • action-value function Q (s t, a t) the number of times that has been updated, there may be referred to as episode number of times.
  • Step S21 is a step of acquiring a circuit diagram and layout design information.
  • the circuit diagram 119 created in the above-described step S12 can be used.
  • the circuit diagram 119 and the layout information are input to the input unit 101 from the outside of the layout design system 100.
  • the circuit diagram 119 is supplied from the input unit 101 to the processing unit 103 via the transmission path 102.
  • the circuit diagram 119 and the layout information may be stored in the storage unit 105 or the database 107 through the transmission path 102 and supplied from the storage unit 105 or the database 107 to the processing unit 103 through the transmission path 102. Good.
  • a net list may be used in which elements and connection relationships between elements are described in hardware description language (HDL).
  • HDL hardware description language
  • SPICE Simulation Program with Integrated Circuit Emphasis
  • Layout design information includes cell libraries, design rules and grid information.
  • the grid information is the size of the grid frame and the value of the grid interval.
  • the grid is a grid formed by periodically crossing a plurality of straight lines.
  • the grid frame refers to the outer periphery of the area where the grid is provided, and is rectangular.
  • Grid spacing refers to the spacing of the straight lines that make up the grid.
  • the grid spacing is preferably set to a value equal to or smaller than the minimum value of the wiring width defined by the design rule.
  • the size of the grid frame is an integral multiple of the grid interval.
  • the term “rectangle” refers to a quadrangle in which all four internal angles are right angles, and includes a square.
  • Step S22 is a step in which the processing unit 103 creates a grid.
  • the grid frame 601 and the grid 603 are created based on the grid information acquired in step S21.
  • An example of the grid frame 601 and the grid 603 is shown in FIG.
  • an example is shown in which a square grid is used in which the straight lines to be constructed are orthogonal to each other at equal intervals.
  • Step S23 is a step in which the processing unit 103 creates a basic cell and an abstract in a grid frame.
  • FIGS. 8 (B) and 8 (C) Based on the circuit diagram 119 acquired in step S21, a basic cell is created. Examples of basic cells are shown in FIGS. 8 (B) and 8 (C).
  • FIG. 8B illustrates a transistor element including the semiconductor layer 301, the gate electrode 303, the source electrode 305, and the drain electrode 307.
  • FIG. 8C illustrates a capacitor including the upper electrode 309 and the lower electrode 311 having a region overlapping with the upper electrode 309. Note that FIGS. 8B and 8C illustrate an example in which an element is used as a basic cell as an example of an analog circuit; however, one embodiment of the present invention is not limited to this. In the case of an analog circuit, a logic gate or the like can be used as a basic cell.
  • the element may be electrically connected to another element.
  • the element may be electrically connected to a word line, a bit line, or the like (hereinafter referred to as a signal line).
  • a signal line a word line, a bit line, or the like.
  • connection area A region where an element or signal line electrically connects to another element or signal line is referred to as a connection area.
  • three regions of the gate electrode 303, the source electrode 305, and the drain electrode 307 can be connection regions.
  • the upper electrode 309 and the lower electrode 311 can be used as connection regions.
  • connection point A position at which an element or signal line electrically connects to another element or signal line is referred to as a connection point.
  • the connection points can be provided in the aforementioned connection area.
  • the connection points of the elements or signal lines indicate positions where they can be electrically connected to the connection points of other elements or signal lines.
  • the connection point may correspond to the position of the contact hole.
  • connection region and the connection point are specifically described using the transistor element and the capacitor element illustrated in FIGS. 8B and 8C.
  • regions of the gate electrode 303, the source electrode 305, and the drain electrode 307 are referred to as connection regions 331_1 to 331_3, respectively.
  • the connection area 331_1 to the connection area 331_3 are illustrated in FIG.
  • Connection points can be provided in each of the connection regions 331_1 to 331_3.
  • An example of connection points provided in the connection regions 331_1 to 331_3 is illustrated in FIG. 9B.
  • FIG. 9B An example of connection points provided in the connection regions 331_1 to 331_3 is illustrated in FIG. 9B.
  • connection point CP_11 provided in the connection area 331_1, a connection point CP_12 provided in the connection area 331_2, and a connection point CP_13 provided in the connection area 331_3.
  • connection points CP_11 to CP_13 illustrated in FIG. 9B are an example, and the positions of the connection points are not limited thereto.
  • the connection area 331 _ 4 is shown in FIG. 9C
  • the connection area 331 _ 5 is shown in FIG.
  • a connection point CP_14 and a connection point CP_15 can be provided in the connection area 331_4 and the connection area 331_5, respectively.
  • An example of the connection point CP_14 for the connection area 331_4 is shown in FIG. 9E
  • an example of the connection point CP_15 for the connection area 331_5 is shown in FIG. 9F.
  • the connection point CP_14 and the connection point CP_15 illustrated in FIGS. 9E and 9F are merely examples, and the positions of the connection points are not limited thereto.
  • FIG. 10A shows three basic cells of the basic cell ELM_1 to the basic cell ELM_3.
  • a basic cell ELM_1 and a basic cell ELM_2 indicate a transistor element, and a basic cell ELM_3 indicates a capacitive element.
  • FIG. 10B An abstract will be specifically described using three basic cells of the basic cell ELM_1 to the basic cell ELM_3 shown in FIG.
  • the smallest rectangle that covers the entire basic cell ELM_1 and has an outer periphery on the grid 603 is abstract ABS_1.
  • the smallest rectangle that covers the whole of the basic cell ELM_2 and has an outer periphery on the grid 603 is the abstract ABS_2.
  • the smallest rectangle that covers the whole of the basic cell ELM_3 and has an outer periphery on the grid 603 is abstract ABS_3.
  • hatchings of abstract ABS_1 to abstract ABS_3 are shown transparently in order to clearly show the positional relationship between the basic cell and the abstract.
  • FIGS. 10A and 10B illustrate three basic cells ELM_1 to ELM_3, one embodiment of the present invention is not limited to this.
  • k abstracts of abstract ABS_1 to abstract ABS_k are created.
  • Step S24 is a step in which the processing unit 103 sets a reward r t .
  • the minimum rectangle covering all the abstracts arranged in the grid frame 601 is a block, and the area of the block is calculated.
  • the perimeter of the block is created only on the grid 603.
  • An example of the abstract ABS_1 to the abstract ABS_3 shown in FIG. 10 (B) and the block BLK corresponding thereto is shown in FIG. 11 (A).
  • the reward r t is determined according to the area of the block BLK.
  • the relationship between the area of the block BLK and the reward r t is shown in FIG.
  • the horizontal axis indicates the area of the block BLK
  • the vertical axis indicates the reward r t .
  • FIG. 11 (B) As shown in FIG. 11 (B), as the reward r t area of the block BLK is small is high, setting a small enough reward r t a larger area of the block BLK. With setting as the area of the block BLK is smaller reward r t becomes high, train the neural network so that the area of the block BLK is reduced, it is possible to perform a small layout design of the area.
  • the value of the reward r t be a finite value.
  • the reward r t can be ⁇ 1 or more and 1 or less.
  • reward r t the area of the block BLK is an example that decreases exponentially, one embodiment of the present invention is not limited thereto.
  • the reward r t may decrease linearly with respect to the area of the block BLK.
  • the setting of compensation r t an example is shown in which the more reward r t area of the block BLK is small is high, one embodiment of the present invention is not limited thereto.
  • Step S25 is a step in which the processing unit 103 arranges the abstract at random in the layout frame.
  • All k abstract ABS_1 to abstract ABS_k created in step S22 are randomly arranged in the grid frame 601.
  • the randomly arranged state can be called an initial arrangement.
  • An example of the initial arrangement of the abstracts ABS_1 to ABS_k is shown in FIG.
  • Step S26 is a step of observing the layout state s t abstract processing unit 103.
  • Layout state s t is stored in the storage unit 105 as image data LIMG t layout.
  • image data LIMG t layout Corresponding to the layout state s t abstract ABS_1 to abstract ABS_k shown in FIG. 12 (A), it shows an example of image data LIMG t layout in FIG. 12 (B).
  • the image data LIMG t has only abstract grid may not have.
  • Image data LIMG layout t may be a grayscale, black and white or color images.
  • the image data LIMG t layout using grayscale images In this embodiment, the image data LIMG t layout using grayscale images.
  • the abstract ABS_1 to the abstract ABS_k are hatched, and the hatched area is a gray scale area.
  • FIG. 13 (A) An example of a layout having three abstracts ABS_1 to ABS_3 is shown in FIG. 13 (A).
  • a cross-sectional view taken along the alternate long and short dash line A-B in FIG. 13A is shown in FIG.
  • FIGS. 13A and 13B show an example in which elements ELM_1 to ELM_3 respectively corresponding to abstract ABS_1 to abstract ABS_3 are formed in the same layer. Since the elements ELM_1 to ELM_3 are formed in the same layer, it is preferable that the abstract ABS_1 to the abstract ABS_3 have a layout in which they do not overlap with each other.
  • Image data LIMG t corresponding to the layout shown in FIG. 13 (A), shown in Figure 14.
  • FIG. 15 (A) An example of a layout having three abstracts ABS_1 to ABS_3 is shown in FIG. 15 (A).
  • FIG. 15A A cross-sectional view taken along the alternate long and short dash line C-D in FIG. 15A is shown in FIG.
  • the element ELM_1 and the element ELM_2 corresponding to the abstract ABS_1 and the abstract ABS_2 are formed in the same layer
  • the element ELM_3 corresponding to the abstract ABS_3 is the element ELM_1 and the element
  • An example of forming in a layer different from ELM_2 is shown.
  • FIG. 15B illustrates a region 320 including a wiring for electrically connecting any one or more of the element ELM_1 and the element ELM_2 to the element ELM_3.
  • Image data corresponding to the layout shown in FIG. 15 (A) is shown in FIGS. 16 (A) and 16 (B).
  • Image data LIMG t _1 shown in FIG. 16 (A) has an abstract ABS_1 and abstract ABS_2 are formed in the same layer.
  • the image data LIMG t _2 shown in FIG. 16B has an abstract ABS_3 formed in a layer different from the abstract ABS_1 and the abstract ABS_2.
  • Abstracts formed in the same layer can be used as one image data, and abstracts formed in different layers can be used as different image data. For example, if the layer abstract is formed of p pieces can be a p number of image data of the image data LIMG t _1 through the image data LIMG t _p.
  • Step S27 is a step in which the processing unit 103 estimates the action value function Q (s t , a t ).
  • the processing unit 103 has a first neural network 520, and estimates the action value function Q (s t , a t ) by the first neural network 520.
  • the first neural network 520 as input data the image data LIMG t layout created in step S26, action value function Q (s t, a t) as output data. It is preferable to use a configuration of a convolutional neural network (CNN) as the first neural network 520.
  • CNN convolutional neural network
  • FIG. 17A shows an example using the configuration of a convolutional neural network (CNN) as a neural network.
  • the first neural network 520 shown in FIG. 17A includes an input layer 521, an intermediate layer 522, and an output layer 523.
  • the image data LIMG t of the input data layout act as the output data value function Q (s t, a 1) to the action value function Q (s t, a m) shows.
  • the movement can take is present m different mobile a 1 to move a m, each of the action value function corresponding to the movement Q (s t, a 1) to the action value function Q (s t, a m ).
  • the movement a with the highest Q value can be selected as the movement of the next abstract.
  • the middle layer 522 is configured of a convolution layer 524, a pooling layer 525, a convolution layer 526, a pooling layer 527, a convolution layer 528, and a total bonding layer 529.
  • the configuration of the intermediate layer 522 is an example, the number of the intermediate layer 522 may be one or more, and the number and configuration of the layers are not particularly limited.
  • the pooling process and the convolution operation process may be performed in multiple layers, or may be performed via operation processes such as padding and stride.
  • the filter is not shown in FIG.
  • a color image of a layout acquired in step S25 converts the color image into a gray scale image may be used an image of the gray-scale as the input data.
  • the NTSC weighted average method can be used for conversion to gray scale.
  • a plurality of types of filters corresponding to each channel may be used in the convolutional layer of the first neural network 520.
  • a plurality of image data LIMG t is for each of the image data LIMG t, may use different filters.
  • the possible movement a t of the abstract will be described.
  • the possible movement a t per one abstract ABS moves +1 in the X axis direction, moves -1 in the X axis direction, moves +1 in the Y axis direction, moves -1 in the Y axis direction, 90 in situ
  • An example in which the abstract ABS moves by +1 in the X-axis direction is shown in FIG.
  • An example in which the abstract ABS moves -1 in the X-axis direction is shown in FIG.
  • An example in which the abstract ABS moves by +1 in the Y-axis direction is shown in FIG.
  • An example in which the abstract ABS moves by -1 in the Y-axis direction is shown in FIG.
  • FIG. 19 (C) An example in which the abstract ABS does not move is shown in FIG. 19 (C).
  • the movement in the X-axis direction and the Y-axis direction has a grid interval of 1 unit. Further, among the four vertices of the abstract ABS, the vertex with the smallest X coordinate and Y coordinate is used as a reference point.
  • FIG. 18A to FIG. 18C, FIG. 19A and FIG. 19C the reference points are indicated by black dots.
  • the abstract in the movement shown in FIG. 19B that rotates by 90 °, the abstract is rotated 90 ° counterclockwise (counterclockwise), and the reference point before rotation and the rotation after rotation are obtained.
  • the reference points are at the same coordinates.
  • the rotation of the abstract since the grids in which the straight lines to be constructed are orthogonal to each other, the rotation of the abstract is 90 °.
  • the angle formed by the straight lines can be the rotation angle of the abstract.
  • rotation of the abstract may be used in two ways of 30 ° and 150 ° as possible actions of the abstract.
  • the output data can be 16 of the action value function Q (s t , a 1 ) to the action value function Q (s t , a 16 ) .
  • the movement a with the highest Q value can be selected as the movement of the next abstract.
  • the ⁇ -greedy method may be applied to the selection of the movement a.
  • the movement a which gives the highest Q value with the probability of (1- ⁇ ) is selected, and the movement a is randomly selected with the probability of ⁇ ( ⁇ is greater than 0 and less than 1).
  • the movement a with the highest Q value can be selected with a probability of 0.95 (95%), and the movement a can be selected randomly with a probability of 0.05 (5%).
  • Step S28 is a step to determine whether or not the connection point can be connected by the processing unit 103.
  • a layout of running movement a t selected in step S27 is determined whether the connection point of the basic cell ELM corresponding to the abstract ABS can be connected so as to satisfy the connection relationship of the circuit diagram 119.
  • FIG. 20A shows a circuit diagram 341 of a memory circuit including one transistor element Tr51 and one capacitor element C52.
  • FIG. 20A includes a word line WL, a bit line BL, and a ground potential line GND in addition to the elements. Note that although a circuit example including two elements is shown to simplify the description, one embodiment of the present invention is not limited to this.
  • FIG. 20B shows an abstract ABS_51 corresponding to the transistor element Tr51 and an abstract ABS_52 corresponding to the capacitive element C52.
  • FIG. 21A shows a transistor element Tr51, an abstract ABS_51 corresponding to the transistor element Tr51, a capacitive element C52, and an abstract ABS_52 corresponding to the capacitive element C52.
  • FIG. 21A hatching of abstract ABS_51 and abstract ABS_52 is shown transparently in order to clarify the positional relationship.
  • connection point of the transistor element Tr51 and the capacitive element C52 is shown in FIG.
  • the transistor element Tr51 has a connection point CP_2 in the region of the gate electrode, a connection point CP_1 in the region of the source electrode, and a connection point CP_4 in the region of the drain electrode.
  • the capacitive element C52 has a connection point CP_1 in the region of the upper electrode and CP_3 in the region of the lower electrode.
  • the connection points are provided on the grid in the connection area.
  • FIG. 21B in order to make the connection relationship easy to understand, the same reference numerals are given to connection points electrically connected to each other. Connection points with the same reference numeral indicate that they are connected by wiring.
  • the connection point CP_1 of the transistor element Tr51 and the connection point CP_1 of the capacitive element C52 are connected by a wire.
  • connection points of the signal lines are arranged on the grid.
  • the connection points of the signal lines can be arranged at arbitrary positions on the grid.
  • An example of each connection point of the word line WL, the ground potential line GND and the bit line BL is shown in FIG. 22 (A) with respect to the element shown in FIG. 21 (B).
  • FIG. 22A shows a connection point CPL_2 of the word line WL, a connection point CPL_3 of the ground potential line GND, and a connection point CPL_4 of the bit line BL.
  • a connection point CPL_2 of the word line WL is a connection point connected to a connection point CP_2 of the transistor element Tr51 by a wire.
  • connection point CPL_3 of the ground potential line GND is a connection point connected to a connection point CP_3 of the capacitive element C52 by a wire.
  • the connection point CPL_4 of the bit line BL is a connection point connected to the connection point CP_4 of the transistor element Tr51 by a wire.
  • the wiring connecting the connection points is provided only on the grid.
  • FIG. 22 (B) The wiring for the connection point shown in FIG. 22 (A) is shown in FIG. 22 (B).
  • wirings are indicated by solid lines, and an example in which an example of wirings satisfying all the connection relationships based on the circuit diagram 341 can be arranged is shown.
  • a line segment search method, a maze method, a channel assignment method or the like can be used as an algorithm for determining the wiring path.
  • line segment search method line segments are formed sequentially from the two points to be connected in the X-axis direction and the Y-axis direction, and when the line segment from the start point and the line segment from the end point intersect, It is a method of tracing the path in the reverse direction from.
  • step S29 If it is possible to arrange a wire that satisfies all the connection based on the circuit diagram (Yes), the process proceeds to step S29. If the wiring can not be arranged (No), the process proceeds to step S36.
  • Step S29 is a step of determining whether the processing unit 103 satisfies the design rule.
  • the target of determination is a layout obtained by converting the arrangement of the element and the wiring created in step S28 into a pattern of the element and the wiring.
  • the criterion is a design rule.
  • FIG. 23 shows a diagram obtained by converting the arrangement of the element and the wiring shown in FIG. 22B into a pattern of the element and the wiring.
  • FIG. 23 is an example of layout data.
  • the wiring pattern can be within the range of the maximum and the minimum of the width of the wiring defined in the design rule.
  • a part of the connection point is converted into a contact hole.
  • the size of the contact hole can be within the range of the maximum value and the minimum value of the size of the contact hole defined in the design rule.
  • FIG. 23 shows a diagram in which a part of the connection points is converted into the contact holes CO_1 to CO_6.
  • step S30 If the layout of the pattern satisfies the design rule (Yes), the process proceeds to step S30. If the design rule is not satisfied (No), the process proceeds to step S36.
  • FIG. 24 is a schematic view three-dimensionally showing a circuit configuration.
  • Step S30 is a step in which the processing unit 103 moves the abstract. The movement follows the movement a t selected in step S27.
  • FIG. Figure 25 is a moving a t selected in step S27, illustrates an example in which the selected the abstract ABS_2 is -1 moved in the X-axis direction.
  • one abstract moves in one episode, but it is not limited to this.
  • a plurality of abstracts may move.
  • Step S31 is a step of observing the layout state st + 1 of the abstract in the processing unit 103.
  • Layout state s t + 1 is the movement a t the step S27, in which the layout state s t at step S25 is changed.
  • Layout state s t + 1 is stored in the storage unit 105 as image data LIMG t + 1 layout.
  • Step S32 is a step in which the processing unit 103 estimates the action value function Q ( st + 1 , at + 1 ).
  • the weighting coefficients of the neural network are updated so that the error between the output data and the teacher data is reduced.
  • the updating of the weighting factor is repeated until the error between the output data and the teacher data becomes constant.
  • Q learning which is a type of reinforcement learning, is for the purpose of learning an optimal Q function search, but during learning the optimal Q function is unknown. Therefore, the action value function Q ( st + 1 , at + 1 ) at the next time t + 1 is estimated, and rt + 1 + maxQ (st + 1 , at + 1 ) is regarded as teacher data. Learning of the first neural network 520 is performed by using the teacher data as a loss function.
  • the processing unit 103 has a second neural network 530, and estimates the action value function Q ( st + 1 , at + 1 ) by the second neural network 530.
  • the second neural network 530 takes the image data LIMG t + 1 of the layout created in step S31 as input data, and takes the action value function Q ( st + 1 , at + 1 ) as output data. It is preferable to use a configuration of a convolutional neural network (CNN) as the second neural network 530.
  • CNN convolutional neural network
  • the configuration of the second neural network 530 is shown in FIG. FIG. 17B shows an example using the configuration of a convolutional neural network (CNN) as a neural network.
  • the second neural network 530 shown in FIG. 17B includes an input layer 531, an intermediate layer 532 and an output layer 533.
  • the image data LIMG t + 1 of the layout which is input data, and the action value function Q (s t + 1 , a 1 ) to the action value function Q (s t + 1 , a m ) as the output data are shown.
  • the highest Q value among the action value function Q (s t + 1 , a 1 ) to the action value function Q (s t + 1 , a m ) and the sum of the reward r t + 1 are used as teacher data for the inference of the first neural network be able to.
  • the middle layer 532 is composed of a convolution layer 534, a pooling layer 585, a convolution layer 536, a pooling layer 537, a convolution layer 538 and an all coupling layer 539.
  • the configuration of the intermediate layer 532 is an example, and the pooling process and the convolution operation process may be performed in multiple layers, or may be performed via operation processes such as padding and stride.
  • the filter is not shown in FIG. 17 (B).
  • one neural network may be used in steps S27 and S32. Further, different neural networks may be used in step S27 and step S32.
  • Step S33 is a step in which the processing unit 103 receives the reward r t + 1 and updates the action value function Q (s t , a t ).
  • the loss function is calculated using the inference result of the action value function Q (s t , a t ) by the first neural network 520 and the teacher data created by the second neural network 530.
  • Stochastic Gradient Descent SGD is used to update the weighting factors of the first neural network 520 so that the value of the loss function becomes smaller.
  • Adam Adaptive Moment Estimation
  • Momentum Momentum
  • AdaGrad Adaptive SubGradient Methods
  • RMSProp etc.
  • Step S34 is a step in which the processing unit 103 determines whether the ending condition A is satisfied. If the end condition A is satisfied (Yes), the process proceeds to step S35. If the end condition A is not satisfied (No), the process proceeds to observation of the layout state in step S26. Thereafter, by repeating steps S26 to S33, the weighting factors of the first neural network 520 and the second neural network 530 are updated, and the first neural network 520 and the second neural network 530 are optimized. . By optimizing the first neural network 520 and the second neural network 530, the layout design system 100 can perform layout design with a small area while meeting design rules in a short time.
  • the end condition A an elapsed time from the start of the layout design flow shown in FIGS. 5 and 6 can be used.
  • the termination condition A it is possible to prevent the layout design from being finished because the algorithm does not converge.
  • Step S35 is a step in which the processing unit 103 determines whether the end condition B is satisfied.
  • the layout design is ended and the layout data is output.
  • layout data shown in FIG. 23 can be output as layout data.
  • the process proceeds to the arrangement of the abstract in step S25, and learning is advanced from the initial arrangement of the abstract. Thereafter, by repeating steps S26 to S33, the weighting factors of the first neural network 520 and the second neural network 530 are updated, and the first neural network 520 and the second neural network 530 are optimized. .
  • the layout design system 100 can perform layout design with a small area while meeting design rules in a short time.
  • the number of episodes can be used as the end condition B.
  • Step S36 If the connection point can not be connected in step S28, or if the design rule is not satisfied in step S29, the process proceeds to step S36.
  • the processing unit 103 receives the reward r t and updates the action value function Q (s t , a t ).
  • the reward r t in step S36 is a value smaller than the reward r t in step S33.
  • a negative value may be used as the reward r t .
  • the reward r t can be ⁇ 1.
  • Layout design method 2> The above ⁇ 2. A layout design method different from the layout design method shown in layout design method 1> will be described. ⁇ 2. What is different from the layout design method 1> is a method of estimating the action value function Q (s t , a t ) in step S27. The other steps can refer to the above description, and thus detailed description will be omitted.
  • step S27 the processing unit 103 estimates the action value function Q (s t , a t ).
  • the processing unit 103 has a first neural network 520, and estimates the action value function Q (s t , a t ) by the first neural network 520.
  • action value function Q (s t, a t) as output data. It is preferable to use a configuration of a convolutional neural network (CNN) as the first neural network 520.
  • CNN convolutional neural network
  • the configuration of the first neural network 520 can be referred to the above description, and thus the detailed description is omitted.
  • an object for which the action value function Q (s t , a t ) is estimated is one abstract ABS.
  • Moving a t a single abstract can take is, +1 is moved in the X-axis direction, -1 moves in the X-axis direction, +1 moves in the Y-axis direction and -1 moves in the Y-axis direction, 90 ° in situ
  • abstract ABS_i one abstract to be moved is denoted as abstract ABS_i.
  • Table 2 shows an example of output data when the abstract ABS_i can take the above-mentioned six types of movement.
  • the movement can take be six mobile a 1 to move a 6, behavioral output data value function Q (s t, a 1) to the action value function Q (s t, a 6) of It can be six.
  • one abstract ABS_i is a target of movement
  • one abstract ABS_ (i + 1) different from the previous episode is a target of movement.
  • Layout design method 3> The above ⁇ 2.
  • Layout Design Method 2> shows a method of repeatedly updating the weighting coefficients of the first neural network 520 and the second neural network 530 to learn the neural network. A method of performing layout design using these learned neural networks will be described. The flow of layout design is shown in FIG.
  • Step S101 is a step of acquiring a circuit diagram and layout design information.
  • Step S101 can refer to the above-mentioned description of step S21, and thus detailed description will be omitted.
  • Step S102 is a step in which the processing unit 103 creates a grid.
  • Step S102 can refer to the above-mentioned description of step S22, and thus detailed description will be omitted.
  • Step S103 is a step in which the processing unit 103 creates a basic cell and an abstract in a grid frame.
  • Step S103 can refer to the description of the above-mentioned step S23, so detailed description will be omitted.
  • Step S104 is a step in which the processing unit 103 arranges the abstract at random in the layout frame.
  • Step S104 can refer to the description of the above-mentioned step S25, so detailed description will be omitted.
  • Step S105 is a step of observing the layout state s t abstract processing unit 103.
  • Step S105 can refer to the description of the above-mentioned step S26, so detailed description will be omitted.
  • Step S106 is a step in which the processing unit 103 estimates the action value function Q (s t , a t ).
  • Step S106 can refer to the description of the above-described step S27, and thus detailed description will be omitted.
  • Step S107 is a step to determine whether or not the connection point can be connected by the processing unit 103.
  • Step S107 can refer to the above-mentioned description of step S28, and thus detailed description will be omitted.
  • step S108 If it is possible to arrange a wire that satisfies all the connection relationships based on the circuit diagram (Yes), the process proceeds to step S108. If the wiring can not be arranged (No), the process proceeds to step S104. In step S104, the abstract is set to the initial arrangement, and the layout processing is advanced again from the initial arrangement.
  • Step S108 is a step of determining whether the processing unit 103 satisfies the design rule.
  • Step S108 can refer to the above-mentioned description of step S29, and thus detailed description will be omitted.
  • step S109 If the layout of the pattern satisfies the design rule (Yes), the process proceeds to step S109. If the design rule is not satisfied (No), the process proceeds to step S104. In step S104, the abstract is set to the initial arrangement, and the layout processing is advanced again from the initial arrangement.
  • Step S109 is a step in which the processing unit 103 moves the abstract. The movement follows the movement a t selected in step S106.
  • Step S109 can refer to the description of the above-mentioned step S30, and thus the detailed description is omitted.
  • Step S110 is a step in which the processing unit 103 determines whether the termination condition C is satisfied. If the end condition C is satisfied (Yes), the layout design is ended. If the end condition C is not satisfied (No), the process proceeds to observation of the layout state in step S105.
  • the end condition C for example, the number of episodes or an elapsed time from the start of layout processing can be used.
  • a layout design with a small area can be performed in a short time while meeting design rules.
  • Example of layout design system> A layout design system different from the layout design system 100 shown in FIG. 1 will be described.
  • the layout design system 150 includes a server 151 and a terminal 152 (such as a personal computer).
  • the server 151 includes a communication unit 161a, a transmission path 162, a processing unit 163a, and a database 167. Although not illustrated in FIG. 26, the server 151 may further include a storage unit, an input / output unit, and the like.
  • the terminal 152 includes a communication unit 161 b, a transmission path 168, a processing unit 163 b, a storage unit 165, and an input / output unit 169. Although not shown in FIG. 26, the terminal 152 may further have a database and the like.
  • the user of the layout design system 150 inputs, from the terminal 152, the circuit diagram and layout design information used for layout design to the server 151.
  • the data is transmitted from the communication unit 161 b to the communication unit 161 a.
  • the data received by the communication unit 161 a is stored in the database 167 or a storage unit (not shown) via the transmission path 162. Alternatively, the data may be supplied directly to the processing unit 163a from the communication unit 161a.
  • the layout design described above is performed by the processing unit 163a. These processes are preferably performed by the processing unit 163a of the server 151 because high processing capacity is required.
  • layout data is generated by the processing unit 163a.
  • the layout data is stored in the database 167 or a storage unit (not shown) via the transmission path 162.
  • the data may be supplied from the processing unit 163a directly to the communication unit 161a.
  • layout data is output from the server 151 to the terminal 152.
  • the data is transmitted from the communication unit 161a to the communication unit 161b.
  • Information is supplied to the input / output unit 169 from the outside of the layout design system 150.
  • the input / output unit 169 has a function of supplying information to the outside of the layout design system 150. As in the layout design system 100, the input unit and the output unit may be separated.
  • the transmission path 162 and the transmission path 168 have a function of transmitting information. Transmission and reception of information between the communication unit 161a, the processing unit 163a, and the database 167 can be performed through the transmission path 162. Information can be transmitted and received between the communication unit 161 b, the processing unit 163 b, the storage unit 165, and the input / output unit 169 via the transmission path 168.
  • the processing unit 163a has a function of performing calculation, inference, and the like using information supplied from the communication unit 161a, the database 167, and the like.
  • the processing unit 163 b has a function of performing calculations and the like using information supplied from the communication unit 161 b, the storage unit 165, the input / output unit 169, and the like.
  • the processor 163 a and the processor 163 b can refer to the description of the processor 103.
  • the processing unit 163a can perform the layout design process described above. Therefore, it is preferable that the processing unit 163a has a processing capability higher than that of the processing unit 163b.
  • the storage unit 165 has a function of storing a program to be executed by the processing unit 163 b.
  • the storage unit 105 also has a function of storing the calculation result generated by the processing unit 163b, the information input to the communication unit 161b, the information input to the input / output unit 169, and the like.
  • the database 167 has a function of storing layout design information.
  • the database 167 may have a function of storing the calculation result generated by the processing unit 163a, the information input to the communication unit 161a, and the like.
  • the server 151 has a storage unit separately from the database 167, and the storage unit has a function of storing the calculation result generated by the processing unit 163a, the information input to the communication unit 161a, and the like. It is also good.
  • Communication Unit 161a and Communication Unit 161b Information can be transmitted and received between the server 151 and the terminal 152 using the communication unit 161 a and the communication unit 161 b.
  • the communication unit 161a and the communication unit 161b a hub, a router, a modem or the like can be used.
  • wired communication or wireless communication for example, radio waves, infrared light, etc. may be used.
  • layout data can be created from the input circuit diagram based on the layout design information prepared in advance.
  • the neural network NN can be configured by an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • Each of the input layer IL, the output layer OL, and the intermediate layer HL has one or more neurons (units).
  • the intermediate layer HL may be a single layer or two or more layers.
  • a neural network having two or more intermediate layers HL can be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL, an output signal of a neuron in the anterior or posterior layer is input to each neuron in the intermediate layer HL, and an output from a neuron in the anterior layer is input to each neuron in the output layer OL A signal is input.
  • Each neuron may be connected to all neurons in the previous and subsequent layers (total connection) or may be connected to some neurons.
  • FIG. 27B shows an example of operation by a neuron.
  • a neuron N and two neurons in the front layer outputting signals to the neuron N are shown.
  • the output x 1 of the anterior layer neuron and the output x 2 of the anterior layer neuron are input to the neuron N.
  • the operation by the neuron includes the operation of adding the product of the output of the anterior layer neuron and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed on software using a program or may be performed by hardware.
  • a product-sum operation circuit can be used.
  • a digital circuit or an analog circuit may be used as this product-sum operation circuit.
  • the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum operation circuit or reducing the number of accesses to the memory.
  • the product-sum operation circuit may be formed of a transistor including silicon (eg, single crystal silicon) in a channel formation region (hereinafter, also referred to as a Si transistor), or a transistor including an oxide semiconductor in a channel formation region (hereinafter, OS) It may be constituted by a transistor.
  • the OS transistor since the OS transistor has extremely small off-state current, the OS transistor is suitable as a transistor forming an analog memory of a product-sum operation circuit.
  • the product-sum operation circuit may be configured using both a Si transistor and an OS transistor.
  • a configuration example of a semiconductor device having the function of a product-sum operation circuit will be described.
  • FIG. 28 shows a configuration example of a semiconductor device MAC having a function of performing computation of a neural network.
  • the semiconductor device MAC has a function of performing a product-sum operation of first data corresponding to coupling strength (weight) between neurons and second data corresponding to input data.
  • each of the first data and the second data can be analog data or multivalued data (discrete data).
  • the semiconductor device MAC has a function of converting data obtained by the product-sum operation using an activation function.
  • the semiconductor device MAC includes a cell array CA, a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, an offset circuit OFST, and an activation function circuit ACTV.
  • Cell array CA has a plurality of memory cells MC and a plurality of memory cells MCref.
  • a memory cell MC (MC [1,1] to [m, n]) having m rows and n columns (m, n is an integer of 1 or more) and m memory cells MCref (MCref) are shown.
  • An example of a configuration having [1] to [m] is shown.
  • Memory cell MC has a function of storing first data.
  • the memory cell MCref has a function of storing reference data used for product-sum operation.
  • the reference data can be analog data or multivalued data.
  • the memory cell MC [i, j] (i is an integer of 1 to m and j is an integer of 1 to n) includes the wiring WL [i], the wiring RW [i], the wiring WD [j], and the wiring BL Connected with [j].
  • the memory cell MCref [i] is connected to the wiring WL [i], the wiring RW [i], the wiring WDref, and the wiring BLref.
  • the memory cell MC [i, j] to the wiring BL [j] the current flowing between denoted as I MC [i, j], the current flowing between the memory cell MCref [i] and the wiring BLref I MCref [ i] .
  • FIG. 29 shows memory cells MC [1,1], [2,1] and memory cells MCref [1], [2] as representative examples, but the same applies to other memory cells MC and memory cells MCref.
  • the configuration of can be used.
  • Each of the memory cell MC and the memory cell MCref includes transistors Tr11 and Tr12 and a capacitive element C11.
  • the transistors Tr11 and Tr12 are n-channel transistors is described.
  • the gate of the transistor Tr11 is connected to the wiring WL, one of the source or drain is connected to the gate of the transistor Tr12 and the first electrode of the capacitive element C11, and the other of the source or drain is connected to the wiring WD It is done.
  • One of the source and the drain of the transistor Tr12 is connected to the wiring BL, and the other of the source and the drain is connected to the wiring VR.
  • the second electrode of the capacitive element C11 is connected to the wiring RW.
  • the wiring VR is a wiring having a function of supplying a predetermined potential.
  • a low power supply potential such as a ground potential
  • a node connected to one of the source and the drain of the transistor Tr11, the gate of the transistor Tr12, and the first electrode of the capacitive element C11 is referred to as a node NM.
  • the nodes NM of the memory cells MC [1,1] and [2,1] are denoted as nodes NM [1,1] and [2,1], respectively.
  • Memory cell MCref also has a configuration similar to that of memory cell MC. However, the memory cell MCref is connected to the wiring WDref instead of the wiring WD, and is connected to the wiring BLref instead of the wiring BL. In memory cells MCref [1] and [2], one of the source and the drain of transistor Tr11, the gate of transistor Tr12, and the node connected to the first electrode of capacitive element C11 are node NMref [1], respectively. And [2].
  • the node NM and the node NMref function as holding nodes of the memory cell MC and the memory cell MCref, respectively.
  • the node NM holds the first data
  • the node NMref holds reference data.
  • currents I MC [1 , 1] and I MC [2, 1] flow from the wiring BL [1] to the transistors Tr 12 of the memory cells MC [1, 1] and [2, 1], respectively.
  • currents I MCref [1] and I MCref [2] flow from the wiring BLref to the transistors Tr12 of the memory cells MCref [1] and [2], respectively.
  • the off-state current of the transistor Tr11 is preferably small. Therefore, it is preferable to use an OS transistor with extremely small off-state current as the transistor Tr11. Thus, the fluctuation of the potential of the node NM or the node NMref can be suppressed, and the calculation accuracy can be improved. Further, the frequency of the operation of refreshing the potential of the node NM or the node NMref can be suppressed low, and power consumption can be reduced.
  • the transistor Tr12 is not particularly limited, and, for example, a Si transistor or an OS transistor can be used.
  • an OS transistor is used as the transistor Tr12, the transistor Tr12 can be manufactured using the same manufacturing apparatus as the transistor Tr11, and the manufacturing cost can be suppressed.
  • the transistor Tr12 may be an n-channel type or a p-channel type.
  • the current source circuit CS is connected to the wirings BL [1] to [n] and the wiring BLref.
  • the current source circuit CS has a function of supplying current to the wirings BL [1] to [n] and the wiring BLref.
  • the current values supplied to the wirings BL [1] to [n] may be different from the current values supplied to the wiring BLref.
  • the current supplied from the current source circuit CS to the wirings BL [1] to [n] is denoted as I C
  • the current supplied from the current source circuit CS to the wiring BLref is denoted as I Cref .
  • the current mirror circuit CM includes interconnects IL [1] to [n] and an interconnect ILref.
  • the wirings IL [1] to [n] are connected to the wirings BL [1] to [n], respectively, and the wiring ILref is connected to the wiring BLref.
  • connection points of the wirings IL [1] to [n] and the wirings BL [1] to [n] are denoted as nodes NP [1] to [n].
  • a connection point between the wiring ILref and the wiring BLref is denoted as a node NPref.
  • the current mirror circuit CM has a function of causing a current I CM according to the potential of the node NPref to flow through the wiring ILref, and a function of flowing this current I CM also into the wirings IL [1] to [n].
  • Figure 28 is discharged current I CM from the wiring BLref to the wiring ILref
  • wiring BL [1] to the wiring from the [n] IL [1] to [n] to the current I CM is an example to be discharged .
  • currents flowing from the current mirror circuit CM to the cell array CA through the wirings BL [1] to [n] are denoted as I B [1] to [n].
  • the current flowing from the current mirror circuit CM to the cell array CA via the wiring BLref is denoted as I Bref .
  • the circuit WDD is connected to the wirings WD [1] to [n] and the wiring WDref.
  • the circuit WDD has a function of supplying a potential corresponding to the first data stored in the memory cell MC to the wirings WD [1] to [n].
  • the circuit WDD has a function of supplying a potential corresponding to reference data stored in the memory cell MCref to the wiring WDref.
  • the circuit WLD is connected to the wirings WL [1] to [m].
  • the circuit WLD has a function of supplying a signal for selecting a memory cell MC or a memory cell MCref to which data is written to the wirings WL [1] to [m].
  • the circuit CLD is connected to the wirings RW [1] to [m].
  • the circuit CLD has a function of supplying a potential corresponding to the second data to the wirings RW [1] to [m].
  • the offset circuit OFST is connected to the wirings BL [1] to [n] and the wirings OL [1] to [n].
  • the offset circuit OFST detects the amount of current flowing from the wirings BL [1] to [n] to the offset circuit OFST and / or the amount of change in current flowing from the wirings BL [1] to [n] to the offset circuit OFST Have.
  • the offset circuit OFST also has a function of outputting the detection result to the wirings OL [1] to [n].
  • the offset circuit OFST may output a current corresponding to the detection result to the line OL, or may convert a current corresponding to the detection result to a voltage and output the voltage to the line OL.
  • the currents flowing between the cell array CA and the offset circuit OFST are denoted by I ⁇ [1] to [n].
  • the offset circuit OFST shown in FIG. 30 includes circuits OC [1] to [n].
  • the circuits OC [1] to [n] each include a transistor Tr21, a transistor Tr22, a transistor Tr23, a capacitive element C21, and a resistive element R1.
  • the connection relationship of each element is as shown in FIG.
  • a node connected to the first electrode of the capacitive element C21 and the first terminal of the resistive element R1 is referred to as a node Na.
  • a node connected to the second electrode of the capacitive element C21, one of the source and the drain of the transistor Tr21, and the gate of the transistor Tr22 is referred to as a node Nb.
  • the wiring VrefL has a function of supplying a potential Vref
  • the wiring VaL has a function of supplying a potential Va
  • the wiring VbL has a function of supplying a potential Vb.
  • the wiring VDDL has a function of supplying a potential VDD
  • the wiring VSSL has a function of supplying a potential VSS.
  • the wiring RST has a function of supplying a potential for controlling the conductive state of the transistor Tr21.
  • a source follower circuit is configured by the transistor Tr22, the transistor Tr23, the wiring VDDL, the wiring VSSL, and the wiring VbL.
  • the potential of the node Na changes to a potential corresponding to the second current and the resistance value of the resistor element R1.
  • the transistor Tr21 since the transistor Tr21 is in the off state and the node Nb is in the floating state, the potential of the node Nb changes due to capacitive coupling with the change of the potential of the node Na.
  • the change in the potential of the node Na is ⁇ V Na and the capacitive coupling coefficient is 1
  • the potential of the node Nb is Va + ⁇ V Na .
  • the threshold voltage of the transistor Tr22 is V th
  • the potential Va + ⁇ V Na ⁇ V th is output from the wiring OL [1].
  • Potential ⁇ V Na is determined according to the amount of change from the first current to the second current, resistance element R1, and potential Vref.
  • the resistance element R1 and the potential Vref are known, the amount of change in current flowing from the potential ⁇ V Na to the wiring BL can be obtained.
  • a signal corresponding to the amount of current detected by the offset circuit OFST and / or the amount of change in current is input to the activation function circuit ACTV through the wirings OL [1] to [n].
  • the activation function circuit ACTV is connected to the wirings OL [1] to [n] and the wirings NIL [1] to [n].
  • the activation function circuit ACTV has a function of performing an operation for converting a signal input from the offset circuit OFST in accordance with a previously defined activation function.
  • a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function or the like can be used.
  • the signals converted by the activation function circuit ACTV are output to the wirings NIL [1] to [n] as output data.
  • the product-sum operation of the first data and the second data can be performed using the above-described semiconductor device MAC.
  • an operation example of the semiconductor device MAC when performing a product-sum operation will be described.
  • FIG. 31 shows a timing chart of an operation example of the semiconductor device MAC.
  • the wiring WL [1], the wiring WL [2], the wiring WD [1], the wiring WDref, the node NM [1,1], the node NM [2,1], and the node NMref [1] in FIG. The transition of the potential of the node NMref [2], the wiring RW [1], and the wiring RW [2], and the transition of the values of the current I B [1] -I ⁇ [1] and the current I Bref .
  • the current I B [1] -I ⁇ [1] corresponds to the sum of the currents flowing from the wiring BL [1] to the memory cells MC [1, 1] and [2, 1].
  • the potential of the wiring WL [1] becomes high level, and the potential of the wiring WD [1] is higher than the ground potential (GND) by V PR ⁇ V W [1,1] next, the potential of the wiring WDref becomes the V PR greater potential than the ground potential. Further, the potentials of the wiring RW [1] and the wiring RW [2] become a reference potential (REFP).
  • the potential V W [1, 1] is a potential corresponding to the first data stored in the memory cell MC [1, 1]. Further, the potential VPR is a potential corresponding to reference data.
  • the memory cell MC [1,1] and the transistor Tr11 having a memory cell MCref [1] is turned on, the node NM potential of [1,1] is V PR -V W [1,1], the node NMref The potential of [1] becomes VPR .
  • the current I MC [1, 1], 0 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1, 1] can be expressed by the following equation.
  • k is a constant determined by the channel length, channel width, mobility, and the capacity of the gate insulating film of the transistor Tr12.
  • V th is a threshold voltage of the transistor Tr12.
  • the potential of the wiring WL [1] becomes low. Accordingly, the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned off, and the potentials of the node NM [1,1] and the node NMref [1] are held.
  • the transistor Tr11 As described above, it is preferable to use an OS transistor as the transistor Tr11. Thus, the leak current of the transistor Tr11 can be suppressed, and the potentials of the node NM [1,1] and the node NMref [1] can be accurately held.
  • the potential of the wiring WL [2] becomes the high level
  • the potential of the wiring WD [1] becomes V PR -V W [2,1] greater potential than the ground potential
  • of the wiring WDref potential becomes the V PR greater potential than the ground potential.
  • the potential V W [2, 1] is a potential corresponding to the first data stored in the memory cell MC [2, 1]. Accordingly, the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned on, and the potential of the node NM [2,1] is V PR ⁇ V W [2,1] , the node NMref The potential of [2] becomes VPR .
  • the potential of the wiring WL [2] becomes low.
  • the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned off, and the potentials of the node NM [2,1] and the node NMref [2] are held.
  • the first data is stored in the memory cells MC [1,1], [2,1], and the reference data is stored in the memory cells MCref [1], [2].
  • the current from the current source circuit CS is supplied to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. In addition, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current supplied from the current source circuit CS to the wiring BL [1] is I C, 0 and the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 0 , the following equation is established.
  • the potential of the wiring RW [1] is higher than the reference potential by V X [1] .
  • the potential V X [1] is supplied to the capacitive element C11 of each of the memory cell MC [1,1] and the memory cell MCref [1], and the potential of the gate of the transistor Tr12 rises due to capacitive coupling.
  • the potential V x [1] is a potential corresponding to the second data supplied to the memory cell MC [1, 1] and the memory cell MCref [1].
  • the amount of change in the potential of the gate of the transistor Tr12 is a value obtained by multiplying the amount of change in the potential of the wiring RW by the capacitive coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitive element C11, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the capacitive coupling coefficient is one.
  • the potential V x may be determined in consideration of the capacitive coupling coefficient.
  • the current I MC [1, 1], 1 that flows from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1, 1] at time T05 to T06 can be expressed by the following equation.
  • the current flowing to the wiring BL [1] and the wiring BLref will be considered.
  • the current I Cref is supplied from the current source circuit CS to the wiring BLref. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is I CM, 1 , the following equation is established.
  • the current I C is supplied from the current source circuit CS to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. Further, current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 1 , the following equation is established.
  • the difference between the current I ⁇ , 0 and the current I ⁇ , 1 (difference current ⁇ I ⁇ ) can be expressed by the following equation from the equations (E1) to (E10).
  • the differential current ⁇ I ⁇ takes a value corresponding to the product of the potentials V W [1, 1] and V X [1] .
  • the potential of the wiring RW [1] becomes V X [1] larger than the reference potential
  • the potential of the wiring RW [2] is V X [2] larger than the reference potential Become.
  • potential V X [1] is supplied to each capacitive element C11 of memory cell MC [1, 1] and memory cell MCref [1], and node NM [1, 1] and node NMref [ The potential of 1] rises by V X [1] .
  • V X [2] is supplied to capacitive element C11 of each of memory cell MC [2, 1] and memory cell MCref [2], and node NM [2, 1] and node NMref [2 Each of the potentials of V ] [2] rises.
  • the current I MC [2, 1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [2, 1] at time T07 to T08 can be expressed by the following equation.
  • the current I MCref [2], 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [2] can be expressed by the following equation.
  • the current flowing to the wiring BL [1] and the wiring BLref will be considered.
  • the current I Cref is supplied from the current source circuit CS to the wiring BLref. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is I CM, 2 , the following equation holds.
  • the current I C is supplied from the current source circuit CS to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1] and [2,1]. Further, current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 2 , the following equation is established.
  • the difference between the current I ⁇ , 0 and the current I ⁇ , 2 (difference current ⁇ I ⁇ ) is expressed by the following equation from the equations (E1) to (E8) and the equations (E12) to (E15) be able to.
  • the difference current ⁇ I ⁇ is obtained by adding the product of the potential V W [1, 1] and the potential V X [1] and the product of the potential V W [2, 1] and the potential V X [2]. It becomes a value according to the combined result.
  • the differential current ⁇ I ⁇ input to the offset circuit OFST is the potential V X corresponding to the first data (weight) and the second data (input data And the value corresponding to the result of adding the product of the potential V W corresponding to. That is, by measuring the difference current ⁇ I ⁇ with the offset circuit OFST, it is possible to obtain the result of the product-sum operation of the first data and the second data.
  • the number of memory cells MC and memory cells MCref may be set arbitrarily.
  • the differential current ⁇ I ⁇ when the number m of rows of the memory cell MC and the memory cell MCref is an arbitrary number can be expressed by the following equation.
  • the number of product-sum operations to be executed in parallel can be increased.
  • product-sum operation of the first data and the second data can be performed.
  • a product-sum operation circuit can be configured with a small number of transistors. Therefore, the circuit scale of the semiconductor device MAC can be reduced.
  • the number m of rows of memory cells MC corresponds to the number of input data supplied to one neuron
  • the number n of columns of memory cells MC corresponds to the number of neurons Can.
  • the number m of rows of memory cells MC is set to the number of input data supplied from the input layer IL (the number of neurons in the input layer IL)
  • the number n of columns of memory cells MC is the neurons in the intermediate layer HL It can be set to the number of
  • the structure of the neural network to which the semiconductor device MAC is applied is not particularly limited.
  • the semiconductor device MAC can also be used for a convolutional neural network (CNN), a recursive neural network (RNN), an auto encoder, a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • CNN convolutional neural network
  • RNN recursive neural network
  • auto encoder a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • Layout design was performed using the method described in Layout Design Method 1>.
  • the grid has a grid interval of 1, and the size of the grid frame is 20 ⁇ 20 (the grid area is 400).
  • the number of abstracts was four, and the size of each abstract was 3 ⁇ 3.
  • step S27 and step S32 the discount rate ⁇ is set to 0.95 in the update of the action value function Q (s t , a t ).
  • Adam was used for optimization of the first neural network and the second neural network.
  • the ⁇ -greedy method was applied to the selection of the movement a. In one episode ⁇ is 1 and thereafter ⁇ is linearly reduced and in 80000 episodes ⁇ is 0.1. After 80000 episodes, ⁇ was set to 0.1.
  • step S33 the reward for the movement of the abstract is 1- (block area / 400), and the reward is set to be smaller as the block area is larger.
  • step S36 the connection point can be connected, and the reward is 0 if the design rule is satisfied, and the reward is -1 if the connection point can not be connected or the design rule is not satisfied.
  • the route between connection points was determined using a line segment search method.
  • FIG. 32 shows the result of learning.
  • the horizontal axis indicates the number of episodes (Number of episodes), and the vertical axis indicates the reward (Reward).
  • the reward shows the average value for every 1000 episodes of the accumulated reward.
  • ABS ABSTRACT, ABS_1: ABSTRACT, ABS_2: ABSTRACT, ABS_3: ABSTRACT, ABS_51: ABSTRACT, ABS_52: ABSTRACT, ABS_k: ABSTRACT, BLK: Block, C11 capacitive element, C21 capacitive element, C52: capacitive element, CP_1: connection point, CP_2: connection point, CP_3: connection point, CP_4: connection point, CP_11: connection point, CP_12: connection point, CP_13: connection point, CP_14: connection point, CP_15: connection point, CPL_2: connection point, CPL_3: connection point, CPL_4: connection point, ELM_1: basic cells, ELM_2: basic cells, ELM_3: basic cells, HL: intermediate layer, IL: input layer, LIMG t: image data, LIMG t + 1: the image data, LIMG t _1: image Data, LIMG t _2: image data,

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Abstract

短時間で、デザインルールを満たしつつ面積の小さいレイアウト設計を行う。 処理部を有し、処理部には、回路図と、レイアウト設計情報と、が入力され、処理部は、回路図と、 レイアウト設計情報とから、Ｑ学習を行うことでレイアウトデータを生成する機能を有し、処理部は、 レイアウトデータを出力する機能を有し、 処理部は、 第１のニューラルネットワークを有し、 第１の ニューラルネットワークは、Ｑ学習において行動価値関数を推定する、レイアウト設計システム。

Description

レイアウト設計システム及びレイアウト設計方法
　本発明の一態様は、レイアウト設計システム及びレイアウト設計方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
　また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
　半導体技術の進歩に伴い集積回路の規模が大きくなっており、回路設計者には大規模な回路を短期間で設計することが求められている。集積回路の設計において、デジタル回路のレイアウト設計を自動で行うＣＡＤツールが実用化されている。一方、アナログ回路などは回路設計者が手動でレイアウト設計の作業を行い、長い作業時間を要する場合がある。また、レイアウト設計においては、要求される回路特性及びデザインルールを満たす必要があることから、回路設計者には高い技術が求められる。
　また、様々な用途において、人工知能の活用が検討されている。特に、人工ニューラルネットワークの構成を応用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。
　例えば、特許文献１には、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークを用いた計算に必要な重みデータを保持する発明が開示されている。
米国特許公開第２０１６／０３４３４５２号公報
　アナログ回路設計においては、回路設計者が手動でレイアウト設計の作業を行うことが多く、作業に時間を要することから、レイアウト設計の作業時間の短縮が求められる。また、アナログ回路のレイアウト設計は、製造コスト削減や動作速度向上のため、レイアウト面積の最小化が求められるとともに、配線や導体が有する寄生容量などを考慮し、デザインルールを満たす必要がある。
　上記に鑑み、本発明の一態様は、短時間でレイアウト設計を行えるレイアウト設計システムを提供することを課題の一つとする。又は、本発明の一態様は、レイアウト面積の小さいレイアウト設計を行えるレイアウト設計システムを提供することを課題の一つとする。又は、本発明の一態様は、新規なレイアウト設計システムを提供することを課題の一つとする。又は、本発明の一態様は、短時間でレイアウト設計を行えるレイアウト設計方法を提供することを課題の一つとする。又は、本発明の一態様は、レイアウト面積の小さいレイアウト設計を行えるレイアウト設計方法を提供することを課題の一つとする。又は、本発明の一態様は、新規なレイアウト設計方法を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、処理部を有し、処理部には、回路図と、レイアウト設計情報と、が入力され、処理部は、回路図と、レイアウト設計情報とから、Ｑ学習を行うことでレイアウトデータを生成する機能を有し、処理部は、レイアウトデータを出力する機能を有し、処理部は、第１のニューラルネットワークを有し、第１のニューラルネットワークは、Ｑ学習において行動価値関数を推定する、レイアウト設計システムである。
　本発明の一態様は、端末と、サーバと、を有し、端末は、入出力部と、第１の通信部と、を有し、サーバは、処理部と、第２の通信部と、を有し、入出力部には、回路図と、レイアウト設計情報と、が入力され、第１の通信部は、有線通信及び無線通信のうち一方または双方により、サーバに回路図及びレイアウト設計情報を供給する機能を有し、処理部は、回路図と、レイアウト設計情報とから、Ｑ学習を行うことでレイアウトデータを生成する機能を有し、処理部は、第２の通信部にレイアウトデータを供給する機能を有し、第２の通信部は、有線通信及び無線通信のうち一方または双方により、端末にレイアウトデータを供給する機能を有し、処理部は、第１のニューラルネットワークを有し、第１のニューラルネットワークは、Ｑ学習において行動価値関数を推定する、レイアウト設計システムである。
　前述のレイアウト設計システムにおいて、第１のニューラルネットワークは、畳み込みニューラルネットワークであることが好ましい。
　前述のレイアウト設計システムにおいて、処理部は、さらに、第２のニューラルネットワークを有し、第２のニューラルネットワークは、行動価値関数の教師データを推定し、教師データから算出される損失関数に基づき、第１のニューラルネットワークの重み係数を更新すると好ましい。
　前述のレイアウト設計システムにおいて、第２のニューラルネットワークは、畳み込みニューラルネットワークであることが好ましい。
　前述のレイアウト設計システムにおいて、処理部は、トランジスタを有していてもよい。トランジスタは、チャネル形成領域に金属酸化物を有していてもよい。または、トランジスタは、チャネル形成領域にシリコンを有していてもよい。
　本発明の一態様は、回路図と、レイアウト設計情報と、を入力し、回路図と、レイアウト設計情報とから、Ｑ学習を行うことで、レイアウトデータを作成し、Ｑ学習において、第１のニューラルネットワークを用いて行動価値関数を推定し、レイアウトデータを出力する、レイアウト設計方法である。
　レイアウト設計方法において、第２のニューラルネットワークは、行動価値関数の教師データを推定し、教師データから算出される損失関数に基づき、第１のニューラルネットワークの重み係数を更新すると好ましい。
　本発明の一態様により、短時間でレイアウト設計を行えるレイアウト設計システムを提供できる。又は、本発明の一態様により、レイアウト面積の小さいレイアウト設計を行えるレイアウト設計システムを提供できる。又は、本発明の一態様により、新規なレイアウト設計システムを提供できる。又は、本発明の一態様により、短時間でレイアウト設計を行えるレイアウト設計方法を提供できる。又は、本発明の一態様により、レイアウト面積の小さいレイアウト設計を行えるレイアウト設計方法を提供できる。又は、本発明の一態様により、新規なレイアウト設計方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
レイアウト設計システムの例を示すブロック図。 集積回路の開発の例を示すフロー図。 集積回路の例を示すブロック図。 レイアウト設計システムの例を示すブロック図。 レイアウト設計の例を示すフロー図。 レイアウト設計の例を示すフロー図。 レイアウト設計の例を示すフロー図。 グリッド及び基本セルの例を示す図。 接続領域及び接続点の例を示す図。 基本セル及びアブストラクトの例を示す図。 ブロック及び報酬の設定の例を示す図。 アブストラクト及びレイアウトの画像データの例を示す図。 レイアウトの例を示す図。 画像データの例を示す図。 レイアウトの例を示す図。 画像データの例を示す図。 ニューラルネットワークの構成の例を示す図。 アブストラクトの移動の例を示す図。 アブストラクトの移動の例を示す図。 回路図及びアブストラクトの例を示す図。 アブストラクト及び接続点の例を示す図。 接続点及び配線の例を示す図。 レイアウトデータの例を示す図。 レイアウトの例を示す図。 アブストラクトの移動の例を示す図。 レイアウト設計システムの例を示すブロック図。 ニューラルネットワークの構成例を示す図。 半導体装置の構成例を示す図。 メモリセルの構成例を示す図。 オフセット回路の構成例を示す図。 タイミングチャート。 報酬の推移を示す図。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、図面において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様のレイアウト設計システムについて、図１乃至図２６を用いて説明する。
　本発明の一態様であるレイアウト設計システムは、回路図及びレイアウト設計情報を元にレイアウトデータを作成する機能を有する。本発明の一態様であるレイアウト設計システムは、集積回路のレイアウト設計に用いることができる。
　本明細書等において、レイアウト設計とは、回路図及びレイアウト設計情報を元にレイアウトデータを作成することを指す。回路図とは、トランジスタ、ダイオードなどの能動素子や、容量、抵抗などの受動素子がどのように接続されるか、図形と線によって表現した図である。レイアウトデータとは、マスク（レチクルともいう）に転写される半導体層、導電体層などの形状及び配置の情報である。なお、本明細書等において、能動素子及び受動素子を素子と記す場合がある。
　レイアウト設計情報は、セルライブラリ、デザインルール及びグリッド情報を有する。レイアウト設計情報の詳細は後述する。
　本発明の一態様のレイアウト設計システムは、処理部を有する。処理部には、回路図及びレイアウト設計情報が入力される。処理部は、回路図及びレイアウト設計情報から、レイアウトデータを作成する機能を有する。なお、本実施の形態のレイアウト設計システムは、回路図及びレイアウト設計情報を変えることで、様々なレイアウト設計に応用できる。
　本発明の一態様であるレイアウト設計システムを用いることで、回路設計で作成された回路図及びデザインルールを満たすとともに、集積回路の面積が小さいレイアウトデータを作成できる。
　レイアウト設計システムは、少なくとも一部の処理に人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）を用いて、レイアウトデータを作成することが好ましい。
　レイアウト設計システムは、特に、人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ、以下、単にニューラルネットワークとも記す）を用いて、出力データを生成することが好ましい。なお、本明細書等において、人工ニューラルネットワークを、単にニューラルネットワーク（ＮＮ：Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）と記す場合がある。ニューラルネットワークは、回路（ハードウェア）またはプログラム（ソフトウェア）により実現される。
　レイアウト設計には、強化学習（Ｒｅｉｎｆｏｒｃｅｍｅｎｔ　Ｌｅａｒｎｉｎｇ）を用いることができる。強化学習として、例えばＴＤ学習（Ｔｅｍｐｏｒａｌ　Ｄｉｆｆｅｒｅｎｃｅ　Ｌｅａｒｎｉｎｇ：時間的差分学習）、Ｑ学習（Ｑ−Ｌｅａｒｎｉｎｇ）などを用いることができる。また、Ｑ学習において深層学習を利用する学習アルゴリズムを用いると特に好ましい。
　Ｑ学習とは、時刻ｔにおいて、環境が状態ｓｔのとき、エージェントが行動ａｔを選択する価値を学習する方法である。エージェントは行動する主体を指し、環境は働きかけられる対象を指す。エージェントの行動ａｔにより環境が状態Ｓｔから状態Ｓｔ＋１に遷移し、エージェントは報酬ｒｔ＋１を受け取る。Ｑ学習では、得られる報酬の総量が最終的に最大になるように行動ａｔを学習する。状態ｓｔにおいて行動ａｔをとる価値を、行動価値関数Ｑ（ｓｔ，ａｔ）と表せる。本明細書等において、行動価値関数ＱをＱ関数、行動価値関数Ｑ（ｓｔ，ａｔ）の値をＱ値と呼ぶ場合がある。例えば、行動価値関数Ｑ（ｓｔ，ａｔ）の更新式は、数式１で表せる。
Figure JPOXMLDOC01-appb-M000001
　ここで、αは学習率（αは０より大きく１以下）、γは割引率（γは０以上１以下）を示す。学習率αは、現在の価値と、行動によって得られた結果のどちらを重視するかを表している。学習率αが１に近いほど、得られた結果を重視し価値の変化は大きくなる。学習率αが０に近いほど、現在の価値を重視し価値の変化は小さくなる。割引率γは、現在の報酬と、将来の報酬のどちらを重視するかを表している。割引率γが０に近いほど、現在の報酬を重視する。割引率γが１に近いほど、将来の報酬を重視する。例えば、学習率αを０．１０、割引率γを０．９０とすることができる。
　前述の行動価値関数Ｑ（ｓｔ，ａｔ）の推定に深層学習を用いることができる。行動価値関数Ｑ（ｓｔ，ａｔ）の推定に深層学習を用いる学習アルゴリズムをＤｅｅｐ　Ｑ−Ｌｅａｒｎｉｎｇと呼び、Ｄｅｅｐ　Ｑ−Ｌｅａｒｎｉｎｇで用いるニューラルネットワークをＤｅｅｐ　Ｑ−Ｎｅｔｗｏｒｋ（ＤＱＮ）と呼ぶ場合がある。
　本発明の一態様であるレイアウト設計システムは、レイアウト設計にＤｅｅｐ　Ｑ−Ｌｅａｒｎｉｎｇを用い、Ｄｅｅｐ　Ｑ−Ｎｅｔｗｏｒｋは畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）の構成を有すると特に好ましい。なお、本明細書等において、Ｄｅｅｐ　Ｑ−Ｎｅｔｗｏｒｋを、単にニューラルネットワークと記す場合がある。
　一般的に、Ｑ学習においては行動価値関数Ｑ（ｓｔ，ａｔ）の状態ｓｔ及び行動ａｔの組み合わせを、予めルックアップテーブル（ＬＵＴ：Ｌｏｏｋ　Ｕｐ　Ｔａｂｌｅ）としてデータを保存する。しかし、状態ｓｔ及び行動ａｔの組み合わせは多数あるため、多数のメモリが必要となる場合がある。一方、本発明の一態様であるレイアウト設計システムにおいては、行動価値関数Ｑ（ｓｔ，ａｔ）の推定にニューラルネットワークを用いることで、必要とするメモリ数を少なくすることができる。
　本明細書等において、ニューラルネットワークとは、生物の神経回路網を模し、学習によってニューロンどうしの結合強度を決定し、問題解決能力を持たせるモデル全般を指す。ニューラルネットワークは、入力層と、出力層と、入力層と出力層との間に１層以上の中間層（隠れ層）を有する。
　本明細書等において、ニューラルネットワークについて述べる際に、既にある情報からニューロンとニューロンの結合強度（重み係数ともいう）を決定することを「学習」と呼ぶ場合がある。
　また、本明細書等において、学習によって得られた結合強度を用いてニューラルネットワークを構成し、そこから新たな結論を導くことを「推論」と呼ぶ場合がある。
　ニューラルネットワークは、膨大な数の積和演算によって実行される。これらの演算処理は、デジタル回路及びアナログ回路の一方または双方を用いて行うことができる。デジタル回路を用いる場合、必要となるトランジスタ数が膨大になり、非効率的で消費電力が高い。そのため、上述の積和演算はアナログ積和演算回路（以下、ＡＰＳ（Ａｎａｌｏｇ　Ｐｒｏｄｕｃｔ−Ｓｕｍ　ｃｉｒｃｕｉｔ）と呼ぶ）で行うことが好ましい。また、ＡＰＳはアナログメモリを有することが好ましい。学習で得られた重み係数を上記アナログメモリに格納することで、ＡＰＳは、アナログデータのまま積和演算を実行することができる。その結果、ＡＰＳは少ないトランジスタで効率的にニューラルネットワークを構築することができる。
　なお、本明細書等においてアナログメモリはアナログデータを格納することが可能な記憶装置のことを指す。また、本明細書においてアナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。多値データのことをアナログデータと呼ぶ場合もある。
　上記アナログメモリとして、多値のフラッシュメモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはＯＳトランジスタを用いたメモリ（ＯＳメモリと呼ぶ）を用いることができる。
　また、本明細書等において、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタをＯｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、あるいはＯＳトランジスタと呼ぶ。ＯＳトランジスタのチャネル形成領域は、金属酸化物を有することが好ましい。
　また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。
　チャネル形成領域が有する金属酸化物はインジウム（Ｉｎ）を含むことが好ましい。チャネル形成領域が有する金属酸化物がインジウムを含む金属酸化物の場合、ＯＳトランジスタのキャリア移動度（電子移動度）が高くなる。また、チャネル形成領域が有する金属酸化物は、元素Ｍを含む酸化物半導体であると好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。また、チャネル形成領域が有する金属酸化物は、亜鉛（Ｚｎ）を含む金属酸化物であると好ましい。亜鉛を含む金属酸化物は結晶化しやすくなる場合がある。
　チャネル形成領域が有する金属酸化物は、インジウムを含む金属酸化物に限定されない。半導体層は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む金属酸化物、ガリウムを含む金属酸化物、スズを含む金属酸化物などであっても構わない。
＜１．レイアウト設計システムの構成＞
　レイアウト設計システム１００の構成について、説明する。レイアウト設計システム１００のブロック図を図１示す。レイアウト設計システム１００は、少なくとも、処理部１０３を有する。図１に示すレイアウト設計システム１００は、さらに、入力部１０１、伝送路１０２、記憶部１０５、データベース１０７、及び出力部１０９を有する。
［入力部１０１］
　入力部１０１には、レイアウト設計システム１００の外部から情報が供給される。入力部１０１に供給された情報は、伝送路１０２を介して、処理部１０３、記憶部１０５、またはデータベース１０７に供給される。入力部１０１に供給される情報として、例えば回路図、レイアウト設計情報などがある。
［伝送路１０２］
　伝送路１０２は、情報を伝達する機能を有する。入力部１０１、処理部１０３、記憶部１０５、データベース１０７、及び出力部１０９の間の情報の送受信は、伝送路１０２を介して行うことができる。
［処理部１０３］
　処理部１０３は、入力部１０１、記憶部１０５、データベース１０７などから供給された情報を用いて、レイアウト設計を行い、レイアウトデータを作成する機能を有する。処理部１０３は、レイアウトデータなどを、記憶部１０５、データベース１０７、出力部１０９などに供給することができる。
　処理部１０３には、チャネル形成領域に金属酸化物を有するトランジスタを用いることが好ましい。当該トランジスタはオフ電流が極めて低いため、当該トランジスタを記憶素子として機能する容量素子に流入した電荷（データ）を保持するためのスイッチとして用いることで、データの保持期間を長期にわたり確保することができる。この特性を、処理部１０３が有するレジスタ及びキャッシュメモリのうち少なくとも一方に用いることで、必要なときだけ処理部１０３を動作させ、他の場合には直前の処理の情報を当該記憶素子に待避させることにより、ノーマリーオフコンピューティングが可能となり、レイアウト設計システムの低消費電力化を図ることができる。
　処理部１０３は、例えば、演算回路、または中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等を有する。
　処理部１０３は、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のマイクロプロセッサを有していてもよい。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ａｎａｌｏｇ　Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）によって実現された構成であってもよい。処理部１０３は、プロセッサにより種々のプログラムからの命令を解釈し実行することで、各種のデータ処理及びプログラム制御を行うことができる。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域及び記憶部１０５のうち少なくとも一方に格納される。
　処理部１０３はメインメモリを有していてもよい。メインメモリは、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の揮発性メモリ、及びＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性メモリのうち少なくとも一方を有する。
　ＲＡＭとしては、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等が用いられ、処理部１０３の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部１０５に格納されたオペレーティングシステム、アプリケーションプログラム、プログラムモジュール、プログラムデータ、及びルックアップテーブル等は、実行のためにＲＡＭにロードされる。ＲＡＭにロードされたこれらのデータ、プログラム、及びプログラムモジュールは、それぞれ、処理部１０３に直接アクセスされ、操作される。
　ＲＯＭには、書き換えを必要としない、ＢＩＯＳ（Ｂａｓｉｃ　Ｉｎｐｕｔ／Ｏｕｔｐｕｔ　Ｓｙｓｔｅｍ）及びファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭ、ＯＴＰＲＯＭ（Ｏｎｅ　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等が挙げられる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ等が挙げられる。
［記憶部１０５］
　記憶部１０５は、処理部１０３が実行するプログラムを記憶する機能を有する。また、記憶部１０５は、処理部１０３が生成したレイアウトデータ及び入力部１０１に入力された情報などを記憶する機能を有していてもよい。
　記憶部１０５は、揮発性メモリ及び不揮発性メモリのうち少なくとも一方を有する。記憶部１０５は、例えば、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリを有していてもよい。記憶部１０５は、例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに代表される抵抗変化型のメモリ、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに代表される磁気抵抗型のメモリ、またはフラッシュメモリなどの不揮発性メモリを有していてもよい。また、記憶部１０５は、ハードディスクドライブ（Ｈａｒｄ　Ｄｉｓｃ　Ｄｒｉｖｅ：ＨＤＤ）及びソリッドステートドライブ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ：ＳＳＤ）等の記録メディアドライブを有していてもよい。
［データベース１０７］
　データベース１０７は、セルライブラリ及びデザインルールを記憶する機能を有する。また、データベース１０７は、処理部１０３が生成したレイアウトデータ及び入力部１０１に入力された情報などを記憶する機能を有していてもよい。なお、記憶部１０５及びデータベース１０７は互いに分離されていなくてもよい。例えば、レイアウト設計システムは、記憶部１０５及びデータベース１０７の双方の機能を有する記憶ユニットを有していてもよい。
［出力部１０９］
　出力部１０９は、レイアウト設計システム１００の外部に情報を供給する機能を有する。例えば、処理部１０３で作成したレイアウトデータなどを外部に供給することができる。
＜２．レイアウト設計方法１＞
　レイアウト設計方法について、説明する。
　レイアウト設計方法の説明に先立って、まず、集積回路の開発フローを図２に示す。図２は、集積回路の例としてアナログ回路の開発フローを示したものであり、アナログ回路の仕様を決めるステップから、レイアウトデータの作成が完了するステップまでを示している。
　ステップＳ１１は、所望する集積回路の仕様を決定するステップである。集積回路の仕様として、例えば集積回路の特性、大きさなどがある。
　ステップＳ１２は、回路設計を行うステップである。回路設計では、セルライブラリ１１５と、プロセス情報１１１に格納されたトランジスタパラメータ１１３を主として参照し、ステップＳ１１で決定した仕様を満たす回路図１１９を作成する。使用するセルライブラリ１１５を変えることで、同じ仕様の回路を様々な態様で実現することができる。
　セルライブラリとは、基本セルのデータベースである。アナログ回路の設計において、基本セルはトランジスタ、容量など個々の素子を指す場合がある。デジタル回路設計において、基本セルは論理演算素子であるＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等の論理ゲートを指す場合がある。
　トランジスタパラメータとは、集積回路に用いる素子の情報である。トランジスタパラメータとして、例えば、トランジスタのチャネル長、チャネル幅及び移動度がある。
　ステップＳ１３は、シミュレーションを行うステップである。ステップＳ１３では、ステップＳ１２の回路設計で作成された回路図１１９が、ステップＳ１１で決めた仕様を満たすか否かを確認する。仕様を満たさない場合は、再度、ステップＳ１２の回路設計を行う。
　ステップＳ１４は、レイアウト設計を行うステップである。レイアウト設計では、ステップＳ１２で作成した回路図１１９と、セルライブラリ１１５と、プロセス情報１１１に格納されたデザインルール１１７を主として参照し、レイアウトデータ１２１を作成する。ステップＳ１４のレイアウト設計に、本発明の一態様であるレイアウト設計システム１００を用いることができる。
　デザインルールとは、各素子の構成要素（半導体層、導電体層など）の寸法及び間隔の最小値などを指し、レイアウト設計する上での制約事項である。デザインルールには、例えば、配線の幅、配線と隣接する配線との間隔、配線と隣接する素子との間隔、コンタクトホールの大きさ等の最大値、最小値が含まれる。
　ステップＳ１５は、ＤＲＣ（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）及びＬＶＳ（Ｌａｙｏｕｔ　ｖｅｒｓｕｓ　Ｓｃｈｅｍａｔｉｃ）を行うステップである。ＤＲＣは、Ｓ１４のレイアウト設計で作成されたレイアウトデータ１２１が、デザインルール１１７を満たしているか否かを確認する。デザインルールを満たさない場合は、再度、ステップＳ１４のレイアウト設計を行う。ＬＶＳは、ステップＳ１４のレイアウト設計で作成されたレイアウトデータ１２１が、ステップＳ１２で作成された回路図１１９の接続関係を満たしているか否かを確認する。回路図１１９の接続関係を満たさない場合は、再度、ステップＳ１４のレイアウト設計を行う。なお、ＬＶＳは行われない場合がある。
　図２は、アナログ回路を例に説明したが、デジタル回路、又はアナログ・デジタル回路においても、本発明の一態様であるレイアウト設計システム１００を適用できる。また、回路全体ではなく、回路の一部にレイアウト設計システム１００を適用させてもよい。
　以上で集積回路の開発フローの説明を終了する。
　本発明の一態様であるレイアウト設計システム１００を適用できる集積回路について、説明する。
　集積回路の例として、記憶回路の構成を用いて説明する。記憶回路のブロック図を図３に示す。図３に示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およびビット線駆動回路９２を図示している。
　メモリセルアレイ９０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に設けられたメモリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１乃至ＷＬ＿ｍおよびビット線ＢＬ＿１乃至ＢＬ＿ｎに接続される。メモリセルＭＣは、ビット線およびワード線の他、電流を流すためのソース線、トランジスタのバックゲートに電圧を印加するための配線、または容量素子の一方の電極を固定電位にするための容量線等に接続されていてもよい。
　ワード線駆動回路９１は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。ワード線ＷＬ＿１乃至ＷＬ＿ｍは、書き込み用と読み出し用とに別々のワード線とがあってもよい。
　ビット線駆動回路９２は、各列におけるメモリセルＭＣへのデータを書き込み、またはメモリセルＭＣからのデータの読み出しを行うための回路である。ビット線ＢＬ＿１乃至ＢＬ＿ｎは、書き込み用と読み出し用とに別々のビット線とがあってもよい。
　メモリセルＭＣは、トランジスタ、容量など複数の素子を有する。メモリセルＭＣ内の素子のレイアウト設計について、本発明の一態様であるレイアウト設計システム１００を適用できる。
　本発明の一態様であるレイアウト設計システム１００を用いたレイアウト設計方法について、説明する。
　本発明の一態様であるレイアウト設計システム１００は、回路図及びレイアウト設計情報を元にレイアウトデータ１２１を作成する機能を有する。レイアウト設計情報は、セルライブラリ１１５、デザインルール１１７及びグリッド情報１２３を有する。レイアウト設計システム１００の例を示すブロック図を、図４に示す。図４に示すように、本発明の一態様であるレイアウト設計システム１００は、回路図１１９、セルライブラリ１１５、デザインルール１１７及びグリッド情報１２３を入力し、レイアウトデータ１２１が出力される。
　レイアウト設計システム１００を用いたレイアウト設計方法のフローを、図５及び図６に示す。図５及び図６に示すフローは、図２のステップＳ１４に示したレイアウト設計に該当し、回路図１１９及びレイアウト設計情報を元にレイアウトデータ１２１を作成するフローである。本発明の一態様においては、まず素子の配置を決め、次に素子間の配線の経路を決める。
　本発明の一態様であるレイアウト設計システムを用いることで、回路設計で作成された回路図及びデザインルールを満たすとともに、集積回路の面積が小さいレイアウトデータを作成できる。
　なお、本明細書等において、ステップＳ２６のレイアウト状態の観察から、ステップＳ３３及びステップＳ３６の行動価値関数Ｑ（ｓｔ，ａｔ）の更新までの１回の流れを、１エピソードと記す場合がある。また、行動価値関数Ｑ（ｓｔ，ａｔ）を更新した回数を、エピソード回数と記す場合がある。
［ステップＳ２１］
　ステップＳ２１は、回路図及びレイアウト設計情報を取得するステップである。
　回路図として、前述のステップＳ１２で作成された回路図１１９を用いることができる。回路図１１９及びレイアウト情報は、レイアウト設計システム１００の外部から入力部１０１に入力される。そして、回路図１１９は、入力部１０１から、伝送路１０２を介して、処理部１０３に供給される。または、回路図１１９及びレイアウト情報は、伝送路１０２を介して、記憶部１０５またはデータベース１０７に保存され、記憶部１０５またはデータベース１０７から、伝送路１０２を介して、処理部１０３に供給されてもよい。
　回路図として、ハードウェア記述言語（ＨＤＬ：Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）により素子及び素子間の接続関係を記載したネットリストを用いてもよい。また、回路図として、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ　Ｐｒｏｇｒａｍ　ｗｉｔｈ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｅｍｐｈａｓｉｓ）により素子及び素子間の接続関係を記載したネットリストを用いてもよい。
　レイアウト設計情報は、セルライブラリ、デザインルール及びグリッド情報を有する。
　グリッド情報とは、グリッド枠の大きさ及びグリッド間隔の値である。グリッドは、複数の直線がそれぞれ周期的に交わることで構成される格子である。グリッド枠とは、グリッドが設けられる領域の外周を指し、矩形とする。グリッド間隔とは、グリッドを構成する直線の間隔を指す。グリッド間隔は、デザインルールで定められた配線幅の最小値と同程度、又は配線幅の最小値より小さい値とすることが好ましい。グリッド枠の大きさは、グリッド間隔の整数倍とする。なお、本明細書等において、矩形とは４つの内角が全て直角である四角形を指し、正方形を含む。
［ステップＳ２２］
　ステップＳ２２は、処理部１０３でグリッドを作成するステップである。
　ステップＳ２１で取得したグリッド情報を元に、グリッド枠６０１及びグリッド６０３を作成する。グリッド枠６０１及びグリッド６０３の例を図８（Ａ）に示す。本実施の形態では、構成する直線がそれぞれ等間隔で直交する、正方形のグリッドを用いる例を示している。
［ステップＳ２３］
　ステップＳ２３は、処理部１０３でグリッド枠内に基本セル及びアブストラクトを作成するステップである。
　ステップＳ２１で取得した回路図１１９を元に、基本セルを作成する。基本セルの例を図８（Ｂ）及び図８（Ｃ）に示す。図８（Ｂ）は、半導体層３０１と、ゲート電極３０３と、ソース電極３０５と、ドレイン電極３０７と、を有するトランジスタ素子を示している。図８（Ｃ）は、上部電極３０９と、上部電極３０９と重なる領域を有する下部電極３１１と、を有する容量素子を示している。なお、図８（Ｂ）及び図８（Ｃ）はアナログ回路の例として、基本セルとして素子を用いる例を示しているが、本発明の一態様はこれに限られない。アナログ回路の場合は、基本セルとして論理ゲート等を用いることができる。
　素子は、他の素子と電気的に接続される場合がある。また、素子は、ワード線やビット線など（以下、信号線と記す）と電気的に接続される場合がある。素子と素子との間の接続関係、素子と信号線との間の接続関係は、回路図１１９に基づく。
　素子又は信号線が、他の素子又は信号線と電気的に接続する領域を接続領域と記す。図８（Ｂ）に示したトランジスタ素子においては、ゲート電極３０３、ソース電極３０５及びドレイン電極３０７の３つの領域を、接続領域とすることができる。また、図８（Ｃ）に示した容量素子においては、上部電極３０９及び下部電極３１１を、接続領域とすることができる。
　素子又は信号線が、他の素子又は信号線と電気的に接続する位置を接続点と記す。接続点は、前述の接続領域内に設けることができる。素子又は信号線が有する接続点は、他の素子又は信号線が有する接続点とそれぞれ電気的に接続されうる位置を示している。また、接続点は、コンタクトホールの位置に相当する場合がある。
　図８（Ｂ）及び図８（Ｃ）に示したトランジスタ素子及び容量素子を用いて、接続領域及び接続点を具体的に説明する。図８（Ｂ）に示すトランジスタ素子において、ゲート電極３０３、ソース電極３０５及びドレイン電極３０７の領域を、それぞれ接続領域３３１＿１乃至接続領域３３１＿３とする。接続領域３３１＿１乃至接続領域３３１＿３を図９（Ａ）に示す。接続領域３３１＿１乃至接続領域３３１＿３には、それぞれ接続点を設けることができる。接続領域３３１＿１乃至接続領域３３１＿３に設けられる接続点の例を図９（Ｂ）に示す。図９（Ｂ）は、接続領域３３１＿１に設けられる接続点ＣＰ＿１１、接続領域３３１＿２に設けられる接続点ＣＰ＿１２、接続領域３３１＿３に設けられる接続点ＣＰ＿１３を示している。なお、図９（Ｂ）に示した接続点ＣＰ＿１１乃至接続点ＣＰ＿１３は一例であり、接続点の位置はこれに限られない。
　図８（Ｃ）に示す容量素子において、上部電極３０９及び下部電極３１１の領域を、それぞれ接続領域３３１＿４及び接続領域３３１＿５とする。接続領域３３１＿４を図９（Ｃ）、接続領域３３１＿５を図９（Ｄ）に示す。接続領域３３１＿４及び接続領域３３１＿５にはそれぞれ接続点ＣＰ＿１４及び接続点ＣＰ＿１５を設けることができる。接続領域３３１＿４に対する接続点ＣＰ＿１４の例を図９（Ｅ）、接続領域３３１＿５に対する接続点ＣＰ＿１５の例を図９（Ｆ）に示す。なお、図９（Ｅ）及び図９（Ｆ）に示した接続点ＣＰ＿１４及び接続点ＣＰ＿１５は一例であり、接続点の位置はこれに限られない。
　基本セルをグリッド枠６０１内に配置した例を図１０（Ａ）に示す。図１０（Ａ）では、基本セルＥＬＭ＿１乃至基本セルＥＬＭ＿３の３つの基本セルを示している。基本セルＥＬＭ＿１及び基本セルＥＬＭ＿２はそれぞれトランジスタ素子、基本セルＥＬＭ＿３は容量素子を示している。
　基本セルを元に、アブストラクトを作成する。１つの基本セルの全体を覆う最小の矩形をアブストラクトとし、アブストラクトの外周はグリッド６０３上にのみ作成される。
　図１０（Ａ）に示した基本セルＥＬＭ＿１乃至基本セルＥＬＭ＿３の３つの基本セルを用いて、アブストラクトを具体的に説明する。基本セルＥＬＭ＿１乃至基本セルＥＬＭ＿３と、基本セルＥＬＭ＿１乃至基本セルＥＬＭ＿３のそれぞれに対応するアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３の例を図１０（Ｂ）に示す。基本セルＥＬＭ＿１の全体を覆い、かつグリッド６０３上に外周を有する最小の矩形が、アブストラクトＡＢＳ＿１である。基本セルＥＬＭ＿２の全体を覆い、かつグリッド６０３上に外周を有する最小の矩形が、アブストラクトＡＢＳ＿２である。基本セルＥＬＭ＿３の全体を覆い、かつグリッド６０３上に外周を有する最小の矩形が、アブストラクトＡＢＳ＿３である。図１０（Ｂ）では基本セルとアブストラクトの位置関係を明示するために、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３のハッチングを透過して図示している。
　図１０（Ａ）及び図１０（Ｂ）においては、３つの基本セルであるＥＬＭ＿１乃至基本セルＥＬＭ＿３を示したが、本発明の一態様はこれに限られない。回路図が有する基本セルの総数ｋ個に対し、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋのｋ個のアブストラクトが作成される。
［ステップＳ２４］
　ステップＳ２４は、処理部１０３で報酬ｒｔを設定するステップである。
　グリッド枠６０１内に配置された全てのアブストラクトを覆う最小の矩形をブロックとし、ブロックの面積を算出する。ブロックの外周はグリッド６０３上にのみ作成される。図１０（Ｂ）に示したアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３と、それに対応するブロックＢＬＫの例を図１１（Ａ）に示す。
　ブロックＢＬＫの面積に応じて報酬ｒｔを決定する。ブロックＢＬＫの面積と、報酬ｒｔの関係を図１１（Ｂ）に示す。図１１（Ｂ）において、横軸はブロックＢＬＫの面積を示し、縦軸は報酬ｒｔを示す。図１１（Ｂ）に示すように、ブロックＢＬＫの面積が小さいほど報酬ｒｔが高く、ブロックＢＬＫの面積が大きいほど報酬ｒｔを小さく設定する。ブロックＢＬＫの面積が小さいほど報酬ｒｔが高くなる設定とすることで、ブロックＢＬＫの面積が小さくなるようにニューラルネットワークを学習させ、面積の小さいレイアウト設計を行うことができる。また、報酬ｒｔの値は、有限の値とすることが好ましい。報酬ｒｔの値を有限の値とすることで、アルゴリズムが収束せずにレイアウト設計が終わらなくなるのを防げる。例えば、報酬ｒｔを−１以上１以下とすることができる。図１１（Ｂ）では、ブロックＢＬＫの面積に対して報酬ｒｔが指数関数的に減少する例を示したが、本発明の一態様はこれに限られない。ブロックＢＬＫの面積に対して報酬ｒｔが線形に減少してもよい。また、報酬ｒｔの設定として、ブロックＢＬＫの面積が小さいほど報酬ｒｔが高くなる例を示したが、本発明の一態様はこれに限られない。
［ステップＳ２５］
　ステップＳ２５は、処理部１０３でアブストラクトをレイアウト枠内にランダムに配置するステップである。
　ステップＳ２２で作成したｋ個の全てのアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋが、グリッド枠６０１内にランダムに配置される。ランダムに配置された状態を初期配置と呼ぶことができる。アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋの初期配置の例を図１２（Ａ）に示す。
［ステップＳ２６］
　ステップＳ２６は、処理部１０３でアブストラクトのレイアウト状態ｓｔを観察するステップである。
　レイアウト状態ｓｔは、レイアウトの画像データＬＩＭＧｔとして記憶部１０５に記憶される。図１２（Ａ）に示したアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋのレイアウト状態ｓｔに対応する、レイアウトの画像データＬＩＭＧｔの例を図１２（Ｂ）に示す。図１２（Ｂ）に示すように、画像データＬＩＭＧｔはアブストラクトのみを有し、グリッドは有さなくてもよい。レイアウトの画像データＬＩＭＧｔは、グレースケール、白黒又はカラーの画像とすることができる。
　本実施の形態では、レイアウトの画像データＬＩＭＧｔはグレースケールの画像を用いる。図１２（Ｂ）において、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋにハッチングを付しているが、該ハッチング領域をグレースケールの領域とする。
　３つのアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３を有するレイアウトの例を図１３（Ａ）に示す。図１３（Ａ）の一点鎖線Ａ−Ｂ間の断面図を図１３（Ｂ）に示す。図１３（Ａ）及び図１３（Ｂ）に示す図は、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３にそれぞれ対応する素子ＥＬＭ＿１乃至素子ＥＬＭ＿３が同一の層に形成される例を示している。素子ＥＬＭ＿１乃至素子ＥＬＭ＿３は同一の層に形成されることから、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３が互いに重ならないレイアウトとすることが好ましい。図１３（Ａ）に示したレイアウトに対応する画像データＬＩＭＧｔを、図１４に示す。
　複数の素子がそれぞれ異なる層に形成される例について説明する。３つのアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３を有するレイアウトの例を図１５（Ａ）に示す。図１５（Ａ）の一点鎖線Ｃ−Ｄ間の断面図を図１５（Ｂ）に示す。図１５（Ａ）及び図１５（Ｂ）に示す図は、アブストラクトＡＢＳ＿１及びアブストラクトＡＢＳ＿２に対応する素子ＥＬＭ＿１及び素子ＥＬＭ＿２が同一の層に形成され、アブストラクトＡＢＳ＿３に対応する素子ＥＬＭ＿３は、素子ＥＬＭ＿１及び素子ＥＬＭ＿２と異なる層に形成される例を示している。素子ＥＬＭ＿１及び素子ＥＬＭ＿２と、素子ＥＬＭ＿３が異なる層に形成されることから、アブストラクトＡＢＳ＿１及びアブストラクトＡＢＳ＿２と、アブストラクトＡＢＳ＿３が重なる配置とすることができる。なお、図１５（Ｂ）において、素子ＥＬＭ＿１及び素子ＥＬＭ＿２のいずれか１以上と、素子ＥＬＭ＿３を電気的に接続する配線を有する領域３２０を示している。
　図１５（Ａ）に示したレイアウトに対応する画像データを、図１６（Ａ）及び図１６（Ｂ）に示す。図１６（Ａ）に示す画像データＬＩＭＧｔ＿１は、同一層に形成されるアブストラクトＡＢＳ＿１及びアブストラクトＡＢＳ＿２を有する。図１６（Ｂ）に示す画像データＬＩＭＧｔ＿２は、アブストラクトＡＢＳ＿１及びアブストラクトＡＢＳ＿２と異なる層に形成されるアブストラクトＡＢＳ＿３を有する。同じ層に形成されるアブストラクトを１つの画像データとし、形成される層が異なるアブストラクトは異なる画像データとすることができる。例えば、アブストラクトが形成される層がｐ個の場合は、画像データＬＩＭＧｔ＿１乃至画像データＬＩＭＧｔ＿ｐのｐ個の画像データとすることができる。
［ステップＳ２７］
　ステップＳ２７は、処理部１０３で行動価値関数Ｑ（ｓｔ，ａｔ）を推定するステップである。
　処理部１０３は第１のニューラルネットワーク５２０を有し、第１のニューラルネットワーク５２０により行動価値関数Ｑ（ｓｔ，ａｔ）を推定する。第１のニューラルネットワーク５２０では、ステップＳ２６で作成したレイアウトの画像データＬＩＭＧｔを入力データとして、行動価値関数Ｑ（ｓｔ，ａｔ）を出力データとする。第１のニューラルネットワーク５２０として、畳み込みニューラルネットワーク（ＣＮＮ）の構成を用いることが好ましい。
　第１のニューラルネットワーク５２０の構成を図１７（Ａ）に示す。図１７（Ａ）はニューラルネットワークとして、畳み込みニューラルネットワーク（ＣＮＮ）の構成を用いる例を示している。図１７（Ａ）に示す第１のニューラルネットワーク５２０は、入力層５２１、中間層５２２及び出力層５２３で構成される。入力層５２１において、入力データであるレイアウトの画像データＬＩＭＧｔ、出力データとして行動価値関数Ｑ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａｍ）を示している。レイアウト状態ｓｔにおいて、取りうる移動が移動ａ１乃至移動ａｍのｍ通り存在し、それぞれの移動に対応する行動価値関数をＱ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａｍ）と示している。行動価値関数をＱ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａｍ）のうち、最も高いＱ値となる移動ａを、次のアブストラクトの移動として選択できる。
　図１７（Ａ）では、中間層５２２が、畳み込み層５２４、プーリング層５２５、畳み込み層５２６、プーリング層５２７、畳み込み層５２８及び全結合層５２９で構成される。なお、中間層５２２の構成は一例であり、中間層５２２は１層以上であればよく、層の数や構成は特に限定されない。例えば、プーリング処理及び畳み込み演算処理をさらに多層で行う構成や、パディングやストライドといった演算処理を介して行う構成としてもよい。なお、図１７（Ａ）にフィルタは図示していない。
　また、ステップＳ２５で取得するレイアウトの画像データＬＩＭＧｔをカラーの画像とする場合は、カラーの画像をグレースケールの画像に変換し、該グレースケールの画像を入力データとして用いてもよい。グレースケールへの変換には、ＮＴＳＣ加重平均法などを用いることができる。また、カラー（多チャンネル）の画像を入力データとして用いる場合は、第１のニューラルネットワーク５２０の畳み込み層において、各チャンネルに対応する複数の種類のフィルタを用いてもよい。また、複数の画像データＬＩＭＧｔを入力データとする場合は、それぞれの画像データＬＩＭＧｔに対し、異なるフィルタを用いてもよい。
　アブストラクトが取りうる移動ａｔについて説明する。１つのアブストラクトＡＢＳにつき取りうる移動ａｔは、Ｘ軸方向に＋１移動する、Ｘ軸方向に−１移動する、Ｙ軸方向に＋１移動する、Ｙ軸方向に−１移動する、その場で９０°回転する、移動しない、の６種類とすることができる。アブストラクトＡＢＳがＸ軸方向に＋１移動する例を図１８（Ａ）に示す。アブストラクトＡＢＳがＸ軸方向に−１移動する例を図１８（Ｂ）に示す。アブストラクトＡＢＳがＹ軸方向に＋１移動する例を図１８（Ｃ）に示す。アブストラクトＡＢＳがＹ軸方向に−１移動する例を図１９（Ａ）に示す。アブストラクトＡＢＳがその場で９０°回転する例を図１９（Ｂ）に示す。アブストラクトＡＢＳが移動しない例を図１９（Ｃ）に示す。Ｘ軸方向及びＹ軸方向の移動は、グリッド間隔を１単位としている。また、アブストラクトＡＢＳが有する４つの頂点のうち、Ｘ座標及びＹ座標が最小の頂点を基準点とする。図１８（Ａ）乃至図１８（Ｃ）、図１９（Ａ）及び図１９（Ｃ）において、基準点を黒丸印で示している。
　なお、本実施の形態では、図１９（Ｂ）に示すその場で９０°回転する移動は、アブストラクトを左回り（反時計回り）に９０°回転させ、回転前の基準点と、回転後の基準点を同じ座標とした。また、本実施の形態では、構成する直線がそれぞれ直交するグリッドを用いていることから、アブストラクトの回転は９０°とした。なお、グリッドを構成する直線が直交しない場合においては、直線が成す角度をアブストラクトの回転角度とすることができる。例えば、グリッドを構成する直線が３０°で交わるグリッドを用いる場合は、アブストラクトの取りうる行動として、アブストラクトの回転は３０°及び１５０°の２通りを用いてもよい。
　ｋ個のアブストラクトを有する場合の出力データの例を、表１に示す。それぞれのアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋに対し、Ｘ軸方向に＋１移動する、Ｘ軸方向に−１移動する、Ｙ軸方向に＋１移動する、Ｙ軸方向に−１移動する、その場で９０°回転する、の５種類の取りうる移動と、さらにいずれのアブストラクトも移動しない、の１種類が、取りうる移動となる。表１に示すように、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋに対し、取りうる移動は移動ａ１乃至移動ａ５ｋ＋１の（５ｋ＋１）通りとなり、出力データを行動価値関数Ｑ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａ５ｋ＋１）の（５ｋ＋１）個とすることができる。これらの行動価値関数Ｑ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａ５ｋ＋１）のうち、最も高いＱ値となる移動ａを、次のアブストラクトの移動として選択できる。
　例えば、アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３の３個のアブストラクトを有する場合、出力データは行動価値関数Ｑ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａ１６）の１６個とすることができる。これらの行動価値関数Ｑ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａ１６）のうち、最も高いＱ値となる移動ａを、次のアブストラクトの移動として選択できる。
Figure JPOXMLDOC01-appb-T000002
　また、移動ａの選択にε−ｇｒｅｅｄｙ法を適用してもよい。ε−ｇｒｅｅｄｙ法においては、（１−ε）の確率で最も高いＱ値となる移動ａを選択し、εの確率でランダムに移動ａを選択する（εは０より大きく１以下）。例えば、０．９５（９５％）の確率で最も高いＱ値となる移動ａを選択し、０．０５（５％）の確率でランダムに移動ａを選択することができる。ε−ｇｒｅｅｄｙ法を適用することにより、選択される行動ａが偏るのを防ぎ、より最適な行動価値関数Ｑを学習できるようになる。なお、学習の初期ではεを大きく、学習が進むに従いεを小さくしてもよい。学習の初期でεを大きくすることにより、アブストラクトの初期配置の影響を低減でき、学習が進むに従いεを小さくすることにより、効率良く学習を進めることができる。
［ステップＳ２８］
　ステップＳ２８は、処理部１０３で接続点を接続できるか否かを判定するステップである。
　判定の対象は、ステップＳ２７で選択した移動ａｔを実行した場合のレイアウトである。移動した状態のアブストラクトＡＢＳのレイアウトにおいて、アブストラクトＡＢＳに対応する基本セルＥＬＭが有する接続点を、回路図１１９の接続関係を満たすように接続できるか否かを判定する。
　ステップＳ２８における接続点の接続方法について、２つの素子を有する回路の例を用いて説明する。１つのトランジスタ素子Ｔｒ５１と、１つの容量素子Ｃ５２とで構成される記憶回路の回路図３４１を図２０（Ａ）に示す。図２０（Ａ）は素子の他に、ワード線ＷＬと、ビット線ＢＬと、接地電位線ＧＮＤを有する。なお、説明を簡単にするため、２つの素子を有する回路例を示したが、本発明の一態様はこれに限られない。ステップＳ２７で選択した移動ａｔを実行した場合のレイアウトの例を図２０（Ｂ）に示す。図２０（Ｂ）は、トランジスタ素子Ｔｒ５１に対応するアブストラクトＡＢＳ＿５１と、容量素子Ｃ５２に対応するアブストラクトＡＢＳ＿５２を示している。
　トランジスタ素子Ｔｒ５１、トランジスタ素子Ｔｒ５１に対応するアブストラクトＡＢＳ＿５１、容量素子Ｃ５２、容量素子Ｃ５２に対応するアブストラクトＡＢＳ＿５２を図２１（Ａ）に示す。図２１（Ａ）では位置関係を明示するために、アブストラクトＡＢＳ＿５１及びアブストラクトＡＢＳ＿５２のハッチングを透過して図示している。
　トランジスタ素子Ｔｒ５１及び容量素子Ｃ５２の接続点の例を図２１（Ｂ）に示す。トランジスタ素子Ｔｒ５１は、ゲート電極の領域に接続点ＣＰ＿２、ソース電極の領域に接続点ＣＰ＿１、ドレイン電極の領域に接続点ＣＰ＿４を有する。容量素子Ｃ５２は、上部電極の領域に接続点ＣＰ＿１、下部電極の領域にＣＰ＿３を有する。接続点は、接続領域内のグリッド上に設けられる。なお、図２１（Ｂ）では接続関係を分かりやすくするために、互いに電気的に接続される接続点には同じ符号を付している。同じ符号を付した接続点は、配線で結ばれることを示している。例えば、トランジスタ素子Ｔｒ５１の接続点ＣＰ＿１と、容量素子Ｃ５２の接続点ＣＰ＿１は、配線で結ばれることを示している。
　次に、信号線の接続点をグリッド上に配置する。信号線の接続点は、グリッド上の任意の位置に配置できる。図２１（Ｂ）に示した素子に対し、ワード線ＷＬ、接地電位線ＧＮＤ及びビット線ＢＬのそれぞれの接続点の例を、図２２（Ａ）に示す。図２２（Ａ）は、ワード線ＷＬの接続点ＣＰＬ＿２、接地電位線ＧＮＤの接続点ＣＰＬ＿３、ビット線ＢＬの接続点ＣＰＬ＿４を示している。ワード線ＷＬの接続点ＣＰＬ＿２は、トランジスタ素子Ｔｒ５１の接続点ＣＰ＿２と配線で結ばれる接続点である。接地電位線ＧＮＤの接続点ＣＰＬ＿３は、容量素子Ｃ５２の接続点ＣＰ＿３と配線で結ばれる接続点である。ビット線ＢＬの接続点ＣＰＬ＿４は、トランジスタ素子Ｔｒ５１の接続点ＣＰ＿４と配線で結ばれる接続点である。接続点間を結ぶ配線は、グリッド上にのみ設けられる。
　図２２（Ａ）に示した接続点に対する配線を、図２２（Ｂ）に示す。図２２（Ｂ）では配線を実線で示し、回路図３４１に基づく接続関係を全て満たす配線の例を配置できる例を示している。
　配線の経路を決定するアルゴリズムとして、線分探索法、迷路法、チャネル割当法などを用いることができる。本実施の形態では、線分探索法を用いることが好ましい。線分探索法とは、接続させるぞれぞれの２点からＸ軸方向及びＹ軸方向に順次線分を形成し、始点からの線分と終点からの線分が交わった時に、その点から逆方向に辿って経路を決定する方法である。
　回路図に基づく接続関係をすべて満たす配線を配置できる場合（Ｙｅｓ）は、ステップＳ２９に進む。配線を配置できない場合（Ｎｏ）は、ステップＳ３６に進む。
［ステップＳ２９］
　ステップＳ２９は、処理部１０３でデザインルールを満たしているか否かを判定するステップである。
　判定の対象は、ステップＳ２８で作成した素子及び配線の配置を、素子及び配線のパターンに変換したレイアウトである。判定基準は、デザインルールである。図２２（Ｂ）に示した素子及び配線の配置を、素子及び配線のパターンに変換した図を、図２３に示す。図２３は、レイアウトデータの一例である。配線のパターンは、デザインルールに定められた、配線の幅の最大値及び最小値の範囲内とすることができる。また、接続点の一部は、コンタクトホールに変換される。コンタクトホールの大きさは、デザインルールに定められた、コンタクトホールの大きさの最大値及び最小値の範囲内とすることができる。図２３には、接続点の一部が、コンタクトホールＣＯ＿１乃至コンタクトホールＣＯ＿６に変換された図を示している。
　パターンのレイアウトが、デザインルールを満たす場合（Ｙｅｓ）は、ステップＳ３０に進む。デザインルールを満たさない場合（Ｎｏ）は、ステップＳ３６に進む。
　図２３に示したレイアウトを、立体的に示した模式図を図２４（Ｂ）に示す。また、回路構成を立体的に示した模式図を図２４（Ａ）に示す。本発明の一態様であるレイアウト設計システムを用いることで、回路設計で作成された回路図及びデザインルールを満たすとともに、集積回路の面積が小さいレイアウトデータを作成できる。
［ステップＳ３０］
　ステップＳ３０は、処理部１０３でアブストラクトを移動するステップである。該移動は、ステップＳ２７で選択された移動ａｔに従う。
　アブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿３の３つのアブストラクトを有するレイアウトで移動する例を、図２５に示す。図２５は、ステップＳ２７で選択された移動ａｔとして、アブストラクトＡＢＳ＿２がＸ軸方向に−１移動することが選択された例を示している。本実施の形態では、図２５に示すように１つのエピソードで移動するアブストラクトは１つとしたが、これに限られない。複数のアブストラクトが移動する構成としてもよい。
［ステップＳ３１］
　ステップＳ３１は、処理部１０３でアブストラクトのレイアウト状態ｓｔ＋１を観察するステップである。
　レイアウト状態ｓｔ＋１は、ステップＳ２７の移動ａｔによって、ステップＳ２５でのレイアウト状態ｓｔが変化したものである。レイアウト状態ｓｔ＋１は、レイアウトの画像データＬＩＭＧｔ＋１として記憶部１０５に記憶される。
［ステップＳ３２］
　ステップＳ３２は、処理部１０３で行動価値関数Ｑ（ｓｔ＋１，ａｔ＋１）を推定するステップである。
　一般的に、深層学習の学習時において、出力データと教師データの誤差が小さくなるようにニューラルネットワークの重み係数を更新していく。重み係数の更新は、出力データと教師データの誤差が一定になるまで繰り返される。強化学習の一種であるＱ学習は、最適なＱ関数の探索が学習の目的であるが、学習の最中は最適なＱ関数は不明である。そこで、次の時刻ｔ＋１における行動価値関数Ｑ（ｓｔ＋１，ａｔ＋１）を推定し、ｒｔ＋１＋ｍａｘＱ（ｓｔ＋１，ａｔ＋１）を教師データとみなす。該教師データを損失関数に用いることで、第１のニューラルネットワーク５２０の学習を行う。
　処理部１０３は第２のニューラルネットワーク５３０を有し、第２のニューラルネットワーク５３０により行動価値関数Ｑ（ｓｔ＋１，ａｔ＋１）を推定する。第２のニューラルネットワーク５３０では、ステップＳ３１で作成したレイアウトの画像データＬＩＭＧｔ＋１を入力データとして、行動価値関数Ｑ（ｓｔ＋１，ａｔ＋１）を出力データとする。第２のニューラルネットワーク５３０として、畳み込みニューラルネットワーク（ＣＮＮ）の構成を用いることが好ましい。
　第２のニューラルネットワーク５３０の構成を図１７（Ｂ）に示す。図１７（Ｂ）はニューラルネットワークとして、畳み込みニューラルネットワーク（ＣＮＮ）の構成を用いる例を示している。図１７（Ｂ）に示す第２のニューラルネットワーク５３０は、入力層５３１、中間層５３２及び出力層５３３で構成される。入力層５３１において、入力データであるレイアウトの画像データＬＩＭＧｔ＋１、出力データとして行動価値関数Ｑ（ｓｔ＋１，ａ１）乃至行動価値関数Ｑ（ｓｔ＋１，ａｍ）を示している。レイアウト状態ｓｔにおいて、取りうる移動が移動ａ１乃至移動ａｍのｍ通り存在し、それぞれの移動に対応する行動価値関数をＱ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ＋１，ａｍ）と示している。行動価値関数Ｑ（ｓｔ＋１，ａ１）乃至行動価値関数Ｑ（ｓｔ＋１，ａｍ）のうち最も高いＱ値と、報酬ｒｔ＋１の和を、第１のニューラルネットワークの推論に対する教師データとして用いることができる。
　図１７（Ｂ）では、中間層５３２が、畳み込み層５３４、プーリング層５８５、畳み込み層５３６、プーリング層５３７、畳み込み層５３８及び全結合層５３９で構成される。なお、中間層５３２の構成は一例であり、プーリング処理及び畳み込み演算処理をさらに多層で行う構成や、パディングやストライドといった演算処理を介して行う構成としてもよい。なお、図１７（Ｂ）にフィルタは図示していない。
　なお、ステップＳ２７及びステップＳ３２で、１つのニューラルネットワークを用いてもよい。また、ステップＳ２７及びステップＳ３２で、それぞれ異なるニューラルネットワークを用いてもよい。
［ステップＳ３３］
　ステップＳ３３は、処理部１０３で報酬ｒｔ＋１を受け取り、行動価値関数Ｑ（ｓｔ，ａｔ）を更新するステップである。
　報酬ｒｔ＋１は、ステップＳ３０でのアブストラクトの移動ａｔに対する報酬である。移動ａｔを行った後のブロックＢＬＫの面積を算出し、ステップＳ２４で設定した報酬設定に従い、ブロックＢＬＫの面積に応じた報酬ｒｔ＋１が決定される。なお、ステップＳ３３において報酬を与えない、つまり報酬ｒｔ＋１＝０としてもよい。
　第１のニューラルネットワーク５２０による行動価値関数Ｑ（ｓｔ，ａｔ）の推論結果と、第２のニューラルネットワーク５３０により作成した教師データを用いて損失関数を計算する。確率的勾配降下法（ＳＧＤ：Ｓｔｏｃｈａｓｔｉｃ　Ｇｒａｄｉｅｎｔ　Ｄｅｓｃｅｎｔ）を用いて、該損失関数の値が小さくなるように、第１のニューラルネットワーク５２０の重み係数を更新する。確率的勾配降下法の他に、Ａｄａｍ（Ａｄａｐｔｉｖｅ　Ｍｏｍｅｎｔ　Ｅｓｔｉｍａｔｉｏｎ）、モメンタム（Ｍｏｍｅｎｔｕｍ）、ＡｄａＧｒａｄ（Ａｄａｐｔｉｖｅ　ＳｕｂＧｒａｄｉｅｎｔ　Ｍｅｔｈｏｄｓ）、ＲＭＳＰｒｏｐなどを用いることができる。
［ステップＳ３４］
　ステップＳ３４は、処理部１０３で終了条件Ａを満たしているか否かを判定するステップである。終了条件Ａを満たす場合（Ｙｅｓ）は、ステップＳ３５に進む。終了条件Ａを満たさない場合（Ｎｏ）は、ステップＳ２６のレイアウト状態の観察に進む。以降、ステップＳ２６乃至ステップＳ３３を繰り返すことで、第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０の重み係数を更新し、第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０を最適化していく。第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０を最適化することで、短時間で、デザインルールを満たしつつ面積の小さいレイアウト設計を行うレイアウト設計システム１００とすることができる。
　終了条件Ａとして、図５及び図６に示すレイアウト設計フローの開始からの経過時間を用いることができる。終了条件Ａを設定することで、アルゴリズムが収束せずにレイアウト設計が終わらなくなるのを防げる。
［ステップＳ３５］
　ステップＳ３５は、処理部１０３で終了条件Ｂを満たしているか否かを判定するステップである。終了条件Ｂを満たす場合（Ｙｅｓ）は、レイアウト設計は終了し、レイアウトデータを出力する。レイアウトデータとして、例えば図２３に示すレイアウトデータを出力できる。終了条件Ｂを満たさない場合（Ｎｏ）は、ステップＳ２５のアブストラクトの配置に進み、アブストラクトの初期配置から学習を進める。以降、ステップＳ２６乃至ステップＳ３３を繰り返すことで、第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０の重み係数を更新し、第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０を最適化していく。第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０を最適化することで、短時間で、デザインルールを満たしつつ面積の小さいレイアウト設計を行うレイアウト設計システム１００とすることができる。
　終了条件Ｂとして、例えば、エピソード回数を用いることができる。
［ステップＳ３６］
　ステップＳ２８で接続点を接続できない場合、又はステップＳ２９でデザインルールを満たさない場合は、ステップＳ３６に進む。ステップＳ３６において、処理部１０３で報酬ｒｔを受け取り、行動価値関数Ｑ（ｓｔ，ａｔ）を更新する。ステップＳ３６での報酬ｒｔは、ステップＳ３３での報酬ｒｔより小さい値とする。報酬ｒｔとして負の値を用いてもよい。例えば、報酬ｒｔを−１とすることができる。
　以上により、レイアウト設計を行うことができる。
　また、それぞれ異なる回路図及びデザインルールを用いてレイアウト設計を行うことで、汎用性の高いレイアウト設計システムとすることができる。
＜３．レイアウト設計方法２＞
　前述の＜２．レイアウト設計方法１＞に示したレイアウト設計方法と異なるレイアウト設計方法について、説明する。＜２．レイアウト設計方法１＞と異なるのは、ステップＳ２７における行動価値関数Ｑ（ｓｔ，ａｔ）の推定の方法である。他のステップは前述の記載を参照できる為、詳細な説明を省略する。
［ステップＳ２７］
　ステップＳ２７において、処理部１０３で行動価値関数Ｑ（ｓｔ，ａｔ）を推定する。処理部１０３は第１のニューラルネットワーク５２０を有し、第１のニューラルネットワーク５２０により行動価値関数Ｑ（ｓｔ，ａｔ）を推定する。第１のニューラルネットワーク５２０では、ステップＳ２６で作成したレイアウトの画像データＬＩＭＧｔを入力データとして、行動価値関数Ｑ（ｓｔ，ａｔ）を出力データとする。第１のニューラルネットワーク５２０として、畳み込みニューラルネットワーク（ＣＮＮ）の構成を用いることが好ましい。
　第１のニューラルネットワーク５２０の構成については、前述の記載を参照できるため、詳細な説明を省略する。
　アブストラクトが取りうる移動ａｔについて説明する。１エピソードにおいて、行動価値関数Ｑ（ｓｔ，ａｔ）を推定する対象を１つのアブストラクトＡＢＳとする。１つのアブストラクトが取りうる移動ａｔは、Ｘ軸方向に＋１移動する、Ｘ軸方向に−１移動する、Ｙ軸方向に＋１移動する、Ｙ軸方向に−１移動する、その場で９０°回転する、移動しない、の６種類とすることができる。
　ｋ個のアブストラクトＡＢＳ＿１乃至アブストラクトＡＢＳ＿ｋの中で、移動の対象となる１つのアブストラクトをアブストラクトＡＢＳ＿ｉと記す。アブストラクトＡＢＳ＿ｉが前述の６種類の移動を取りうる場合の出力データの例を、表２に示す。１つのアブストラクトＡＢＳ＿ｉに対し、取りうる移動は移動ａ１乃至移動ａ６の６通りとなり、出力データを行動価値関数Ｑ（ｓｔ，ａ１）乃至行動価値関数Ｑ（ｓｔ，ａ６）の６個とすることができる。
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　１つのエピソードでは１つのアブストラクトＡＢＳ＿ｉを移動の対象とし、次のエピソードでは前エピソードと異なる１つのアブストラクトＡＢＳ＿（ｉ＋１）を移動の対象とする。１つのエピソードで移動する対象を１つのアブストラクトとすることで、ニューラルネットワークの出力データ数を固定することができ、汎用性の高いニューラルネットワークとすることができる。
＜４．レイアウト設計方法３＞
　前述の＜２．レイアウト設計方法１＞及び＜３．レイアウト設計方法２＞では、第１のニューラルネットワーク５２０及び第２のニューラルネットワーク５３０の重み係数を繰り返し更新し、ニューラルネットワークを学習させる方法を示した。これらの学習済みのニューラルネットワークを用いてレイアウト設計を行う方法について、説明する。レイアウト設計のフローを、図７に示す。
［ステップＳ１０１］
　ステップＳ１０１は、回路図及びレイアウト設計情報を取得するステップである。
　ステップＳ１０１は、前述のステップＳ２１の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１０２］
　ステップＳ１０２は、処理部１０３でグリッドを作成するステップである。
　ステップＳ１０２は、前述のステップＳ２２の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１０３］
　ステップＳ１０３は、処理部１０３でグリッド枠内に基本セル及びアブストラクトを作成するステップである。
　ステップＳ１０３は、前述のステップＳ２３の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１０４］
　ステップＳ１０４は、処理部１０３でアブストラクトをレイアウト枠内にランダムに配置するステップである。
　ステップＳ１０４は、前述のステップＳ２５の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１０５］
　ステップＳ１０５は、処理部１０３でアブストラクトのレイアウト状態ｓｔを観察するステップである。
　ステップＳ１０５は、前述のステップＳ２６の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１０６］
　ステップＳ１０６は、処理部１０３で行動価値関数Ｑ（ｓｔ，ａｔ）を推定するステップである。
　ステップＳ１０６は、前述のステップＳ２７の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１０７］
　ステップＳ１０７は、処理部１０３で接続点を接続できるか否かを判定するステップである。
　ステップＳ１０７は、前述のステップＳ２８の記載を参照できるため、詳細な説明を省略する。
　回路図に基づく接続関係をすべて満たす配線を配置できる場合（Ｙｅｓ）は、ステップＳ１０８に進む。配線を配置できない場合（Ｎｏ）は、ステップＳ１０４に進む。ステップＳ１０４でアブストラクトを初期配置とし、初期配置から再度レイアウト処理を進める。
［ステップＳ１０８］
　ステップＳ１０８は、処理部１０３でデザインルールを満たしているか否かを判定するステップである。
　ステップＳ１０８は、前述のステップＳ２９の記載を参照できるため、詳細な説明を省略する。
　パターンのレイアウトが、デザインルールを満たす場合（Ｙｅｓ）は、ステップＳ１０９に進む。デザインルールを満たさない場合（Ｎｏ）は、ステップＳ１０４に進む。ステップＳ１０４でアブストラクトを初期配置とし、初期配置から再度レイアウト処理を進める。
［ステップＳ１０９］
　ステップＳ１０９は、処理部１０３でアブストラクトを移動するステップである。該移動は、ステップＳ１０６で選択された移動ａｔに従う。
　ステップＳ１０９は、前述のステップＳ３０の記載を参照できるため、詳細な説明を省略する。
［ステップＳ１１０］
　ステップＳ１１０は、処理部１０３で終了条件Ｃを満たしているか否かを判定するステップである。終了条件Ｃを満たす場合（Ｙｅｓ）は、レイアウト設計は終了する。終了条件Ｃを満たさない場合（Ｎｏ）は、ステップＳ１０５のレイアウト状態の観察に進む。
　終了条件Ｃとして、例えば、エピソード回数又はレイアウト処理開始からの経過時間を用いることができる。
　本発明の一態様である最適化されたニューラルネットワークを有するレイアウト設計システムを用いることで、短時間で、デザインルールを満たしつつ面積の小さいレイアウト設計を行うとすることができる。
＜５．レイアウト設計システムの例＞
　図１に示したレイアウト設計システム１００と異なるレイアウト設計システムについて説明する。
　レイアウト設計システム１５０のブロック図を図２６に示す。レイアウト設計システム１５０は、サーバ１５１と、端末１５２（パーソナルコンピュータなど）とを有する。
　サーバ１５１は、通信部１６１ａ、伝送路１６２、処理部１６３ａ、及びデータベース１６７を有する。図２６では図示しないが、さらに、サーバ１５１は、記憶部、入出力部などを有していてもよい。
　端末１５２は、通信部１６１ｂ、伝送路１６８、処理部１６３ｂ、記憶部１６５、及び入出力部１６９を有する。図２６では図示しないが、端末１５２は、さらに、データベースなどを有していてもよい。
　レイアウト設計システム１５０の使用者は、端末１５２から、レイアウト設計に用いる回路図及びレイアウト設計情報を、サーバ１５１に入力する。当該データは、通信部１６１ｂから通信部１６１ａに送信される。
　通信部１６１ａが受信したデータは、伝送路１６２を介して、データベース１６７または記憶部（図示しない）に保存される。または、当該データは、通信部１６１ａから、直接、処理部１６３ａに供給されてもよい。
　前述したレイアウト設計は、処理部１６３ａにて行われる。これらの処理は、高い処理能力が求められるため、サーバ１５１が有する処理部１６３ａで行うことが好ましい。
　そして、処理部１６３ａにより、レイアウトデータが生成される。レイアウトデータは、伝送路１６２を介して、データベース１６７または記憶部（図示しない）に保存される。または、当該データは、処理部１６３ａから、直接、通信部１６１ａに供給されてもよい。その後、サーバ１５１から、レイアウトデータが、端末１５２に出力される。当該データは、通信部１６１ａから通信部１６１ｂに送信される。
［入出力部１６９］
　入出力部１６９には、レイアウト設計システム１５０の外部から情報が供給される。入出力部１６９は、レイアウト設計システム１５０の外部に情報を供給する機能を有する。なお、レイアウト設計システム１００のように、入力部と出力部が分かれていてもよい。
［伝送路１６２及び伝送路１６８］
　伝送路１６２及び伝送路１６８は、情報を伝達する機能を有する。通信部１６１ａ、処理部１６３ａ、及びデータベース１６７の間の情報の送受信は、伝送路１６２を介して行うことができる。通信部１６１ｂ、処理部１６３ｂ、記憶部１６５、及び入出力部１６９の間の情報の送受信は、伝送路１６８を介して行うことができる。
［処理部１６３ａ及び処理部１６３ｂ］
　処理部１６３ａは、通信部１６１ａ及びデータベース１６７などから供給された情報を用いて、演算、推論などを行う機能を有する。処理部１６３ｂは、通信部１６１ｂ、記憶部１６５、及び入出力部１６９などから供給された情報を用いて、演算などを行う機能を有する。処理部１６３ａ及び処理部１６３ｂは、処理部１０３の説明を参照できる。特に、処理部１６３ａは、前述したレイアウト設計処理を行うことができる。そのため、処理部１６３ａは、処理部１６３ｂに比べて処理能力が高いことが好ましい。
［記憶部１６５］
　記憶部１６５は、処理部１６３ｂが実行するプログラムを記憶する機能を有する。また、記憶部１０５は、処理部１６３ｂが生成した演算結果、通信部１６１ｂに入力された情報、及び入出力部１６９に入力された情報などを記憶する機能を有する。
［データベース１６７］
　データベース１６７は、レイアウト設計情報を記憶する機能を有する。また、データベース１６７は、処理部１６３ａが生成した演算結果、及び通信部１６１ａに入力された情報などを記憶する機能を有していてもよい。または、サーバ１５１は、データベース１６７とは別に記憶部を有し、当該記憶部が、処理部１６３ａが生成した演算結果、及び通信部１６１ａに入力された情報などを記憶する機能を有していてもよい。
［通信部１６１ａ及び通信部１６１ｂ］
　通信部１６１ａ及び通信部１６１ｂを用いて、サーバ１５１と端末１５２との間で、情報の送受信を行うことができる。通信部１６１ａ及び通信部１６１ｂとしては、ハブ、ルータ、モデムなどを用いることができる。情報の送受信には、有線を用いても無線（例えば、電波、赤外線など）を用いてもよい。
　以上のように、本実施の形態のレイアウト設計システムでは、事前に準備されたレイアウト設計情報を元に、入力された回路図からレイアウトデータを作成できる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、上記の実施の形態で説明したニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
　図２７（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
　入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
　図２７（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
　このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
　積和演算回路は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）によって構成してもよいし、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）によって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
＜半導体装置の構成例＞
　図２８に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
　半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、及び活性化関数回路ＡＣＴＶを有する。
　セルアレイＣＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣｒｅｆを有する。図２８には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータ又は多値のデータとすることができる。
　メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
　メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図２９に示す。図２９には代表例としてメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
　メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、ソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
　トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
　メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
　ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
　トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭ又はノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭ又はノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
　トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタ又はＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
　電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
　カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
　カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図２８には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
　回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］及び配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣ又はメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
　オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］及び配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
　オフセット回路ＯＦＳＴの構成例を図３０に示す。図３０に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図３０に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
　配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
　次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
　次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
　電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
　上記のようにオフセット回路ＯＦＳＴによって検出された電流量、及び／又は電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
　活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、及び、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
＜半導体装置の動作例＞
　上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
　図３１に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図３１には、図２９における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
　なお、ここでは代表例として図２９に示すメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
［第１のデータの格納］
　まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイ（Ｈｉｇｈ）レベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
　このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
Figure JPOXMLDOC01-appb-I000004
　また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000005
　次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がロー（Ｌｏｗ）レベルとなる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
　なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
　次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
　このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000006
　また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000007
　次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
　以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
　ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000008
　配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000009
［第１のデータと第２のデータの積和演算］
　次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖｘ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
　トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖｘを決定すればよい。
　メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
　ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000010
　すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
　また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000011
　すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
　また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000012
　配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000013
　そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000014
　このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
　その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
　次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
　ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000015
　すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
　また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000016
　すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
　また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000017
　配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000018
　そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000019
　このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
　その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は基準電位となり、ノードＮＭ［１，１］、［２，１］及びノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
　式（Ｅ９）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
　なお、上記では特にメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000020
　また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
　以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣ及びメモリセルＭＣｒｅｆとして図２９に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
　半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一のニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図２７（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
　なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
　以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図２９に示すメモリセルＭＣ及びメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、又は回路規模の縮小を図ることが可能な集積回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
　本実施例では、＜２．レイアウト設計方法１＞に示した方法を用いて、レイアウト設計を行った。
　本実施例において、グリッドは、グリッド間隔を１、グリッド枠の大きさを２０×２０（グリッド面積を４００）とした。アブストラクトは４つとし、それぞれのアブストラクトの大きさを３×３とした。
　ステップＳ２７及びステップＳ３２において、行動価値関数Ｑ（ｓｔ，ａｔ）の更新では割引率γを０．９５とした。第１のニューラルネットワーク及び第２のニューラルネットワークの最適化には、Ａｄａｍを用いた。また、移動ａの選択にε−ｇｒｅｅｄｙ法を適用した。１エピソードではεを１とし、その後はεを線形に小さくし、８００００エピソードではεを０．１とした。８００００エピソード以降ではεを０．１とした。
　ステップＳ３３において、アブストラクトの移動に対する報酬は、１−（ブロック面積／４００）とし、ブロック面積が大きくなるほど報酬が小さくなる設定とした。また、ステップＳ３６において、接続点を接続でき、かつデザインルールを満たす場合は報酬を０とし、接続点を接続できない、又はデザインルールを満たさない場合は報酬を−１とした。接続点間の経路は、線分探索法を用いて決定した。
　図３２に学習の結果を示す。図３２において、横軸はエピソード回数（Ｎｕｍｂｅｒ　ｏｆ　ｅｐｉｓｏｄｅｓ）を示し、縦軸は報酬（Ｒｅｗａｒｄ）を示す。報酬は、累積報酬の１０００エピソード毎の平均値を示している。
　図３２に示すように、エピソード回数が増えると累積報酬が増加した。また、約２００００エピソードで累積報酬が飽和し、学習が収束した。つまり、デザインルールを満たしつつ、アブストラクト間を接続でき、かつブロックの面積が最小となるレイアウトを学習できることを確認できた。
ＡＢＳ：アブストラクト、ＡＢＳ＿１：アブストラクト、ＡＢＳ＿２：アブストラクト、ＡＢＳ＿３：アブストラクト、ＡＢＳ＿５１：アブストラクト、ＡＢＳ＿５２：アブストラクト、ＡＢＳ＿ｋ：アブストラクト、ＢＬＫ：ブロック、Ｃ１１　容量素子、Ｃ２１　容量素子、Ｃ５２：容量素子、ＣＰ＿１：接続点、ＣＰ＿２：接続点、ＣＰ＿３：接続点、ＣＰ＿４：接続点、ＣＰ＿１１：接続点、ＣＰ＿１２：接続点、ＣＰ＿１３：接続点、ＣＰ＿１４：接続点、ＣＰ＿１５：接続点、ＣＰＬ＿２：接続点、ＣＰＬ＿３：接続点、ＣＰＬ＿４：接続点、ＥＬＭ＿１：基本セル、ＥＬＭ＿２：基本セル、ＥＬＭ＿３：基本セル、ＨＬ：中間層、ＩＬ：入力層、ＬＩＭＧｔ：画像データ、ＬＩＭＧｔ＋１：画像データ、ＬＩＭＧｔ＿１：画像データ、ＬＩＭＧｔ＿２：画像データ、ＭＣ：メモリセル、ＭＣｒｅｆ：メモリセル、ＮＮ：ニューラルネットワーク、ＯＬ：出力層、Ｓ１１：ステップ、Ｓ１２：ステップ、Ｓ１３：ステップ、Ｓ１４：ステップ、Ｓ１５：ステップ、Ｓ２１：ステップ、Ｓ２２：ステップ、Ｓ２３：ステップ、Ｓ２４：ステップ、Ｓ２５：ステップ、Ｓ２６：ステップ、Ｓ２７：ステップ、Ｓ２８：ステップ、Ｓ２９：ステップ、Ｓ３０：ステップ、Ｓ３１：ステップ、Ｓ３２：ステップ、Ｓ３３：ステップ、Ｓ３４：ステップ、Ｓ３５：ステップ、Ｓ３６：ステップ、Ｓ１０１：ステップ、Ｓ１０２：ステップ、Ｓ１０３：ステップ、Ｓ１０４：ステップ、Ｓ１０５：ステップ、Ｓ１０６：ステップ、Ｓ１０７：ステップ、Ｓ１０８：ステップ、Ｓ１０９：ステップ、Ｓ１１０：ステップ、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、Ｔｒ５１：トランジスタ素子、９０：メモリセルアレイ、９１：ワード線駆動回路、９２：ビット線駆動回路、１００：レイアウト設計システム、１０１：入力部、１０２：伝送路、１０３：処理部、１０５：記憶部、１０７：データベース、１０９：出力部、１１１　プロセス情報、１１３　トランジスタパラメータ、１１５　セルライブラリ、１１７　デザインルール、１１９　回路図、１２１　レイアウトデータ、１２３　グリッド情報、１５０：レイアウト設計システム、１５１：サーバ、１５２：端末、１６１ａ：通信部、１６１ｂ：通信部、１６２：伝送路、１６３ａ：処理部、１６３ｂ：処理部、１６５：記憶部、１６７：データベース、１６８：伝送路、１６９：入出力部、３０１：半導体層、３０３：ゲート電極、３０５：ソース電極、３０７：ドレイン電極、３０９：上部電極、３１１：下部電極、３２０：領域、３３１＿１：接続領域、３３１＿２：接続領域、３３１＿３：接続領域、３３１＿４：接続領域、３３１＿５：接続領域、３４１：回路図、５２０：ニューラルネットワーク、５２１：入力層、５２２：中間層、５２３：出力層、５２４：畳み込み層、５２５：プーリング層、５２６：畳み込み層、５２７：プーリング層、５２８：畳み込み層、５２９：全結合層、５３０：ニューラルネットワーク、５３１：入力層、５３２：中間層、５３３：出力層、５３４：畳み込み層、５３５：プーリング層、５３６：畳み込み層、５３７：プーリング層、５３８：畳み込み層、５３９：全結合層、６０１：グリッド枠、６０３：グリッド

Claims (9)

  1. 　処理部を有し、
    　前記処理部には、回路図と、レイアウト設計情報と、が入力され、
    　前記処理部は、前記回路図と、前記レイアウト設計情報とから、Ｑ学習を行うことでレイアウトデータを生成する機能を有し、
    　前記処理部は、前記レイアウトデータを出力する機能を有し、
    　前記処理部は、第１のニューラルネットワークを有し、
    　前記第１のニューラルネットワークは、前記Ｑ学習において行動価値関数を推定する、レイアウト設計システム。
  2. 　端末と、サーバと、を有し、
    　前記端末は、入出力部と、第１の通信部と、を有し、
    　前記サーバは、処理部と、第２の通信部と、を有し、
    　前記入出力部には、回路図と、レイアウト設計情報と、が入力され、
    　前記第１の通信部は、有線通信及び無線通信のうち一方または双方により、前記サーバに前記回路図及び前記レイアウト設計情報を供給する機能を有し、
    　前記処理部は、前記回路図と、前記レイアウト設計情報とから、Ｑ学習を行うことでレイアウトデータを生成する機能を有し、
    　前記処理部は、前記第２の通信部に前記レイアウトデータを供給する機能を有し、
    　前記第２の通信部は、有線通信及び無線通信のうち一方または双方により、前記端末に前記レイアウトデータを供給する機能を有し、
    　前記処理部は、第１のニューラルネットワークを有し、
    　前記第１のニューラルネットワークは、前記Ｑ学習において行動価値関数を推定する、レイアウト設計システム。
  3. 　請求項１又は請求項２において、
    　前記第１のニューラルネットワークは、畳み込みニューラルネットワークである、レイアウト設計システム。
  4. 　請求項１又は請求項２において、
    　前記処理部は、さらに、第２のニューラルネットワークを有し、
    　前記第２のニューラルネットワークは、前記行動価値関数の教師データを推定し、
    　前記教師データから算出される損失関数に基づき、前記第１のニューラルネットワークの重み係数を更新する、レイアウト設計システム。
  5. 　請求項４において、
    　前記第２のニューラルネットワークは、畳み込みニューラルネットワークである、レイアウト設計システム。
  6. 　請求項１又は請求項２において、
    　前記処理部は、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有する、レイアウト設計システム。
  7. 　請求項１又は請求項２において、
    　前記処理部は、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域にシリコンを有する、レイアウト設計システム。
  8. 　回路図と、レイアウト設計情報と、を入力し、
    　前記回路図と、前記レイアウト設計情報とから、Ｑ学習を行うことで、レイアウトデータを作成し、
    　前記Ｑ学習において、第１のニューラルネットワークを用いて行動価値関数を推定し、
    　前記レイアウトデータを出力する、レイアウト設計方法。
  9. 　請求項８において、
    　第２のニューラルネットワークは、前記行動価値関数の教師データを推定し、
    　前記教師データから算出される損失関数に基づき、前記第１のニューラルネットワークの重み係数を更新する、レイアウト設計方法。
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