JP7413580B2 - ニューラルネットワークを使用した集積回路フロアプランの生成 - Google Patents
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- 238000013528 artificial neural network Methods 0.000 title claims description 71
- 238000000034 method Methods 0.000 claims description 71
- 230000008569 process Effects 0.000 claims description 40
- 230000006870 function Effects 0.000 claims description 37
- 238000009826 distribution Methods 0.000 claims description 35
- 238000012549 training Methods 0.000 claims description 27
- 230000002787 reinforcement Effects 0.000 claims description 19
- 238000003860 storage Methods 0.000 claims description 9
- 230000009471 action Effects 0.000 claims description 7
- 238000012545 processing Methods 0.000 description 17
- 238000004590 computer program Methods 0.000 description 14
- 239000013598 vector Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000010801 machine learning Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000000306 recurrent effect Effects 0.000 description 5
- 238000002922 simulated annealing Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 2
- 238000013527 convolutional neural network Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013515 script Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ORILYTVJVMAKLC-UHFFFAOYSA-N Adamantane Natural products C1C(C2)CC3CC1CC2C3 ORILYTVJVMAKLC-UHFFFAOYSA-N 0.000 description 1
- 241000009334 Singa Species 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001149 cognitive effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001953 sensory effect Effects 0.000 description 1
- 230000006403 short-term memory Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000026676 system process Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
- G06F30/27—Design optimisation, verification or simulation using machine learning, e.g. artificial intelligence, neural networks, support vector machines [SVM] or training a model
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/004—Artificial life, i.e. computing arrangements simulating life
- G06N3/006—Artificial life, i.e. computing arrangements simulating life based on simulated virtual individual or collective life forms, e.g. social simulations or particle swarm optimisation [PSO]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/042—Knowledge-based neural networks; Logical representations of neural networks
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/044—Recurrent networks, e.g. Hopfield networks
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/045—Combinations of networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/08—Learning methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/10—Numerical modelling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/048—Activation functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N5/00—Computing arrangements using knowledge-based models
- G06N5/02—Knowledge representation; Symbolic representation
- G06N5/022—Knowledge engineering; Knowledge acquisition
Description
本出願は、2018年12月4日に出願された米国特許出願第62/775,284号の優先権を主張し、その内容全体が参照により組み込まれる。
102 ネットリストデータ
110 ノード配置ニューラルネットワーク
122 初期コンピュータチップフロアプラン
124 スコア分布
130 シミュレーテッドアニーリングエンジン
152 最終的なコンピュータチップフロアプラン
202 画像
204 ネットリスト特徴
206 ノードの埋め込み
210 埋め込みサブネットワーク
220 ポリシーサブネットワーク
230 値サブネットワーク
250 グリッド密度マスク
Claims (20)
コンピュータチップのためのネットリストデータを取得するステップであり、前記ネットリストデータは複数のノード間のコンピュータチップ上の接続を指定し、前記複数のノードの各々が前記コンピュータチップの複数の集積回路構成要素のうちの1つまたは複数に対応している、取得するステップと、
ノード配置ニューラルネットワークを使用して前記コンピュータチップの表面上のそれぞれの位置に前記ネットリストデータ内の各々のノードを配置するコンピュータチップフロアプランを生成するステップであり、前記ノード配置ニューラルネットワークは、(i)複数の時間ステップの各々において、時間ステップの入力表現を処理して前記入力表現の埋め込みを生成するように構成された入力サブネットワークと、(ii)前記複数の時間ステップの各々において、時間ステップの前記入力表現の前記埋め込みを処理して、前記コンピュータチップの前記表面上の複数の位置にわたるスコア分布を生成するように構成されたポリシーサブネットワークとを含む、生成するステップと、
前記コンピュータチップフロアプランの品質を測定する報酬関数を使用して、前記コンピュータチップフロアプランに対する報酬を生成するステップと、
前記報酬を少なくとも使用して、前記報酬関数を最大化する確率分布を生成するための強化学習を介して前記ノード配置ニューラルネットワークの少なくとも前記ポリシーサブネットワークをトレーニングするステップと
を含む方法。
前記時間ステップに先行する時間ステップにおいてすでに配置されているノードの前記チップの前記表面上の前記それぞれの位置に基づいて決定した密度がしきい値を超える各位置に対するスコアをゼロに設定する修正されたスコア分布を生成するステップと、
前記修正されたスコア分布を使用して前記ノードを割り当てるステップと
を含む、請求項7に記載の方法。
コンピュータチップのためのネットリストデータを取得する動作であり、前記ネットリストデータは複数のノード間のコンピュータチップ上の接続を指定し、前記複数のノードの各々が前記コンピュータチップの複数の集積回路構成要素のうちの1つまたは複数に対応している、取得する動作と、
ノード配置ニューラルネットワークを使用して前記コンピュータチップの表面上のそれぞれの位置に前記ネットリストデータ内の各々のノードを配置するコンピュータチップフロアプランを生成する動作であり、前記ノード配置ニューラルネットワークは、(i)複数の時間ステップの各々において、時間ステップの入力表現を処理して前記入力表現の埋め込みを生成するように構成された入力サブネットワークと、(ii)前記複数の時間ステップの各々において、時間ステップの前記入力表現の前記埋め込みを処理して、前記コンピュータチップの前記表面上の複数の位置にわたるスコア分布を生成するように構成されたポリシーサブネットワークとを含む、生成する動作と、
前記コンピュータチップフロアプランの品質を測定する報酬関数を使用して、前記コンピュータチップフロアプランに対する報酬を生成する動作と、
前記報酬を少なくとも使用して、前記報酬関数を最大化する確率分布を生成するための強化学習を介して前記ノード配置ニューラルネットワークの少なくとも前記ポリシーサブネットワークをトレーニングする動作と
を含む、1つまたは複数の非一時的コンピュータ可読媒体。
コンピュータチップのためのネットリストデータを取得する動作であり、前記ネットリストデータは複数のノード間のコンピュータチップ上の接続を指定し、前記複数のノードの各々が前記コンピュータチップの複数の集積回路構成要素のうちの1つまたは複数に対応している、取得する動作と、
ノード配置ニューラルネットワークを使用して前記コンピュータチップの表面上のそれぞれの位置に前記ネットリストデータ内の各々のノードを配置するコンピュータチップフロアプランを生成する動作であり、前記ノード配置ニューラルネットワークは、(i)複数の時間ステップの各々において、時間ステップの入力表現を処理して前記入力表現の埋め込みを生成するように構成された入力サブネットワークと、(ii)前記複数の時間ステップの各々において、時間ステップの前記入力表現の前記埋め込みを処理して、前記コンピュータチップの前記表面上の複数の位置にわたるスコア分布を生成するように構成されたポリシーサブネットワークとを含む、生成する動作と、
前記コンピュータチップフロアプランの品質を測定する報酬関数を使用して、前記コンピュータチップフロアプランに対する報酬を生成する動作と、
前記報酬を少なくとも使用して、前記報酬関数を最大化する確率分布を生成するための強化学習を介して前記ノード配置ニューラルネットワークの少なくとも前記ポリシーサブネットワークをトレーニングする動作と
を含む、システム。
前記時間ステップに先行する時間ステップにおいてすでに配置されているノードの前記チップの前記表面上の前記それぞれの位置に基づいて決定した密度がしきい値を超える各位置に対するスコアをゼロに設定する修正されたスコア分布を生成する動作と、
前記修正されたスコア分布を使用して前記ノードを割り当てる動作と
を含む、請求項18に記載のシステム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862775284P | 2018-12-04 | 2018-12-04 | |
US62/775,284 | 2018-12-04 | ||
JP2021531776A JP7234370B2 (ja) | 2018-12-04 | 2019-12-04 | ニューラルネットワークを使用した集積回路フロアプランの生成 |
PCT/US2019/064553 WO2020117991A1 (en) | 2018-12-04 | 2019-12-04 | Generating integrated circuit floorplans using neural networks |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021531776A Division JP7234370B2 (ja) | 2018-12-04 | 2019-12-04 | ニューラルネットワークを使用した集積回路フロアプランの生成 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023075156A JP2023075156A (ja) | 2023-05-30 |
JP7413580B2 true JP7413580B2 (ja) | 2024-01-15 |
Family
ID=69137982
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021531776A Active JP7234370B2 (ja) | 2018-12-04 | 2019-12-04 | ニューラルネットワークを使用した集積回路フロアプランの生成 |
JP2023026457A Active JP7413580B2 (ja) | 2018-12-04 | 2023-02-22 | ニューラルネットワークを使用した集積回路フロアプランの生成 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021531776A Active JP7234370B2 (ja) | 2018-12-04 | 2019-12-04 | ニューラルネットワークを使用した集積回路フロアプランの生成 |
Country Status (8)
Country | Link |
---|---|
US (4) | US10699043B2 (ja) |
EP (1) | EP3871132A1 (ja) |
JP (2) | JP7234370B2 (ja) |
KR (1) | KR102611938B1 (ja) |
CN (1) | CN113261003A (ja) |
IL (1) | IL283460A (ja) |
SG (1) | SG11202105629SA (ja) |
WO (1) | WO2020117991A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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IL296449A (en) | 2020-04-22 | 2022-11-01 | Google Llc | Generating integrated circuit locations using neural networks |
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CN112329367A (zh) * | 2020-12-02 | 2021-02-05 | 国微集团(深圳)有限公司 | 一种基于图卷积神经网络的逻辑设计切割方法及系统 |
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- 2019-12-04 EP EP19832482.4A patent/EP3871132A1/en active Pending
- 2019-12-04 CN CN201980078596.8A patent/CN113261003A/zh active Pending
- 2019-12-04 KR KR1020217015591A patent/KR102611938B1/ko active IP Right Grant
- 2019-12-04 US US16/703,837 patent/US10699043B2/en active Active
- 2019-12-04 WO PCT/US2019/064553 patent/WO2020117991A1/en unknown
- 2019-12-04 JP JP2021531776A patent/JP7234370B2/ja active Active
- 2019-12-04 SG SG11202105629SA patent/SG11202105629SA/en unknown
-
2020
- 2020-06-01 US US16/889,130 patent/US11100266B2/en active Active
-
2021
- 2021-05-26 IL IL283460A patent/IL283460A/en unknown
- 2021-08-23 US US17/409,566 patent/US11675940B2/en active Active
-
2023
- 2023-02-22 JP JP2023026457A patent/JP7413580B2/ja active Active
- 2023-05-01 US US18/310,427 patent/US20230394203A1/en active Pending
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Also Published As
Publication number | Publication date |
---|---|
IL283460A (en) | 2021-07-29 |
EP3871132A1 (en) | 2021-09-01 |
US11675940B2 (en) | 2023-06-13 |
JP7234370B2 (ja) | 2023-03-07 |
WO2020117991A1 (en) | 2020-06-11 |
US10699043B2 (en) | 2020-06-30 |
JP2022511491A (ja) | 2022-01-31 |
CN113261003A (zh) | 2021-08-13 |
SG11202105629SA (en) | 2021-06-29 |
JP2023075156A (ja) | 2023-05-30 |
US20220043951A1 (en) | 2022-02-10 |
US20230394203A1 (en) | 2023-12-07 |
US11100266B2 (en) | 2021-08-24 |
KR20210082210A (ko) | 2021-07-02 |
US20200364389A1 (en) | 2020-11-19 |
KR102611938B1 (ko) | 2023-12-08 |
US20200175216A1 (en) | 2020-06-04 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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