CN117829224A - 一种基于复合介质栅结构的仿生神经网络电路系统 - Google Patents
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Abstract
本发明公开了一种基于复合介质栅结构的仿生神经网络电路系统，属于集成电路设计领域。该仿生神经网络电路系统包括互联组件、计算组件和控制组件，控制组件分别和互联组件、计算组件相连，互联组件和计算组件相连；其中，互联组件由互联器件组成，互联器件采用复合介质栅晶体管实现，该仿生神经网络电路系统采用复合介质栅晶体管以模拟运算的形式实现计算过程，并对应设计了由三个晶体管和一个电容构成的电路作为计算组件，从而模拟了人脑结构和功能实现仿生神经网络，避免了采用数字集成电路实现仿生神经网络装置需要大量晶体管带来的器件繁多、系统复杂度高、芯片面积大、功耗大等问题，能够满足大规模集成的需求。
Description
技术领域
本发明涉及一种基于复合介质栅结构的仿生神经网络电路系统，属于集成电路设计领域。
背景技术
仿生神经网络是一种模拟人脑结构和功能的计算模型，它模拟了生物神经元之间的相互连接和传递信息的方式，能够模拟出类似于人脑的信息处理和学习能力。通常仿生神经网络由神经元和突触组成，其中神经元是网络的基本单元，而突触则是神经元之间的连接。
现有的仿生神经网络装置大多采用Verilog对神经元组件、突触组件进行建模后，通过数字集成电路的一般设计流程进行设计，然而，数字集成电路一般通过大量的晶体管实现数据的计算过程（比如要实现8bit的乘法运算需要一万多个晶体管），这就导致系统构成器件繁多、系统复杂度高，因而可靠性较低，平均无故障时间短，无法满足如自动驾驶、安防监控等需要较大的神经网络模型的场景的要求。
另外，通过数字集成电路实现仿生神经网络还存在设计难度大、芯片面积大、计算功耗高等问题，在神经网络高速发展的背景下难以应对大规模集成的需求。
发明内容
为克服以上现有技术中存在的问题，本申请提供一种可以用于低功耗和大规模集成的基于复合介质栅结构的仿生神经网络电路系统，包括：互联组件、计算组件和控制组件；控制组件分别和互联组件、计算组件相连，互联组件和计算组件相连；
互联组件由互联器件组成，用于根据输入至各互联器件的激励信号和权重得到二者的乘法累加计算结果对应的电流信号，计算组件由三个晶体管和一个电容构成，用于根据互联组件的乘法累加计算结果对应的电流信号输出对应的脉冲计算结果，控制组件接收计算组件的脉冲计算结果，产生互联组件的控制信号，进行下一次计算，重复直至网络计算完成。
可选的，计算组件包括复位晶体管、泄放晶体管、脉冲晶体管和电容；
其中复位晶体管用于完成电容的复位，其栅极接复位控制信号RST，漏极接电源VDD，源极接泄放晶体管的漏极、电容的正极、脉冲晶体管的栅极以及输入信号CIN；输入信号CIN即互联组件输出的乘法累加计算结果对应的电流信号；
泄放晶体管用于提供泄放通路，其栅极接泄放控制信号LKY，漏极接复位晶体管的源极、电容的正极、脉冲晶体管的栅极以及输入信号CIN，源极接电容的负极、地GND；
脉冲晶体管，用于完成电容的源跟随，其栅极接复位晶体管的源极、脉冲晶体管的漏极、电容的正极，漏极接电源VDD，源极接输出信号COUT；
电容用于对乘法累加计算结果进行积分，其正极接复位晶体管的源极、泄放晶体管的漏极、脉冲晶体管的栅极、输入信号CIN，负极接地GND。
可选的，控制组件包括脉冲输入组件、突触可塑性组件和时序控制组件；其中，脉冲输入组件用于输入计算组件输出的脉冲序列或外部配置的脉冲序列；突触可塑性组件用于根据时序控制组件输出的脉冲序列和脉冲输入组件输入的脉冲序列，结合突触可塑方法输出用于更新互联器件权重的脉冲序列；时序控制组件用于根据脉冲输入组件的输入或突触可塑性组件的输出产生驱动信号。
可选的，互联器件为复合介质栅晶体管，互联组件由单个复合介质栅晶体管实现，或者由复合介质栅晶体管以NOR架构形式构成的阵列实现。
该仿生神经网络电路系统中采用复合介质栅晶体管以模拟运算的形式实现计算过程，避免了采用数字集成电路实现仿生神经网络装置需要大量晶体管带来的器件繁多、系统复杂度高、芯片面积大、功耗大等问题。
可选的，复合介质栅晶体管包括在P型半导体衬底上方依次叠设的底层绝缘介质层、浮栅、顶层绝缘介质层和控制栅，两侧分别设有源极和漏极；其中，浮栅存储电荷量被设置为输入权重信号，控制栅电压信号被设置为激励信号，漏极电流信号即为乘法累加计算结果。
可选的，当互联器件由复合介质栅晶体管以NOR架构形式构成的阵列实现时，阵列被放置于衬底和深N阱中，其中，每行复合介质栅晶体管的控制栅构成字线；每列复合介质栅晶体管的源极构成源线；每列复合介质栅晶体管的漏极构成位线。
可选的，漏极电流根据下式得到：
(V GS/>)V DS/>
其中，为权重，V DS为钳位电压，V GS为所属互联器件的栅源电压，/>为与互联器件相关的常数，由半导体工艺决定。
可选的，系统首次计算时，由突触可塑性组件为其配置初始权重。
可选的，互联器件包括两种工作状态，分别为互联状态和突触可塑状态，其中互联状态指计算互联器件的输入和权重的乘法的工作状态，突触可塑状态指修改互联器件的权重的工作状态。
可选的，控制组件的工作模式包括脉冲输出模式和突触可塑模式，其中，脉冲输出模式指将输入的脉冲信号转换为互联组件的控制信号的工作模式，突触可塑模式指将输入的控制信号转换为互联组件的可塑性控制信号的工作模式。
本发明有益效果是：
本申请提供的仿生神经网络电路系统中采用复合介质栅晶体管以模拟运算的形式实现计算过程，并对应设计了由三个晶体管和一个电容构成的电路作为计算组件，从而模拟了人脑结构和功能实现仿生神经网络，避免了采用数字集成电路实现仿生神经网络装置需要大量晶体管带来的器件繁多、系统复杂度高、芯片面积大、功耗大等问题，能够满足大规模集成的需求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明一个实施例提供的基于复合介质栅结构的仿生神经网络电路系统构成示意图；
图2是根据本发明一个实施例提供的仿生神经网络电路系统中互联器件一种实现方式示意图；
图3是根据本发明一个实施例提供的仿生神经网络电路系统中互联组件的另外一种实现方式示意图；
图4是根据本发明一个实施例提供的仿生神经网络电路系统中计算组件示意图；
图5是根据本发明一个实施例提供的仿生神经网络电路系统中计算组件波形示意图；
图6是根据本发明一个实施例提供的仿生神经网络电路系统中控制组件脉冲模式示意图；
图7是根据本发明一个实施例提供的仿生神经网络电路系统中控制组件突触可塑模式示意图；
图8是根据本发明一个实施例提供的仿生神经网络电路系统中突触可塑性方法示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一：
本实施例提供一种基于复合介质栅结构的仿生神经网络电路系统，参见图1，所述系统包括：互联组件、计算组件和控制组件，控制组件分别和互联组件、计算组件相连，互联组件和计算组件相连；互联组件由互联器件组成，用于根据输入至各互联器件的激励信号和权重得到二者的乘法累加计算结果对应的电流信号，计算组件根据互联组件的乘法累加计算结果对应的电流信号输出对应的脉冲计算结果，控制组件接收计算组件的脉冲计算结果，产生互联组件的控制信号，进行下一次计算，重复直至网络计算完成。
互联器件的一种实现方式为复合介质栅晶体管，如图2所示，该复合介质栅晶体管包括在P型半导体衬底上方依次叠设的底层绝缘介质层、浮栅、顶层绝缘介质层和控制栅，两侧分别设有源极和漏极，并且，浮栅存储电荷量被设置为输入权重信号，控制栅电压信号被设置为激励信号，漏极电流信号被设置为乘法累加计算结果。该复合介质栅晶体管根据浮栅存储电荷量和控制栅电压信号输出对应的漏极电流信号，即完成了权重和激励信号的乘法累加计算。本申请方案中的复合介质栅晶体管即专利CN101719971B中的光敏复合介质栅MOSFET。
互联器件具有两种工作状态，分别为互联状态和突触可塑状态，其中互联状态指将输入的脉冲信号转换为互联组件的控制信号，突触可塑状态指将输入的控制信号转换为互联组件的可塑性控制信号。
当互联器件工作在互联状态时，控制栅接入脉冲激励信号，P型半导体衬底及源极接地，漏极通过钳位电路钳位在0.2V，读取漏极的电流，即可得到如式1所示的计算结果：
(V GS/>)V DS/>
其中，为权重，V DS为钳位电压，V GS为互联器件的栅源电压，/>为读取到的互联器件的漏极电流，/>为与互联器件相关的常数，由半导体工艺决定。比如需计算12×5，则可以将权重/>配置为5，送入12个脉冲，即可得到计算结果。
当互联器件工作在突触可塑状态时，如果需要增加权重值，则控制栅接入脉冲激励信号，P型半导体衬底接入负电压，源极和漏极均浮空或均接地，如果需要减少权重值，则控制栅接入负电压，P型半导体衬底接入脉冲激励信号，源极和漏极均浮空或均接地。
计算组件为由三个晶体管和一个电容构成的电路，三个晶体管分别为复位晶体管、泄放晶体管和脉冲晶体管；如图4所示，复位晶体管用于完成电容的复位，其栅极接复位控制信号RST，漏极接电源VDD，源极接所述泄放晶体管的漏极、电容的正极、脉冲晶体管的栅极以及输入信号CIN；泄放晶体管，用于提供泄放通路，其栅极接泄放控制信号LKY，漏极接复位晶体管的源极、电容的正极、脉冲晶体管的栅极以及输入信号CIN，源极接所述电容的负极、地GND；脉冲晶体管，用于完成电容的源跟随，其栅极接复位晶体管的源极、脉冲晶体管的漏极、所述电容的正极，漏极接电源VDD，源极接输出信号COUT；电容用于对乘法累加计算结果进行积分，其正极接复位晶体管的源极、泄放晶体管的漏极、脉冲晶体管的栅极、输入信号CIN，负极接地GND。输入信号CIN即互联组件输出的乘法累加计算结果的电流信号，复位控制信号RST即可以利用脉冲晶体管的输出信号进行复位，泄放控制信号LKY即偏置在恒定电压下，用于产生恒定的放电速率。
图5给出了计算组件工作过程对应的波形示意图，起始状态时，输入信号CIN没有电流脉冲，VCAP电压为零，输出信号COUT没有脉冲输出，当输入信号CIN有第一个电流脉冲达到时，该电流对电容进行充电，电容正极板电压VCAP逐步抬升，当到达阈值电压VF后，电容上的电压会被复位至零，同时输出信号COUT发出一个电流脉冲，由于此时输入信号CIN的电流脉冲没有结束，因此电容正极板电压VCAP继续抬升至一定高度，但在电容正极板电压VCAP达到阈值电压VF之前，输入信号CIN的电流脉冲已经结束，因此没有脉冲输出，此时泄放晶体管对电容正极板电压VCAP进行放电，电容正极板电压VCAP电压逐步降低，直至下一个输入信号CIN的电流脉冲到达。
计算组件的输入信号CIN即互联组件输出的乘法累加计算结果的电流信号，输出信号COUT即对应的脉冲信号，也即计算组件将互联组件输出的电流信号转化为脉冲信号输入控制组件，以便控制组件根据该脉冲信号输出用于更新互联器件权重的脉冲序列。
控制组件包括脉冲输入组件、突触可塑性组件和时序控制组件；其中，脉冲输入组件用于输入计算组件输出的脉冲序列或外部配置的脉冲序列；突触可塑性组件，用于根据时序控制组件输出的脉冲序列和脉冲输入组件输入的脉冲序列，结合突触可塑方法输出用于更新互联器件权重的脉冲序列，突触可塑方法包括脉冲时序依赖可塑性；时序控制组件，用于根据脉冲输入组件的输入或突触可塑性组件的输出产生驱动信号，以便将该驱动信号发送给互联组件。
控制组件的工作模式包括脉冲输出模式和突触可塑模式，其中，脉冲输出模式指将输入的脉冲信号转换为互联组件的控制信号，突触可塑模式指将输入的控制信号转换为互联组件的可塑性控制信号。
图6给出了控制组件工作在脉冲输出模式下的示意图，脉冲输入组件接收到计算组件的脉冲计算结果，经由时序控制组件的电平转换生成适应互联组件的输入脉冲信号，进行下一次计算。图7给出了控制组件工作在突触可塑状态下的示意图，突触可塑性组件接收脉冲输入组件输入的计算组件的脉冲计算结果以及时序控制组件的输出脉冲，通过突触可塑方法，生成突触可塑脉冲信号（不同的脉冲个数对应了不同的权重调整量，不同的脉冲正负对应了不同的权重增减态）。
图8给出了突触可塑方法根据脉冲时序依赖可塑性算法调节互联组件的权重的示例。根据脉冲时序依赖可塑性算法，当上一时刻脉冲驱动的脉冲能激发当前时刻计算结果的脉冲时，该权重应当增强，若上一时刻脉冲驱动的脉冲累计多次（如8次）未能激发当前时刻计算结果的脉冲时，该权重应当减弱。若不考虑减弱的情况，则突触可塑脉冲驱动可以被视为上一时刻脉冲驱动的脉冲序列和当前时刻计算结果的脉冲序列的与运算结果。权重的增强应依据式（2）进行，其中和/>为常数，/>为相邻脉冲的时间间隔：
权重的减弱应依据式（3）进行，其中和/>为常数，/>为相邻脉冲的时间间隔：
实施例二：
本实施例提供一种基于复合介质栅结构的仿生神经网络电路系统，参见图1，该仿生神经网络电路系统包括：互联组件、计算组件和控制组件；互联组件由互联器件组成，用于根据输入至各互联器件的激励信号和权重得到二者的乘法累加计算结果对应的电流信号，在首次计算时，通过控制组件中的突触可塑性组件为其配置初始权重（如随机初始化或将训练好的仿生神经网络权重载入），计算组件根据互联组件的乘法累加计算结果对应的电流信号输出对应的脉冲计算结果，控制组件接收计算组件的脉冲计算结果，产生互联组件的控制信号，进行下一次计算，重复直至网络计算完成。
与实施例一不同的地方在于，本实施例提供的仿生神经网络电路系统中互联器件的实现方式为复合介质栅晶体管以NOR架构形式构成阵列，如图3所示，阵列被放置于衬底（SUB）和深N阱（DNW）中，其中，每行复合介质栅晶体管的控制栅构成字线（WL）；每列复合介质栅晶体管的源极构成源线（SL）；每列复合介质栅晶体管的漏极构成位线（BL）。
当互联组件工作在互联状态时，WL接入脉冲激励信号，DNW接1.8V，SUB及SL接地，BL通过钳位电路钳位在0.2V附近，读取BL的电流。如阵列中第2行第1列的互联器件需要计算12×5，则可以将第2行第1列互联器件的配置为5，并通过WL[1]送入12个脉冲，在BL[0]即可得到计算结果。
当互联器件工作在突触可塑状态时，如果需要增加权重值，则WL接入脉冲激励信号，DNW接1.8V，SUB接入负电压，SL和BL均浮空或均接地，如果需要减少权重值，则WL接入负电压，DNW接入正高压，SUB接入脉冲激励信号，SL和BL均浮空或均接地。
本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种基于复合介质栅结构的仿生神经网络电路系统，其特征在于，所述系统包括：互联组件、计算组件和控制组件；所述控制组件分别和所述互联组件、所述计算组件相连，所述互联组件和所述计算组件相连；
所述互联组件由互联器件组成，用于根据输入至各互联器件的激励信号和权重得到二者的乘法累加计算结果对应的电流信号，所述计算组件由三个晶体管和一个电容构成，用于根据所述互联组件的乘法累加计算结果对应的电流信号输出对应的脉冲计算结果，控制组件接收计算组件的脉冲计算结果，产生互联组件的控制信号，进行下一次计算，重复直至网络计算完成。
2.根据权利要求1所述的仿生神经网络电路系统，其特征在于，所述计算组件包括复位晶体管、泄放晶体管、脉冲晶体管和电容；
其中复位晶体管用于完成电容的复位，其栅极接复位控制信号RST，漏极接电源VDD，源极接所述泄放晶体管的漏极、电容的正极、脉冲晶体管的栅极以及输入信号CIN；所述输入信号CIN即互联组件输出的乘法累加计算结果对应的电流信号；
所述泄放晶体管用于提供泄放通路，其栅极接泄放控制信号LKY，漏极接复位晶体管的源极、电容的正极、脉冲晶体管的栅极以及输入信号CIN，源极接所述电容的负极、地GND；
所述脉冲晶体管，用于完成电容的源跟随，其栅极接复位晶体管的源极、脉冲晶体管的漏极、所述电容的正极，漏极接电源VDD，源极接输出信号COUT；
所述电容用于对乘法累加计算结果进行积分，其正极接复位晶体管的源极、泄放晶体管的漏极、脉冲晶体管的栅极、输入信号CIN，负极接地GND。
3.根据权利要求2所述的仿生神经网络电路系统，其特征在于，所述控制组件包括脉冲输入组件、突触可塑性组件和时序控制组件；其中，所述脉冲输入组件用于输入所述计算组件输出的脉冲序列或外部配置的脉冲序列；所述突触可塑性组件用于根据时序控制组件输出的脉冲序列和脉冲输入组件输入的脉冲序列，结合突触可塑方法输出用于更新互联器件权重的脉冲序列；所述时序控制组件用于根据所述脉冲输入组件的输入或突触可塑性组件的输出产生驱动信号。
4.根据权利要求3所述的仿生神经网络电路系统，其特征在于，所述互联器件为复合介质栅晶体管，所述互联组件由单个复合介质栅晶体管实现，或者由复合介质栅晶体管以NOR架构形式构成的阵列实现。
5.根据权利要求4所述的仿生神经网络电路系统，其特征在于，所述复合介质栅晶体管包括在P型半导体衬底上方依次叠设的底层绝缘介质层、浮栅、顶层绝缘介质层和控制栅，两侧分别设有源极和漏极；其中，浮栅存储电荷量被设置为输入权重信号，控制栅电压信号被设置为激励信号，漏极电流信号即为乘法累加计算结果。
6.根据权利要求5所述的仿生神经网络电路系统，其特征在于，当所述互联器件由复合介质栅晶体管以NOR架构形式构成的阵列实现时，阵列被放置于衬底和深N阱中，其中，每行复合介质栅晶体管的控制栅构成字线；每列复合介质栅晶体管的源极构成源线；每列复合介质栅晶体管的漏极构成位线。
7.根据权利要求6所述的仿生神经网络电路系统，其特征在于，所述漏极电流根据下式得到：
(V GS/>)V DS/>
其中，为权重，V DS为钳位电压，V GS为所属互联器件的栅源电压，/>为与所述互联器件相关的常数。
8.根据权利要求7所述的仿生神经网络电路系统，其特征在于，所述系统首次计算时，由所述突触可塑性组件为其配置初始权重。
9.根据权利要求8所述的仿生神经网络电路系统，其特征在于，所述互联器件包括两种工作状态，分别为互联状态和突触可塑状态，其中互联状态指计算互联器件的输入和权重的乘法的工作状态，突触可塑状态指修改互联器件的权重的工作状态。
10.根据权利要求9所述的仿生神经网络电路系统，其特征在于，所述控制组件的工作模式包括脉冲输出模式和突触可塑模式，其中，脉冲输出模式指将输入的脉冲信号转换为互联组件的控制信号的工作模式，突触可塑模式指将输入的控制信号转换为互联组件的可塑性控制信号的工作模式。
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| CN (1) | CN117829224B (zh) |
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- 2024-03-05 CN CN202410246777.XA patent/CN117829224B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN117829224B (zh) | 2024-05-28 |
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