KR20140141778A - Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템 - Google Patents

Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템 Download PDF

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Abstract

저항값이 가변되는 멤리스터(memristor) 및 멤리스터에 연결되고, 적어도 두 개의 입력 신호들이 인가되는 트랜지스터를 포함하고, 멤리스터의 저항값은 트랜지스터에 인가되는 적어도 두 개의 입력 신호들의 시간 차이에 의존하여 가변되는 STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로가 제공된다.

Description

STDP 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템{SYNAPSE CIRCUIT FOR SPIKE-TIMING DEPENDENT PLASTICITY(STDP) OPERATION AND NEUROMORPHIC SYSTEM}
아래의 실시예들은 STDP 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템에 관한 것이다.
뇌에는 수천억 개의 신경 세포(즉, 뉴런(neuron))가 존재하며, 서로 복잡한 신경망으로 구성되어 있다. 뉴런은 수천 개의 다른 뉴런과 신호를 주고 받는 시냅스를 통해 학습, 기억 등 지적 능력을 발휘한다. 뉴런은 신경계의 구조적, 기능적 단위이며 정보 전달의 기본 단위이다. 시냅스는 뉴런 사이의 접합부를 가리키며 어느 하나의 뉴런의 축색 돌기와 다른 뉴런의 수상 돌기가 연결된 부위를 말한다. 다시 말해 한 개의 뉴런은 수천 개의 다른 뉴런과 시냅스로 이루어져 있다.
뉴로모픽 칩은 생체 신경계의 동작을 모방한 반도체 회로로서 불특정한 환경에 스스로 적응할 수 있는 지능화된 시스템을 구현하는 데에 활용될 수 있다. 한편 이러한 기기를 만듦에 있어서, 일반적인 반도체 제작 기술은 적은 면적에 대규모의 인공 뉴런을 집적하는 데에 어려움이 있다.
일 실시예에 따르면, STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로는 저항값이 가변되는 멤리스터(memristor); 및 상기 멤리스터에 연결되고, 적어도 두 개의 입력 신호들이 인가되는 트랜지스터를 포함하고, 상기 멤리스터의 저항값은 상기 트랜지스터에 인가되는 상기 적어도 두 개의 입력 신호들의 시간 차이에 의존하여 가변된다.
상기 멤리스터의 저항값은 상기 적어도 두 개의 입력 신호들의 시간 차이로 인한 전압의 변화에 따라 가변될 수 있다.
상기 멤리스터의 저항값은 상기 트랜지스터의 게이트 단자에 인가되는 제1 입력 신호와 상기 트랜지스터의 소스 단자에 인가되는 멤브레인 전압(membrane voltage)에 기초한 제2 입력 신호 간의 시간 차이로 인한 전압의 변화에 의존하여 가변될 수 있다.
상기 멤리스터에 흐르는 전류의 방향은 상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존할 수 있다.
상기 멤리스터에 흐르는 전류량은 상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존할 수 있다.
상기 시냅스는 상기 트랜지스터의 게이트 단자에 연결되어 상기 제1 입력 신호를 제공하는 제1 단자 및 상기 트랜지스터의 소스 단자에 연결되어 상기 제2 입력 신호를 제공하는 제2 단자를 더 포함하고, 상기 제1 단자를 통해 프리 시냅틱 뉴런과 연결되고, 상기 제2 단자를 통해 포스트 시냅틱 뉴런과 연결될 수 있다.
상기 포스트 시냅틱 뉴런은 휴지 전압(Vrest)을 기준으로 발화(firing)하는 스파이크(spike)를 생성할 수 있다.
상기 포스트 시냅틱 뉴런은 N-MOS 트랜지스터 및 P-MOS 트랜지스터를 포함하고, 상기 N-MOS 트랜지스터 및 상기 P-MOS 트랜지스터는 서로 직렬로 연결되며, 상기 N-MOS 트랜지스터의 소스 단자에는 상기 휴지 전압을 공급하는 휴지 전압원이 연결되고, 상기 P-MOS 트랜지스터의 소스 단자에는 커패시터(capacitor)가 연결될 수 있다.
상기 멤리스터와 상기 트랜지스터의 소스 단자에는 서로 다른 전압이 인가될 수 있다.
상기 멤리스터는 상기 트랜지스터의 드레인 단자에 연결될 수 있다.
상기 멤리스터의 채널은 상기 트랜지스터의 채널과 서로 직렬로 연결될 수 있다.
상기 트랜지스터는 N-MOS 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로를 포함하는 뉴로모픽 시스템은 저항값이 가변되는 멤리스터 및 상기 멤리스터에 연결되고, 적어도 두 개의 입력 신호들이 인가되는 트랜지스터를 포함하는 시냅스-상기 시냅스는 제1 단자 및 제2 단자를 포함함-; 상기 트랜지스터의 게이트 단자와 연결되어 제1 입력 신호를 제공하는 상기 시냅스의 제1 단자를 통해 상기 멤리스터와 연결되는 프리 시냅틱 뉴런; 및 상기 트랜지스터의 소스 단자와 연결된 제2 입력 신호를 제공하는 상기 시냅스의 제2 단자를 통해 상기 멤리스터와 연결되는 포스트 시냅틱 뉴런을 포함하고, 상기 멤리스터는 상기 트랜지스터에 인가되는 적어도 두 개의 입력 신호들의 시간 차이로 인한 전압의 변화에 따라 상기 저항값이 가변될 수 있다.
상기 멤리스터의 저항값은 상기 트랜지스터의 게이트 단자에 인가되는 제1 입력 신호와 상기 트랜지스터의 소스 단자에 인가되는 멤브레인 전압(membrane voltage)에 기초한 제2 입력 신호 간의 시간 차이로 인한 전압의 변화에 의존하여 가변될 수 있다.
상기 멤리스터에 흐르는 전류의 방향은 상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존할 수 있다.
상기 멤리스터에 흐르는 전류량은 상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존할 수 있다.
상기 포스트 시냅틱 뉴런은 휴지 전압(Vrest)을 기준으로 발화(firing)하는 스파이크(spike)를 생성할 수 있다.
상기 포스트 시냅틱 뉴런은 N-MOS 트랜지스터 및 P-MOS 트랜지스터를 포함하고, 상기 N-MOS 트랜지스터 및 상기 P-MOS 트랜지스터는 서로 직렬로 연결되며, 상기 N-MOS 트랜지스터의 소스 단자에는 상기 휴지 전압을 공급하는 휴지 전압원이 연결되고, 상기 P-MOS 트랜지스터의 소스 단자에는 커패시터(capacitor)가 연결될 수 있다.
도 1은 일 실시예에 따른 STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로 및 해당 시냅스를 포함하는 뉴로모픽 시스템의 구조를 도시한 도면이다.
도 2는 일 실시예에 따른 시냅스 회로에 포함된 멤리스터의 동작 특성을 나타낸 그래프이다.
도 3은 일 실시예에 따른 시냅스 회로에 기초한 STDP(Spike-Timing-Dependent Plasticity) 동작 메커니즘을 나타낸 도면이다.
도 4는 도 3의 동작 메커니즘에 따라 포스트-시냅틱 뉴런과 프리-시냅틱 뉴런 간에 시간차에 따른 흐르는 전류량의 특성 및 일반적인 STDP 동작에서의 spike 발생 시간차와 시냅틱 가중치의 변화량과의 관계를 나타낸 도면이다.
도 5는 일 실시예에 따른 STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로(synapse circuit)와 연결되는 뉴런 회로(neuron circuit)를 도시한 도면이다.
도 6은 도 5의 뉴런 회로에서 발생하는 스파이크 발화(spike firing)를 시뮬레이션한 결과를 나타낸 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 일실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일 실시예에 따른 STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스(110) 및 해당 시냅스를 포함하는 뉴로모픽 시스템(100)의 구조를 도시한 도면이다.
도 1을 참조하면, 일 실시예에 따른 뉴로모픽 시스템(100)는 STDP 기능을 수행하는 기본 셀 구조로서 시냅스 회로(synapse circuit)(110), 시냅스 회로(110)의 앞에 연결된 프리-시냅틱 뉴런(pre-synaptic neuron) 회로 A(130) 및 시냅스 회로(110)의 뒤에 연결된 포스트-시냅틱 뉴런(post-synaptic neuron) 회로 B(150)을 포함할 수 있다.
시냅스 회로(110)는 저항값이 가변되는 멤리스터(memristor)(113)와 멤리스터(113)에 연결되고 적어도 두 개의 입력 신호들이 인가되는 트랜지스터(Transistor)(116)를 포함할 수 있다. 멤리스터(113)는 트랜지스터(116)에 인가되는 적어도 두 개의 입력 신호들이 입력되는 시간 차이에 의존하여 저항값이 가변될 수 있다.
멤리스터(113)는 입력 신호들이 입력되는 시간 차이로 인한 전압의 변화에 따라 저항값이 가변될 수 있다. 예를 들어, 멤리스터(113)의 저항값은 제1 입력 신호와 제2 입력 신호 간의 시간 차이로 인한 전압의 변화에 따라 가변될 수 있다. 제1 입력 신호는 트랜지스터의 게이트 단자에 인가되는 신호일 수 있다. 그리고, 제2 입력 신호는 트랜지스터(116)의 소스 단자에 인가되는 멤브레인 전압(membrane voltage)에 기초한 신호일 수 있다. 제1 입력 신호는 프리-시냅틱 뉴런 회로 A(130)으로부터 전달되고, 제2 입력 신호는 포스트-시냅틱 뉴런 회로 B(150)로부터 전달될 수 있다.
멤리스터(113)에 흐르는 전류의 방향은 제1 입력 신호와 제2 입력 신호가 입력되는 시간 차이에 의존할 수 있다. 예를 들어, 제1 입력 신호가 제2 입력 신호에 비해 먼저 트랜지스터(116)에 입력되는 경우, 전류는 트랜지스터(116)에서 멤리스터(113)로 흐를 수 있다. 반면에, 제1 입력 신호가 제2 입력 신호보다 나중에 트랜지스터(116)에 입력되는 경우, 전류는 이전과는 반대로 멤리스터(113)에서 트랜지스터(116)의 방향으로 흐를 수 있다.
멤리스터(113)에 흐르는 전류의 방향과 전류량은 제1 입력 신호와 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존할 수 있다. 예를 들어, 제1 입력 신호와 제2 입력 신호가 서로 시간적으로 발생한 시간차가 커 서로 영향을 미치기 어려운 경우에는, 제 1 입력 신호가 들어오는 동안에 트랜지스터(116)는 온(ON)이 되고 Vref > Vrest 이기 때문에 멤리스터(113)에서 트랜지스터(116) 쪽으로 전류가 흐르게 된다. 이 때, 멤리스터(113) 양단의 전압차(Vref - Vrest)는 멤리스터(113)의 특성을 바꿀 역치 전압(threshold voltage)보다는 작으므로 멤리스터(113)는 HRS(High Resistance State)에 있게 되고, 멤리스터(113)에는 '0'에 가까운 적은 량의 전류만이 흐르게 된다.
제1 입력 신호와 제2 입력 신호가 입력되는 시간의 차이가 서로 영향을 미칠 범위에 있을 만큼 작고, 제1 입력 신호가 제2 입력 신호에 비해 약간 먼저 들어오는 경우, 제 1 입력 신호가 들어오는 동안에 트랜지스터(116)는 온(ON)이 되고 트랜지스터(116) 소스쪽의 전압(Vb)는 Vb > Vref 가 되어 트랜지스터(116) 쪽에서 멤리스터(113) 쪽으로 전류가 흐르게 된다. 이 때, 멤리스터(113) 양단의 전압차(Vb - Vref)가 멤리스터(113)의 특성을 바꿀 역치 전압보다 크게 되면, 멤리스터(113)는 LRS(Low Resistance State)에 있을 수 있게 된다. 멤리스터(113)가 LRS(Low Resistance State)에 있는 경우, 멤리스터(113)에는 많은 량의 전류가 흐르게 되고, 그렇지 않은 경우 멤리스터(113)는 계속해서 HRS(High Resistance State) 상태로 남게 된다.
제1 입력 신호와 제2 입력 신호가 입력되는 시간의 차이가 서로 영향을 미칠 범위에 있을 만큼 작고, 제1 입력 신호가 제2 입력 신호에 비해 비슷하거나 약간 뒤에 들어오는 경우, 제 1 입력 신호가 들어오는 동안에 트랜지스터(116)는 온(ON)이 되고, 트랜지스터(116) 소스쪽의 전압(Vb)는 Vb < Vref 가 된다. 이때, 전류는 멤리스터(113) 쪽에서 트랜지스터(116) 쪽으로 흐르게 된다. 멤리스터(113) 양단의 전압차(Vref - Vb)가 멤리스터(113)의 특성을 바꿀 역치 전압보다 크게 되면 멤리스터(113)는 다시 HRS(High Resistance State)에 있을 수 있다. 멤리스터(113)에는 적은 량의 전류가 흐르게 되고, 그렇지 않은 경우 멤리스터(113)는 계속해서 LRS(Low Resistance State) 상태로 남게 된다.
제1 입력 신호가 제2 입력 신호에 비해 많이 뒤에 들어오는 경우, 시간적으로 발생한 시간차가 커서 서로 영향을 미치기 어려운 경우가 되고 Vref > Vrest 이기 때문에 전류는 멤리스터(113)에서 트랜지스터(116) 쪽으로 흐르게 된다. 이 때, 멤리스터 양단의 전압차(Vref - Vrest)는 멤리스터의 특성을 바꿀 역치 전압보다는 작으므로 멤리스터(113)는 HRS(High Resistance State)에 있게 된다.
트랜지스터(116)에 제1 입력 신호가 입력되는 시간을 T(Va)라 하고, 제2 입력 신호가 입력되는 시간을 T(Vb)라고 하자. 이때, 제1 입력 신호 및 제2 입력 신호가 입력되는 시간의 차이에 따른 멤리스터(113)의 저항 값의 변화는 다음의 [표 1]과 같이 나타낼 수 있다.
T(Va) - T(Vb) 멤리스터의 저항 상태
++ ~ 0 HRS(High Resistance State): 고저항 상태
0 ~ - LRS(Low Resistance State): 저저항 상태
-- HRS(High Resistance State): 고저항 상태
시냅스(110)에서의 전류의 방향 및 전류량에 대한 보다 구체적인 설명은 도 3을 참조하여 후술한다.
멤리스터(113)의 한쪽 단은 트랜지스터(116)의 드레인(drain) 단자에 연결되고, 나머지 단은 레퍼런스 전압을 인가하는 전압 소스에 연결될 수 있다.
멤리스터(113)의 채널은 트랜지스터(116)의 채널과 서로 직렬로 연결될 수 있다.
멤리스터(113)와 트랜지스터(116)의 소스 단자에는 서로 다른 전압이 인가될 수 있으며, 멤리스터(113)에 연결되는 트랜지스터(116)는 N-MOS 트랜지스터일 수 있다.
시냅스(110)는 트랜지스터(116)의 게이트 단자에 연결되어 제1 입력 신호를 제공하는 제1 단자 및 트랜지스터의 소스 단자에 연결되어 제2 입력 신호를 제공하는 제2 단자를 더 포함할 수 있다. 시냅스(110)는 제1 단자를 통해 프리-시냅틱 뉴런 회로 A(130)와 연결되고, 제2 단자를 통해 포스트-시냅틱 뉴런 회로 B(150)와 연결될 수 있다. 이 때, 제1 전압(Va)은 제1 단자를 통해 프리-시냅틱 뉴런 회로 A(130)로부터 공급되고, 제2 전압(Vb)은 제2 단자를 통해 포스트-시냅틱 뉴런 회로 B(150)로부터 공급될 수 있다.
프리-시냅틱 뉴런 회로 A(130) 및 포스트-시냅틱 뉴런 회로 B(150)는 각각 스파이크 혹은 펄스를 발화(firing)시키는 I & F(Integrate & Firing) 스파이킹 뉴런을 포함할 수 있다. 프리-시냅틱 뉴런 회로 A(130) 및 포스트-시냅틱 뉴런(post-synaptic neuron) 회로 B(150)는 시냅스 회로(110)를 통해 수신하는 전류량이 기 설정된 임계값을 초과하면 스파이크 혹은 펄스를 발화할 수 있다.
프리-시냅틱 뉴런 회로 A(130)로부터 오는 펄스(pulse)는 트랜지스터(116)의 게이트 단자에 연결되고, 멤리스터(113)와 연결되지 않은 트랜지스터(116)의 나머지 단자는 포스트-시냅틱 뉴런 회로 B(150)의 멤브레인(membrane) 노드에 직접 연결될 수 있다. 이때, 프리-시냅틱 뉴런 회로 A(130)으로부터 오는 펄스(pulse)는 멤브레인(membrane) 노드의 스파이크(spike)가 디지털 버퍼(buffer)를 거쳐 펄스화된 신호일 수 있다.
트랜지스터(116)와 연결되지 않은 멤리스터(113)의 나머지 단자는 레퍼런스 전압을 공급하는 전압 소스(voltage source)(Vref)에 연결되고, 이 때, 전압 소스를 통해 공급되는 레퍼런스 전압은 예를 들어, 전원 전압의 절반 정도인 VDD/2 에 유사한 전압일 수 있다.
포스트-시냅틱 뉴런 회로 B(150)는 휴지 전압(Vrest)을 기준으로 발화(firing)하는 스파이크(spike)를 생성할 수 있다. 휴지 전압은 예를 들어, 0.3VDD 일 수 있다.
도 2는 일 실시예에 따른 시냅스 회로에 포함된 멤리스터의 동작 특성을 나타낸 그래프이다.
도 2를 참조하면, 멤리스터(memristor)의 동작 특성을 살펴볼 수 있다. 멤리스터는 얼마나 많은 양의 전류가 통과했는지를 기억할 수 있는 수동 소자로서, 전하의 양을 기억하고 기억된 전하량에 따라 저항이 변화할 수 있다. 다시 말해, 멤리스터는 전류의 흐름과 전류량에 따라 저항값이 가변될 수 있다.
도 2의 그래프에서 멤리스터에 공급되는 전압이 ±0.8V에 다다르지 않은 경우에 전류가 거의 흐르지 않는다는 것을 볼 수 있다. 하지만, 공급되는 전압이 ±0.8V를 넘어서면, 멤리스터에는 급격하게 다량의 전류가 흐르는 것을 볼 수 있다. 이때, 전류량이 급격하게 변화하는 지점의 전압을 멤리스터의 극치(threshold voltage)로 볼 수 있으며, 도 2에서는 ±0.8V에 해당할 수 있다.
멤리스터에 공급되는 전압이 극치에 다다르지 않아 전류가 거의 흐르지 않는 상태를 고저항 상태(High Resistance State; HRS)라고 할 수 있다. 그리고, 멤리스터에 공급되는 전압이 극치를 넘어서 전류가 급격하게 흐르는 상태를 저저항 상태(Low Resistance State; LRS)라고 할 수 있다.
도 3은 일 실시예에 따른 시냅스 회로에 기초한 STDP(Spike-Timing-Dependent Plasticity) 동작 메커니즘을 나타낸 도면이다.
도 3을 참조하면, 일 실시예에 따른 시냅스 회로를 이용한 STDP 동작 메커니즘은 다음과 같다.
프리-시냅틱 뉴런 회로에서는 디지털 펄스 형태의 프리-시냅틱 펄스(Pre-synaptic pulse)가 발생하고, 포스트-시냅틱 뉴런 회로에서는 아날로그 신호에 유사한 포스트-시냅틱 스파이크(Post-synaptic spike)가 발생할 수 있다.
프리-시냅틱 펄스와 포스트-시냅틱 스파이크가 트랜지스터에 인가되는 시간의 차이가 크면, 멤리스터(memristor)의 한쪽 단자에 인가되는 레퍼런스 전압(Vref)보다 포스트-시냅틱 스파이크의 휴지 전압(Vrest)이 작을 수 있다. 이 경우, 프리-시냅틱 펄스가 들어올 때마다 포스트-시냅틱 뉴런의 멤브레인(membrane)에는 전하(charge)가 쌓이게 된다.
이후, 트랜지스터에 인가되는 포스트-시냅틱 스파이크와 프리-시냅틱 펄스 간의 시간 차이가 점점 가까워지게 되면, 포스트-시냅틱 뉴런과 연결된 트랜지스터의 소스 단자의 전압은 레퍼런스 전압(Vref) 보다 점차 커져 ⓐ와 같이 약간의 전류가 멤리스터로 흐르게 된다. 이때, 멤리스터(memristor)는 HRS(High Resistance State)에 있을 수 있다.
포스트-시냅틱 스파이크와 프리-시냅틱 펄스 간의 시간 차이가 더욱 가까워질수록 멤리스터는 LRS(Low Resistance State)에 있을 수 있으며, 멤리스터에는 ⓑ와 같이 ⓐ보다 더 큰 전류가 흐르게 된다.
이와 반대로, 프리-시냅틱 펄스와 포스트-시냅틱 스파이크 간의 발생 시간이 거의 유사하거나 역전되었을 경우, 포스트-시냅틱 뉴런에 연결된 트랜지스터의 소스 단자에는 0V에 가까운 전압이 공급될 수 있다. 이 때, 멤리스터의 저항 상태는 LRS(Low Resistance State)를 거쳐 HRS(High Resistance State)로 갈 수 있으며, 멤리스터에 흐르는 전류는 ⓒ와 같이 LRS 의 경우 반대로 많이 흐르게 되고, HRS 의 경우 그 값이 줄어들 수 있다. 프리-시냅틱 펄스와 포스트-시냅틱 스파이크 간의 발생 시간 차에 의해 변화하는 전류량의 크기는 멤리스터 소자에 의해 STDP 동작 중에 항상 기억될 수 있다.
이와 같이 일 실시예에서는 전압-의존 전류 드리븐(Voltage-dependent current driven) 방식의 시냅스 회로 및 적정 전압(예를 들어, 휴지 전압(Vrest))을 기준으로 발화(firing)하는 스파이크(spike)를 생성하는 뉴런 회로들을 이용하여 STDP 특성을 가지도록 할 수 있다. 또한, 부가 회로 없이도 시냅스 회로 자체로 STDP 특성을 가지도록 함으로써 고집적의 뉴로모픽 시스템을 구축할 수 있다.
포스트-시냅틱 스파이크와 프리-시냅틱 펄스 간의 발생 시간과 그 때 흐르는 전류량의 특성은 도 4를 참조하여 설명한다.
도 4는 도 3의 동작 메커니즘에 따라 포스트-시냅틱 뉴런 회로와 프리-시냅틱 뉴런 회로 간에 흐르는 전류량의 특성 및 일반적인 STDP 동작에서의 spike 발생 시간차와 시냅틱 가중치의 변화량과의 관계를 나타낸 도면이다.
도 3의 동작 메커니즘에서 포스트-시냅틱 스파이크와 프리-시냅틱 펄스 간의 발생 시간과 그 때 흐르는 전류량에 대한 특성을 살펴보면 도 4(a)와 같으며, STDP 동작에서 펄스(pulse)의 발생 시간차와 시냅틱 가중치 변화량과의 관계는 그래프 도 4(b) 와 매우 유사한 특성을 가짐을 알 수 있다.
상술한 뉴런 회로들에서 발화한 스파이크를 전자적 파형으로 모델링할 경우, 시냅틱 가중치 변화량은 프리-시냅틱 뉴런 회로에서 발화한 펄스(이하, '프리-시냅틱 펄스')에 대한 파형과 포스트-시냅틱 뉴런 회로에서 발화한 스파이크(이하, '포스트-시냅틱 스파이크')에 대한 파형의 차(subtraction)로 나타낼 수 있다.
이러한 사실은 아래의 [수학식 1] 및 [수학식 2]로 정리할 수 있다.
Figure pat00001
여기서, t pre 는 프리-시냅틱 펄스를 나타내고, t pos 는 포스트-시냅틱 스파이크를 나타낼 수 있다. 또한, △w 는 시냅틱 가중치의 변화량을 나타낼 수 있다.
Figure pat00002
여기서, P(t pre )는 프리-시냅틱 펄스에 대한 전자적 파형(electrical waveform)을 나타내고, P(t pos )는 포스트-시냅틱 스파이크에 대한 전자적 파형을 나타낼 수 있다. 또한, △w 는 시냅틱 가중치의 변화량을 나타낸다.
[수학식 1] 및 [수학식 2]를 정리하면 아래의 [수학식 3]과 같이 나타낼 수 있다.
Figure pat00003
[수학식 3]에서 각각 N개의 프리-시냅틱 펄스와 포스트-시냅틱 스파이크에 의한 시냅틱 가중치 변화량(
Figure pat00004
)은 아래의 [수학식 4]와 같이 나타낼 수 있다.
Figure pat00005
여기서, t i 는 포스트-시냅틱 뉴런의 발화 시간을 나타내고, t j 는 프리-시냅틱 뉴런의 발화 시간을 나타낸다.
도 5는 일 실시예에 따른 STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스와 연결되는 뉴런 회로(neuron circuit)를 도시한 도면이다.
도 5를 참조하면, STDP 동작을 하기 위해 필요한 포스트-시냅스 뉴런 회로를 살펴볼 수 있다. 도 5에 나타난 포스트-시냅스 뉴런 회로는 하나의 실시 예로서 도 3에서 설명한 STDP 동작이 가능하도록 뉴런 파형을 만들 수 있으면 이외에 다른 방식의 회로로 구현될 수 있다.
도 5에서 트랜지스터 ⓐ의 한쪽 노드(node)는 원하고자 하는 휴지 전압원(Vrest)에 연결되어 있고 n3 노드의 전압은 0V이므로 트랜지스터 ⓔ의 상태는 ON이 될 수 있다. 이때, n4 노드에는 VSS 전압이 인가되므로 트랜지스터 ⓐ의 상태는 OFF가 될 수 있다. 하지만, 트랜지스터 ⓐ가 OFF 상태인 때에 흐르는 누설 전류(leakage current)로 인해 멤브레인 노드(membrane node)인 노드 n1의 휴지 전압은 항상 Vrest 로 유지될 수 있다.
발화(Firing)가 일어나서 노드 n1의 전압이 점점 올라가게 되면 트랜지스터 ⓑ의 전압은 역치 전압(threshold voltage)을 넘게 된다. 트랜지스터 ⓑ의 전압이 역치 전압을 넘게 되면, 트랜지스터 ⓑ의 상태는 ON이 되어 n2 노드의 전압을 High 에서 Low로 떨어트리게 된다. 그리고, 트랜지스터 ⓒ의 상태는 fully ON 이 되어 n1 노드의 전압은 VDD 전압까지 상승하게 된다.
n2 노드의 전압이 High 에서 Low로 떨어진 후 약간의 시간이 지연(delay)된 후에 n3 노드의 전압은 Low에서 High로 바뀌게 된다. 이때, 트랜지스터 ⓖ의 상태는 ON이 되고, n1 노드의 전압은 VSS까지 곧바로 떨어지게 된다. 그러나, n1 노드의 전압이 VSS까지 떨어지면 트랜지스터 ⓑ의 상태는 OFF가 되고, 트랜지스터 ⓓ의 상태는 ON이 되므로 n2 노드의 전압은 점점 상승하게 된다. 따라서, 약간의 시간이 지연(delay)된 후에 n3 노드의 전압은 High 에서 Low로 바뀌게 된다. 그러면, 트랜지스터 ⓖ의 상태는 OFF 가 되므로 n1 노드의 전압은 서서히 Vrest까지 상승하게 된다.
포스트-시냅틱 뉴런의 멤브레인(membrane) 노드인 노드 n1에는 트랜지스터 ⓔ 및 트랜지스터 ⓐ가 직렬로 연결될 수 있다. 이때, 트랜지스터 ⓐ의 소스 단자에는 휴지 전압(Vrest)을 공급하는 휴지 전압원이 연결되고, 트랜지스터 ⓔ의 소스 단자에는 멤브레인 전압이 차지(charge)되는 커패시터(capacitor)(Cmem)가 연결될 수 있다. 휴지 전압(Vrest)은 예를 들어, 0.3VDD 일 수 있다.
도 6은 도 5의 뉴런 회로에서 발생하는 스파이크 발화(spike firing)를 시뮬레이션한 결과를 나타낸 도면이다. 도 6에서 가로축은 시간(ms)을 나타내고, 세로축은 전압(V)을 나타낸다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 뉴로모픽 시스템(neuromorphic system)
110: STDP 동작을 위한 시냅스 회로
130: 프리-시냅틱 뉴런(pre-synaptic neuron)
150: 포스트-시냅틱 뉴런(post-synaptic neuron)

Claims (18)

  1. STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로에 있어서,
    저항값이 가변되는 멤리스터(memristor); 및
    상기 멤리스터에 연결되고, 적어도 두 개의 입력 신호들이 인가되는 트랜지스터
    를 포함하고,
    상기 멤리스터의 저항값은
    상기 트랜지스터에 인가되는 상기 적어도 두 개의 입력 신호들의 시간 차이에 의존하여 가변되는 시냅스 회로.
  2. 제1항에 있어서,
    상기 멤리스터의 저항값은
    상기 적어도 두 개의 입력 신호들의 시간 차이로 인한 전압의 변화에 따라 가변되는 시냅스 회로.
  3. 제1항에 있어서,
    상기 멤리스터의 저항값은
    상기 트랜지스터의 게이트 단자에 인가되는 제1 입력 신호와 상기 트랜지스터의 소스 단자에 인가되는 멤브레인 전압(membrane voltage)에 기초한 제2 입력 신호 간의 시간 차이로 인한 전압의 변화에 의존하여 가변되는 시냅스 회로.
  4. 제3항에 있어서,
    상기 멤리스터에 흐르는 전류의 방향은
    상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존하는 시냅스 회로.
  5. 제3항에 있어서,
    상기 멤리스터에 흐르는 전류량은
    상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존하는 시냅스 회로.
  6. 제3항에 있어서,
    상기 시냅스는
    상기 트랜지스터의 게이트 단자에 연결되어 상기 제1 입력 신호를 제공하는 제1 단자 및 상기 트랜지스터의 소스 단자에 연결되어 상기 제2 입력 신호를 제공하는 제2 단자를 더 포함하고,
    상기 제1 단자를 통해 프리 시냅틱 뉴런과 연결되고, 상기 제2 단자를 통해 포스트 시냅틱 뉴런과 연결되는 시냅스 회로.
  7. 제6항에 있어서,
    상기 포스트 시냅틱 뉴런은
    휴지 전압(Vrest)을 기준으로 발화(firing)하는 스파이크(spike)를 생성하는 시냅스 회로.
  8. 제7항에 있어서,
    상기 포스트 시냅틱 뉴런은
    N-MOS 트랜지스터 및 P-MOS 트랜지스터를 포함하고,
    상기 N-MOS 트랜지스터 및 상기 P-MOS 트랜지스터는 서로 직렬로 연결되며, 상기 N-MOS 트랜지스터의 소스 단자에는 상기 휴지 전압을 공급하는 휴지 전압원이 연결되고, 상기 P-MOS 트랜지스터의 소스 단자에는 커패시터(capacitor)가 연결되는 시냅스 회로.
  9. 제1항에 있어서,
    상기 멤리스터와 상기 트랜지스터의 소스 단자에는 서로 다른 전압이 인가되는 시냅스 회로.
  10. 제1항에 있어서,
    상기 멤리스터는
    상기 트랜지스터의 드레인 단자에 연결되는 시냅스 회로.
  11. 제1항에 있어서,
    상기 멤리스터의 채널은
    상기 트랜지스터의 채널과 서로 직렬로 연결되는 시냅스 회로.
  12. 제1항에 있어서,
    상기 트랜지스터는
    N-MOS 트랜지스터를 포함하는 시냅스 회로.
  13. STDP(Spike-Timing-Dependent Plasticity) 동작을 위한 시냅스 회로를 포함하는 뉴로모픽 시스템에 있어서,
    저항값이 가변되는 멤리스터 및 상기 멤리스터에 연결되고, 적어도 두 개의 입력 신호들이 인가되는 트랜지스터를 포함하는 시냅스-상기 시냅스는 제1 단자 및 제2 단자를 포함함-;
    상기 트랜지스터의 게이트 단자와 연결되어 제1 입력 신호를 제공하는 상기 시냅스의 제1 단자를 통해 상기 멤리스터와 연결되는 프리 시냅틱 뉴런; 및
    상기 트랜지스터의 소스 단자와 연결된 제2 입력 신호를 제공하는 상기 시냅스의 제2 단자를 통해 상기 멤리스터와 연결되는 포스트 시냅틱 뉴런
    을 포함하고,
    상기 멤리스터는 상기 트랜지스터에 인가되는 적어도 두 개의 입력 신호들의 시간 차이로 인한 전압의 변화에 따라 상기 저항값이 가변되는 뉴로모픽 시스템.
  14. 제13항에 있어서,
    상기 멤리스터의 저항값은
    상기 트랜지스터의 게이트 단자에 인가되는 제1 입력 신호와 상기 트랜지스터의 소스 단자에 인가되는 멤브레인 전압(membrane voltage)에 기초한 제2 입력 신호 간의 시간 차이로 인한 전압의 변화에 의존하여 가변되는 뉴로모픽 시스템.
  15. 제14항에 있어서,
    상기 멤리스터에 흐르는 전류의 방향은
    상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존하는 뉴로모픽 시스템.
  16. 제14항에 있어서,
    상기 멤리스터에 흐르는 전류량은
    상기 제1 입력 신호와 상기 제2 입력 신호가 입력되는 시간 차이로 인한 전압 차이에 의존하는 뉴로모픽 시스템.
  17. 제13항에 있어서,
    상기 포스트 시냅틱 뉴런은
    휴지 전압(Vrest)을 기준으로 발화(firing)하는 스파이크(spike)를 생성하는 뉴로모픽 시스템.
  18. 제17항에 있어서,
    상기 포스트 시냅틱 뉴런은
    N-MOS 트랜지스터 및 P-MOS 트랜지스터를 포함하고,
    상기 N-MOS 트랜지스터 및 상기 P-MOS 트랜지스터는 서로 직렬로 연결되며, 상기 N-MOS 트랜지스터의 소스 단자에는 상기 휴지 전압을 공급하는 휴지 전압원이 연결되고, 상기 P-MOS 트랜지스터의 소스 단자에는 커패시터(capacitor)가 연결되는 뉴로모픽 시스템.
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