KR20200060204A - 조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로 - Google Patents

조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로 Download PDF

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Abstract

본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로는 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하도록 구성되는 시냅스 및 연산 신호에 기초하여 생성되는 멤브레인 신호의 전압과 임계 신호의 전압을 비교하도록 구성되는 비교기를 이용하여 출력 스파이크 신호를 생성하도록 구성되는 뉴런을 포함하고, 비교기는 멤브레인 신호에 따라 비교기의 바이어스 전류를 조건적으로 공급하도록 구성되는 바이어스 회로를 포함한다.

Description

조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로{SPIKE NEURAL NETWORK CIRCUIT INCLUDING COMPARATOR OPERATED BY CONDITIONAL BIAS CURRENT}
본 발명은 스파이크 뉴럴 네트워크 회로에 관한 것으로, 좀 더 자세하게는, 조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로에 관한 것이다.
인공 뉴럴 네트워크(artificial neural network; ANN)는 생물학적인 뉴럴 네트워크와 유사한 방식으로 데이터 또는 정보를 처리할 수 있다. 퍼셉트론(perceptron) 기반의 뉴럴 네트워크 또는 합성곱(convolution) 기반의 뉴럴 네트워크와 다르게, 스파이크 뉴럴 네트워크 내에서는 특정한 레벨의 신호가 전달되는 것이 아니라, 짧은 시간 동안에 토글링(toggling)하는 펄스 형태를 갖는 스파이크 신호가 전달될 수 있다.
스파이크 뉴럴 네트워크는 반도체 장치를 이용하여 구현될 수 있다. 최근, 스파이크 뉴럴 네트워크가 다양한 분야에서 사용됨에 따라 스파이크 뉴럴 네트워크에 집적되는 뉴런들의 개수가 증가하면서, 스파이크 뉴럴 네트워크에 의해 소비되는 전력 소모가 증가하고 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로는 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하도록 구성되는 시냅스 및 연산 신호에 기초하여 생성되는 멤브레인 신호의 전압과 임계 신호의 전압을 비교하도록 구성되는 비교기를 이용하여 출력 스파이크 신호를 생성하도록 구성되는 뉴런을 포함하고, 비교기는 멤브레인 신호에 따라 비교기의 바이어스 전류를 조건적으로 공급하도록 구성되는 바이어스 회로를 포함한다.
본 발명의 다른 실시 예에 따른 스파이크 뉴럴 네트워크 회로는 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하도록 구성되는 시냅스 및 연산 신호에 기초하여 생성되는 멤브레인 신호의 전류와 바이어스 신호에 기초하여 생성되는 바이어스 전류를 비교하도록 구성되는 비교기를 이용하여 출력 스파이크 신호를 생성하도록 구성되는 뉴런을 포함하고 비교기는 멤브레인 신호에 따라 바이어스 전류를 조건적으로 공급하는 바이어스 회로를 포함한다.
본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로는 조건적 바이어스 전류에 의해 작동되는 비교기를 포함할 수 있다. 따라서, 스파이크 뉴럴 네트워크 회로의 전력 소모가 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로를 예시적으로 도시하는 블록도이다.
도 2는 도 1의 시냅스 회로의 시냅스들과 뉴런 회로의 뉴런을 좀 더 구체적으로 도시하는 블록도이다.
도 3은 도 2의 비교기의 블록도를 예시적으로 도시한다.
도 4는 도 2의 비교기의 블록도를 예시적으로 도시한다.
도 5는 도 4의 비교기의 동작을 나타내는 타이밍도를 예시적으로 도시한다.
도 6은 도 4의 비교기의 동작을 나타내는 타이밍도를 예시적으로 도시한다.
도 7은 도 1의 시냅스 회로의 시냅스들과 뉴런 회로의 뉴런을 좀 더 구체적으로 도시하는 블록도이다.
도 8은 도 7의 비교기의 블록도를 예시적으로 도시한다.
도 9는 도 7의 비교기의 블록도를 예시적으로 도시한다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
본 발명은 뉴럴 네트워크(neural network)의 연산을 수행하기 위해 반도체 장치에서 구현된 회로에 관한 것이다. 본 발명의 뉴럴 네트워크는 생물학적인 뉴럴 네트워크와 유사한 방식으로 데이터 또는 정보를 처리할 수 있는 인공 뉴럴 네트워크(ANN)일 수 있다. 뉴럴 네트워크는 생물학적 뉴런과 유사한 인공 뉴런들을 포함하는 다수의 레이어들(layers)과 다수의 레이어들을 연결하는 시냅스들을 포함할 수 있다. 이하에서, 짧은 시간 동안에 토글링(toggling)하는 펄스 형태를 갖는 스파이크 신호를 처리하는 스파이크 뉴럴 네트워크가 대표적으로 설명될 것이나, 본 발명의 실시 예에 따른 회로는 스파이크 뉴럴 네트워크에 한정되지 않고 다른 뉴럴 네트워크를 구현하는데 사용될 수도 있다.
도 1은 본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로를 예시적으로 도시하는 블록도이다. 스파이크 뉴럴 네트워크 회로(100)는 축색돌기 회로(110), 시냅스 회로(120), 및 뉴런 회로(130)를 포함할 수 있다.
축색돌기 회로(110)는 입력 스파이크 신호들을 생성하는 축색돌기(axon)들을 포함할 수 있다. 축색돌기 회로(110)의 축색돌기는 생물학적 뉴럴 네트워크의 축색돌기와 유사하게 다른 뉴런에 신호를 출력하는 기능을 수행할 수 있다. 예를 들어, 축색돌기 회로(110)의 축색돌기들 각각은 외부로부터 스파이크 뉴럴 네트워크 회로(100)로 입력된 데이터 또는 정보에 기초하여 입력 스파이크 신호를 생성할 수 있다. 다른 예를 들어, 축색돌기 회로(110)의 축색돌기들 각각은 먼저 시냅스 회로(120)로 전송된 입력 스파이크 신호들에 따라 뉴런 회로(130)로부터 출력되는 출력 스파이크 신호들을 수신하고(피드백(feedback)) 출력 스파이크 신호들에 기초하여 새로운 입력 스파이크 신호를 생성할 수 있다. 입력 스파이크 신호는 짧은 시간 동안에 토글링하는 펄스 신호일 수 있다. 축색돌기 회로(110)는 입력 스파이크 신호들을 생성하고 시냅스 회로(120)로 전송할 수 있다.
시냅스 회로(120)는 축색돌기 회로(110)와 뉴런 회로(130)를 연결할 수 있다. 시냅스 회로(120)는 축색돌기 회로(110)의 축색돌기들과 뉴런 회로(130)의 뉴런들의 연결 여부 및 연결 강도를 결정하는 시냅스들(121)을 포함할 수 있다. 시냅스들(121) 각각은 고유의 가중치를 가질 수 있다. 시냅스들(121) 각각은 입력 스파이크 신호를 수신하고, 입력 스파이크 신호에 가중치를 적용할 수 있다. 가중치는 상술한 축색돌기와 뉴런간의 상관 관계, 축색돌기 회로(110)의 축색돌기들과 뉴런 회로(130)의 뉴런들간의 연결 강도, 입력 스파이크 신호에 대한 뉴런 회로(130)의 (후속) 뉴런의 상관 관계 등을 나타내는 수치화된 값일 수 있다. 시냅스들(121) 각각은 입력 스파이크 신호에 따라 가중치를 뉴런 회로(130)로 출력할 수 있다. 시냅스들(121) 각각은 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하고 연산 신호를 뉴런 회로(130)로 출력할 수 있다.
스파이크 뉴럴 네트워크 회로(100)는 다수의 뉴런들을 각각 포함하는 복수의 레이어들을 포함할 수 있다. 시냅스 회로(120)의 일부 시냅스들(121)은 제 1 레이어와 제 2 레이어의 상관 관계를 나타낼 수 있고, 시냅스 회로(120)의 다른 시냅스들(121)은 제 3 레이어와 제 4 레이어의 상관 관계를 나타낼 수 있다. 즉, 시냅스 회로(120)의 시냅스들(121)은 여러 레이어들간의 상관 관계들을 나타낼 수 있다.
도 1을 참조하면, 시냅스들(121)은 2차원 어레이(array) 상에 배치되는 것으로 도시되었다. 입력 스파이크 신호들은 축색돌기 회로(110)에서 시냅스 회로(120)를 향하는 제 1 방향으로 전송될 수 있다. 입력 스파이크 신호에 가중치가 적용된 연산 신호(즉, 연산 결과)는 시냅스 회로(120)에서 뉴런 회로(130)로 향하는 제 2 방향으로 전송될 수 있다. 예를 들어, 제 1 방향과 제 2 방향은 서로 수직할 수 있다. 다만, 도 1의 도시와 달리, 시냅스들(121)은 3차원 어레이 상에 배치될 수도 있다.
뉴런 회로(130)의 뉴런들(131)은 시냅스 회로(120)에서 입력 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 뉴런들(131) 각각은 생물학적 뉴럴 네트워크의 수상돌기와 유사하게 다른 뉴런에서 출력된 신호를 수신하는 기능을 수행할 수 있다. 도 1을 참조하면, 뉴런들(131) 각각은 제 2 방향을 따라 배치되는 시냅스들(121)과 연결될 수 있고 그 시냅스들(121)로부터 출력되는 연산 신호들을 수신할 수 있다. 뉴런들(131) 각각에서 제 2 방향을 따라 배치되는 시냅스들(121)의 연산 신호들이 누적될 수 있다. 다만, 뉴런들(131) 각각과 연결되는 시냅스들(121)의 개수, 배치 등은 도 1에서 도시된 것으로 한정되지 않는다.
뉴런들(131) 각각은 시냅스들(121)의 연산 신호들이 누적된 합계 신호와 임계 신호(즉, 기준 신호)를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다(즉, 뉴런의 발화(fire)). 뉴런 회로(130)의 출력 스파이크 신호들은 축색돌기 회로(110)로 다시 제공되거나, 스파이크 뉴럴 네트워크 회로(100)의 외부로 출력되거나, 또는 스파이크 뉴럴 네트워크 회로(100)의 다른 구성 요소로 출력될 수 있다.
도 2는 도 1의 시냅스 회로의 시냅스들과 뉴런 회로의 뉴런을 좀 더 구체적으로 도시하는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 스파이크 뉴럴 네트워크 회로(100_1)는 제 1 내지 제 3 시냅스들(121_1~121_3) 및 뉴런(131_1)을 포함할 수 있다. 스파이크 뉴럴 네트워크 회로(100_1)는 도 1의 스파이크 뉴럴 네트워크 회로(100)이고, 설명의 편의를 위해, 축색돌기 회로(110)의 도시는 생략되었고, 시냅스 회로(120)의 일부 시냅스들(121_1, 121_2, 121_3)만 도시되었고, 그리고 뉴런 회로(130)의 하나의 뉴런(131_1)만이 도 2에서 도시되었다.
제 1 시냅스(121_1)는 트랜지스터(MP1) 및 전류원(CS1)을 포함할 수 있다. 전류원(CS1)은 제 1 가중치(가중치1)를 수신하고 제 1 가중치에 대응하는 전류를 생성할 수 있다. 예를 들어, 전류원(CS1)은 전원 전압(VDD)과 트랜지스터(MP1) 사이에 연결되는 트랜지스터일 수 있다. 전류원(CS1)의 트랜지스터는 게이트 단자를 통해 제 1 가중치를 나타내는 전압을 수신할 수 있다. 전류원(CS1)의 트랜지스터의 소스 단자 전원 전압(VDD)과 연결될 수 있다. 전류원(CS1)의 트랜지스터의 드레인 단자는 트랜지스터(MP1)의 소스 단자와 연결될 수 있다. 트랜지스터의 소스 단자와 드레인 단자 각각은 제 1 단 또는 제 2 단으로도 지칭될 수 있다. 전류원(CS1)은 제 1 가중치에 대응하는 전류를 트랜지스터(MP1)로 출력할 수 있다.
트랜지스터(MP1)는 게이트 단자를 통해 제 1 입력 스파이크 신호(입력1; 예를 들어, 네거티브 펄스(negative pulse) 신호)를 수신할 수 있다. 트랜지스터(MP1)의 소스 단자는 전류원(CS1)과 연결될 수 있다. 트랜지스터(MP1)의 드레인 단자는 전송 라인과 연결될 수 있다. 트랜지스터(MP1)는 제 1 입력 스파이크 신호에 따라 턴 온되거나 턴 오프되는 스위치일 수 있다. 트랜지스터(MP1)는 제 1 입력 스파이크 신호에 따라 턴 온되면, 제 1 입력 스파이크 신호에 따라 전류원(CS1)에서 출력되는 전류, 즉 연산 신호를 전송 라인으로 출력할 수 있다. 제 1 시냅스(121_1)는 제 1 입력 스파이크 신호와 제 1 가중치에 기초하여 제 1 연산 신호(연산1)를 생성할 수 있다. 제 1 연산 신호는 제 1 입력 스파이크 신호와 제 1 가중치의 곱에 의하여 결정될 수 있다.
실시 예에 있어서, 트랜지스터(MP1)는 PMOS(p-channel metal-oxide semiconductor)인 것으로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. PMOS, NMOS(n-channel metal-oxide semiconductor), 또는 PMOS와 NMOS의 조합이 스위치로서 구현될 수 있다. 전류원(CS1)의 트랜지스터도 PMOS, NMOS, 또는 PMOS와 NMOS의 조합이 사용될 수 있다.
실시 예에 있어서, 제 1 시냅스(121_1)는 DAC(digital to analog converter)를 더 포함할 수 있다. 제 1 시냅스(121_1)의 DAC는 제 1 가중치를 나타내는 디지털 비트들을 수신하고 제 1 가중치를 나타내는 전압을 전류원(CS1)으로 출력할 수 있다. 제 1 시냅스(121_1)는 디지털 비트들을 저장하는 레지스터, 메모리 셀(예를 들어, SRAM(static random access memory) 셀, DRAM(dynamic random access memory cell) 셀, 래치(latch), 낸드 플래시 메모리 셀, 노어 플래시 메모리 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, MRAM(magnetic random access memory) 셀) 등을 더 포함할 수 있다.
실시 예에 있어서, 도 2에서 도시된 것과 같이, 제 1 시냅스(121_1)는 단지 전류원(CS1)과 트랜지스터(MP1)만을 포함하고, 상술한 DAC 및 디지털 비트들을 저장하는 레지스터들 또는 메모리 셀들은 스파이크 뉴럴 네트워크 회로(100)가 구현된 반도체 장치 내에 포함되지만 시냅스 회로(120)와 분리될 수 있다. 이 경우, 시냅스 회로(120)와 분리된 DAC는 시냅스 회로(120)로 가중치를 나타내는 전압을 전송하거나 또는 디지털 비트들을 저장하는 레지스터들 또는 메모리 셀들은 디지털 비트들을 시냅스 회로(120)로 전송할 수 있다. 어느 경우든, 제 1 시냅스(121_1)의 전류원(CS1)은 제 1 가중치를 나타내는 전압을 수신할 수 있다.
제 2 시냅스(121_2)는 제 1 시냅스(121_1)와 동일하게 구현될 수 있다. 제 2 시냅스(121_2)는 제 2 가중치(가중치2)를 나타내는 전압을 수신할 수 있고 제 2 입력 스파이크 신호(입력2)를 수신할 수 있다. 제 2 시냅스(121_2)는 제 2 입력 스파이크 신호와 제 2 가중치에 기초하여 제 2 연산 신호(연산2)를 생성할 수 있다. 제 3 시냅스(121_3)는 제 1 시냅스(121_1)와 동일하게 구현될 수 있다. 제 3 시냅스(121_3)는 제 3 가중치(가중치3)를 나타내는 전압을 수신할 수 있고 제 3 입력 스파이크 신호(입력3)를 수신할 수 있다. 제 3 시냅스(121_3)는 제 3 입력 스파이크 신호와 제 3 가중치에 기초하여 제 3 연산 신호(연산3)를 생성할 수 있다. 여기서, 제 1 내지 제 3 가중치들은 서로 동일하거나 상이할 수 있고 제 1 내지 제 3 입력 스파이크 신호들도 서로 동일하거나 상이할 수 있다.
뉴런(131_1)은 제 1 내지 제 3 시냅스들(121_1~121_3)로부터 출력되는 연산 신호들이 합쳐진 멤브레인 신호(합계 신호)와 임계 신호를 비교하는 비교기(132_1)를 포함할 수 있다. 멤브레인 신호는 연산 신호들에 기초하여 생성될 수 있다. 비교기(132_1)는 멤브레인 신호의 전압(Vm)과 임계 신호의 전압(Vth)을 비교할 수 있다. 뉴런(131_1)은 비교기(132_1)의 비교 결과에 기초하여 출력 스파이크 신호(출력)를 생성할 수 있다. 예를 들어, 뉴런(131_1)은 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 커지면(높아지면) 또는 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)에 도달하면, 출력 스파이크 신호를 출력할 수 있다(발화). 다른 예를 들어, 뉴런(131_1)은 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 작아지면(낮아지면) 또는 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)에 도달하면, 출력 스파이크 신호를 출력할 수 있다(발화).
뉴런(131_1)은 바이어스 회로(133_1)를 포함할 수 있다. 바이어스 회로(133_1)는 멤브레인 신호에 따라 조건적으로 바이어스 전류를 비교기(132_1)에 공급할 수 있다. 비교기(132_1)는 바이어스 전류에 기초하여 비교 동작을 수행할 수 있고 바이어스 전류에 의하여 작동될 수 있다. 바이어스 회로(133_1)는 비교기(132_1)와 분리되어 구현될 수도 있고 비교기(132_1)에 포함될 수도 있다. 스파이크 뉴럴 네트워크 회로(100)는 입력 스파이크 신호와 출력 스파이크 신호를 기반으로 동작하므로, 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 큰 구간은 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 작은 구간보다 상대적으로 짧다. 뉴런(131_1)은 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 작은 구간에서 대부분 동작할 수 있고, 뉴런(131_1)의 비교 동작은 멤브레인 신호의 전압(Vm)이 상대적으로 높을 때에만 필요할 것이다.
바이어스 회로(133_1)는 바이어스 전류를 지속적으로 공급하지 않을 수 있다. 바이어스 회로(133_1)는 멤브레인 신호의 전압(Vm)이 상대적으로 낮을 때에는 바이어스 전류를 비교기(132_1)로 공급하지 않고 멤브레인 신호의 전압(Vm)이 상대적으로 높을 때에는 바이어스 전류를 비교기(132_1)로 공급할 수 있다. 따라서, 비교기(132_1)에서 소모되는 전류 및 전력이 감소 또는 최소화될 수 있다. 특히, 뉴런 회로(130)의 뉴런들(131)의 개수가 증가할수록, 상술한 전류 및 전력 감소가 더욱 효과적이다. 바이어스 전류는 동작 조건(멤브레인 신호의 전압 레벨)에 따라 조건적으로 공급되므로 조건적 바이어스 전류로도 지칭될 수 있고 바이어스 회로(133_1)는 조건적 바이어스 회로로도 지칭될 수 있다.
스파이크 뉴럴 네트워크 회로(100_1)는 제 1 내지 제 3 시냅스들(121_1~121_3)에서 출력되는 제 1 내지 제 3 연신 신호들(전류들)에 의해 전하들이 누적되는 커패시터(Cm)를 포함할 수 있다. 커패시터(Cm)의 제 1 단은 제 1 내지 제 3 시냅스들(121_1~121_3)과 연결될 수 있고 커패시터(Cm)의 제 2 단은 전원 전압(GND)과 연결될 수 있다. 커패시터(Cm)는 제 1 내지 제 3 시냅스들(121_1~121_3)에서 출력되고 제 1 내지 제 3 가중치들에 대응하는 전류들에 의해 충전될 수 있다. 커패시터(Cm)의 전압(Vm)은 멤브레인 신호의 전압(Vm)이고 제 1 내지 제 3 시냅스들(121_1~121_3)에서 출력되는 전류들이 누적된 값일 수 있다. 커패시터(Cm)의 전압(Vm)은 제 1 내지 제 3 입력 스파이크 신호들에 제 1 내지 제 3 시냅스들(121_1~121_3)에서 출력되는 제 1 내지 제 3 가중치들에 의해 결정되는 값일 수 있다. 커패시터(Cm)의 전압(Vm)은 뉴런(131_1)으로 제공될 수 있다. 전송 라인을 통해 커패시터(Cm)와 연결되는 시냅스들의 개수는 3개인 것으로 도 2에서 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. 스파이크 뉴럴 네트워크 회로(100)는 다른 시냅스들에서 출력되는 전류들에 의해 전하들이 누적되는 다른 커패시터들을 더 포함할 수 있다. 커패시터(Cm)는 멤브레인(membrane) 커패시터 또는 멤브레인으로 지칭될 수 있다.
스파이크 뉴럴 네트워크 회로(100_1)는 누설 신호에 따라 커패시터(Cm)에 누적된 전하를 방전시키는 트랜지스터(MN1)를 포함할 수 있다. 트랜지스터(MN1)는 게이트 단자를 통해 누설 신호를 수신할 수 있다. 트랜지스터(MN1)는 커패시터(Cm)와 전원 전압(GND) 사이에 연결될 수 있다. 트랜지스터(MN1)는 커패시터(Cm)와 병렬로 연결될 수 있다. 트랜지스터(MN1)는 제 1 내지 제 3 시냅스들(121_1~121_3)에서 출력되는 연신 신호들이 커패시터(Cm)에 누적되는 속도를 제어할 수 있다. 누설 신호의 전압은 사전에 정의될 수 있다. 트랜지스터(MN1)는 NMOS인 것으로 도 2에서 도시되었으나, PMOS, NMOS, 또는 PMOS와 NMOS의 조합을 이용하여 구현될 수도 있다.
실시 예에 있어서, 도 2에서 도시된 것과 달리, 제 1 내지 제 3 시냅스들(121_1~121_3)의 트랜지스터들(MP1~MP3, CS1~CS3)은 전송 라인과 전원 전압(GND) 사이에 연결되는 NMOS를 이용하여 각각 구현될 수도 있다. 이 경우, 커패시터(Cm)는 전송 라인과 전원 전압(VDD) 사이에 연결될 수 있고 트랜지스터(MN1)는 NMOS 대신에 PMOS를 이용하여 구현될 수 있다.
도 3은 도 2의 비교기의 블록도를 예시적으로 도시한다. 도 3은 도 2를 참조하여 설명될 것이다. 비교기(132_1a)는 도 2의 비교기(132_1)일 수 있고 바이어스 회로(133_1a)는 비교기(132_1a)에 포함될 수 있고 도 2의 바이어스 회로(133_1)일 수 있다.
바이어스 회로(133_1a)는 멤브레인 신호의 전압(Vm)을 게이트 단자를 통해 수신하는 트랜지스터(MN2)와 제 1 바이어스 신호의 전압(Vbias1)을 게이트 단자를 통해 수신하는 트랜지스터(MN3)를 포함할 수 있다. 트랜지스터(MN2)는 멤브레인 신호의 전압(Vm)에 따라 턴 온되거나 턴 오프될 수 있다. 멤브레인 신호의 전압(Vm)이 트랜지스터(MN2)의 문턱 전압보다 크면 트랜지스터(MN2)가 턴 온될 수 있다. 트랜지스터(MN2)의 드레인 단자는 트랜지스터(MN3)의 소스 단자에 연결될 수 있다. 트랜지스터(MN2)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터(MN3)는 제 1 바이어스 신호의 전압(Vbias1)에 기초하여 바이어스 전류를 생성할 수 있다. 트랜지스터(MN3)의 드레인 단자는 노드(n1; 공통 노드)에 연결될 수 있다. 트랜지스터(MN3)의 소스 단자는 트랜지스터(MN2)의 드레인 단자에 연결될 수 있다. 트랜지스터(MN2)가 턴 온되면 트랜지스터(MN2)를 통해 트랜지스터(MN3)의 바이어스 전류가 비교기(132_1a)에 공급될 수 있고 트랜지스터(MN2)가 턴 오프되면 트랜지스터(MN2)를 통해 트랜지스터(MN3)의 바이어스 전류가 비교기(132_1a)에 공급되지 않을 수 있다. 트랜지스터(MN2)가 턴 온되는 경우에만 트랜지스터(MN2)를 통해 트랜지스터(MN3)의 바이어스 전류가 흐를 수 있고 바이어스 전류와 전원 전압(VDD)에 의한 전력이 소모될 수 있다. 여기서, 비교기(132_1a)의 전원 전압(VDD)은 시냅스들(121)의 전원 전압(VDD)과 동일하거나 상이할 수 있다.
도 3을 참조하면, 트랜지스터들(MN2, MN3)은 직렬로 연결될 수 있다. 도 3에서 도시된 것과 달리, 트랜지스터(MN2)가 노드(n1)와 트랜지스터(MN3) 사이에 연결되고 트랜지스터(MN3)가 트랜지스터(MN2)와 전원 전압(GND) 사이에 연결될 수 있다. 트랜지스터들(MN2, MN3)은 NMOS, PMOS, 또는 NMOS와 PMOS의 조합을 이용하여 구현될 수 있다.
비교기(132_1a)는 임계 신호를 게이트 단자를 통해 수신하는 트랜지스터(MN4)와 멤브레인 신호를 게이트 단자를 통해 수신하는 트랜지스터(MN5)를 포함할 수 있다. 트랜지스터들(MN4, MN5)의 소스 단자들은 노드(n1)에 공통으로 연결될 수 있다. 트랜지스터(MN4)의 드레인 단자는 노드(n2)에 연결될 수 있다. 트랜지스터(MN5)의 드레인 단자는 노드(n3)에 연결될 수 있다. 트랜지스터(MN4)는 임계 신호의 전압(Vth)에 따라 노드들(n1, n2) 사이에서 흐르는 전류를 생성할 수 있다. 트랜지스터(MN5)는 멤브레인 신호의 전압(Vm)에 따라 노드들(n1, n3) 사이에서 흐르는 전류를 생성할 수 있다. 트랜지스터들(MN4, MN5)은 임계 신호와 멤브레인 신호에 대한 비교 동작을 수행하기 위한 스위치 역할을 수행할 수 있다.
비교기(132_1a)는 노드(n2)와 전원 전압(VDD) 사이에 연결되는 트랜지스터(MP4)와 노드(n3)와 전원 전압(VDD) 사이에 연결되는 트랜지스터(MP5)를 포함할 수 있다. 트랜지스터(MP4)의 게이트 단자와 드레인 단자는 서로 연결될 수 있다(다이오드 연결). 트랜지스터(MP5)의 게이트 단자는 노드(n2)에 연결될 수 있다. 트랜지스터들(MP4, MP5)은 높은 임피던스를 비교기(132_1a)의 부하 단에 제공함으로써 임계 신호의 전압(Vth)과 멤브레인 신호의 전압(Vm) 간의 차이를 증폭하는 비교기(132_1a)의 증폭률을 높일 수 있다. 트랜지스터(MP5)를 통해 흐르는 전류와 트랜지스터(MN5)를 통해 흐르는 전류의 비율에 따라 노드(n3)의 전압이 결정될 수 있다. 트랜지스터들(MN2, MN3, MN4, MN5, MP4, MP5)은 비교기(132_1a)의 제 1 스테이지를 구성할 수 있다.
비교기(132_1a)는 바이어스 신호를 게이트 단자를 통해 수신하는 트랜지스터(MN6)와 노드(n3)의 전압을 게이트 단자를 통해 수신하는 트랜지스터(MP6)를 포함할 수 있다. 트랜지스터(MN6)의 드레인 단자는 노드(n6)와 연결될 수 있다. 트랜지스터(MN6)의 소스 단자는 전원 전압(GND)과 연결될 수 있다. 트랜지스터(MP6)의 드레인 단자는 노드(n6)와 연결될 수 있다. 트랜지스터(MP6)의 소스 단자는 전원 전압(VDD)과 연결될 수 있다. 트랜지스터들(MN6, MP6)은 비교기(132_1a)의 제 2 스테이지를 구성할 수 있다. 노드(n4)에서 출력 스파이크 신호가 생성될 수 있다.
출력 스파이크 신호의 전압(Vspike_out)은 멤브레인 신호의 전압(Vm)과 임계 신호의 전압(Vth)의 비교 결과에 따라 결정될 수 있다. 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)에 도달하면 출력 스파이크 신호의 전압(Vspike_out)의 로직 값이 제 1 값(예를 들면, 로우)에서 제 2 값(예를 들면, 하이)으로 변경됨으로써(반대도 가능함) 출력 스파이크 신호가 활성화되고 발화될 수 있다.
실시 예에 있어서, 도 3의 트랜지스터들의 유형들은 도 3에서 도시된 것으로 한정되지 않는다. 또한, 출력 스파이크 신호의 로직 값도 상술한 예시로 한정되지 않는다.
도 4는 도 2의 비교기의 블록도를 예시적으로 도시한다. 도 4는 도 2 및 도 3을 참조하여 설명될 것이다. 비교기(132_1b)는 도 2의 비교기(132_1)일 수 있고 바이어스 회로(133_1b)는 비교기(132_1b)에 포함될 수 있고 도 2의 바이어스 회로(133_1)일 수 있다. 비교기(132_1b)와 비교기(132_1a) 간의 차이점이 주로 설명될 것이고 동일한 참조 번호를 갖는 구성 요소의 설명은 생략될 것이다.
바이어스 회로(133_1b)는 트랜지스터(MN2)와 전원 전압(GND) 사이에 연결되는 트랜지스터(MN7)를 더 포함할 수 있다. 트랜지스터(MN7)의 게이트 단자와 드레인 단자는 서로 연결될 수 있다(다이오드 연결). 트랜지스터(MN2)의 소스 단자는 전원 전압(GND) 대신에 트랜지스터(MN7)의 드레인 단자에 연결될 수 있다. 트랜지스터(MN2)는 전원 전압(GND) 대신에 전원 전압(GND)에서 트랜지스터(MN7)의 문턱 전압만큼 상승된 전압을 공급받을 수 있다. 비교기(132_1a)와 달리, 멤브레인 신호의 전압(Vm)이 트랜지스터(MN7)의 문턱 전압과 트랜지스터(MN2)의 문턱 전압의 합보다 커지면 트랜지스터들(MN2, MN7)을 통해 바이어스 전류가 비교기(132_1b)에 공급될 수 있다. 따라서, 비교기(132_1a)에 비해 비교기(132_1b)에서 바이어스 전류가 공급되는 구간이 상대적으로 짧을 수 있다. 또한, 트랜지스터(MN7)는 비교기(132_1b)의 바이어스 전류의 크기를 더 줄일 수 있다.
비교기(132_1b)는 인버터를 구성하는 트랜지스터들(MN8, MP8)을 더 포함할 수 있다. 트랜지스터(MN8)는 게이트 단자를 통해 노드(n4)의 전압을 수신할 수 있고, 트랜지스터(MN8)의 드레인 단자는 노드(n5)에 연결될 수 있고, 그리고 트랜지스터(MN8)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터(MP8)는 게이트 단자를 통해 노드(n4)의 전압을 수신할 수 있고, 트랜지스터(MP8)의 드레인 단자는 노드(n5)에 연결될 수 있고, 그리고 트랜지스터(MP8)의 소스 단자는 전원 전압(VDD)에 연결될 수 있다. 노드(n5)에서 출력 스파이크 신호가 생성될 수 있다. 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)에 도달하면 출력 스파이크 신호의 전압(Vspike_out)의 로직 값이 제 2 값에서 제 1 값으로 변경됨으로써 출력 스파이크 신호가 활성화되고 발화될 수 있다.
비교기(132_1b)는 트랜지스터들(MP9, MN9, MN10)을 더 포함할 수 있다. 트랜지스터(MP9)는 게이트 단자를 통해 노드(n5)의 전압을 수신할 수 있고, 트랜지스터(MP9)의 드레인 단자는 노드(n6)에 연결될 수 있고, 그리고 트랜지스터(MP9)의 소스 단자는 전원 전압(VDD)에 연결될 수 있다. 트랜지스터(MN9)는 게이트 단자를 통해 노드(n5)의 전압을 수신할 수 있고, 트랜지스터(MN9)의 드레인 단자는 노드(n6)에 연결될 수 있고, 그리고 트랜지스터(MN9)의 소스 단자는 트랜지스터(MN10)에 연결될 수 있다. 트랜지스터(MN10)는 게이트 단자를 통해 제 2 바이어스 신호의 전압(Vbias2)을 수신할 수 있고, 트랜지스터(MN10)의 드레인 단자는 트랜지스터(MN9)의 소스 단자에 연결될 수 있고, 그리고 트랜지스터(MN10)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터들(MP9, MN9, MN10)은 노드(n6)에서 휴지기 조정 신호를 생성할 수 있다.
비교기(132_1b)는 커패시터(Cq)를 더 포함할 수 있다. 커패시터(Cq)의 일단은 노드(n6)에 연결될 수 있고 커패시터(Cq)의 타단은 전원 전압(GND)에 연결될 수 있다. 출력 스파이크 신호가 활성화되면, 트랜지스터(MP9)가 턴 온되고 트랜지스터(MP9)를 통해 흐르는 전류에 의해 전하가 커패시터(Cq)에 누적될 수 있다. 출력 스파이크 신호가 비활성화되면, 커패시터(Cq)에 충전된 전하는 트랜지스터들(MN9, MN10)을 통해 방전될 수 있다. 출력 스파이크 신호가 비활성화되면 트랜지스터(MN9)는 턴 온될 수 있다. 트랜지스터(MN10)는 제 2 바이어스 신호에 따라 커패시터(Cq)에 충전된 전하(즉, 휴지기 조정 신호)가 방전되는 속도 또는 시간을 제어할 수 있다.
비교기(132_1b)는 게이트 단자를 통해 휴지기 조정 신호(노드(n6)의 전압)을 수신하는 트랜지스터(MN11)를 더 포함할 수 있다. 트랜지스터(MN11)의 드레인 단자는 노드(n7)에 연결될 수 있고 트랜지스터(MN11)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터(MN11)는 노드(n6)의 전압에 따라 멤브레인 신호의 전압(Vm)을 전원 전압(GND)으로 구동하는 풀-다운 트랜지스터일 수 있다. 트랜지스터(MN11)는 휴지기 조정 신호에 따라 멤브레인 신호가 생성되는 노드(n7)와 전원 전압(GND)을 전기적으로 연결할 수 있다.
커패시터(Cq)와 트랜지스터들(MN9~MN11, MP9)은 멤브레인 신호의 전압(Vm)을 전원 전압(GND)으로 다운시키는 휴지기 조정 회로(134_1b)를 구성할 수 있다. 휴지기 조정 회로(134_1)는 멤브레인 신호가 비활성화되는 구간 또는 출력 스파이크 신호가 비활성화되는 구간을 조정할 수 있다. 뉴런(131_1)의 휴지기(quiescence)는 멤브레인 신호의 전압(Vm)이 리셋에 해당하는 전원 전압(GND)으로 구동되거나 유지되는 시간, 또는 출력 스파이크 신호가 활성화된 이후에 비활성화되는 시간을 나타낼 수 있다. 휴지기는 제 2 바이어스 신호, 트랜지스터(MN10), 및 커패시터(Cq)의 용량에 기초하여 조정될 수 있다. 휴지기에 입력 스파이크 신호가 활성화되고 시냅스들(121)로부터 연산 결과들이 출력되어도, 멤브레인 신호의 전압(Vm)이 전원 전압(GND)으로 유지되므로 그 연산 결과들이 무시될 수 있다.
비교기(132_1b)는 게이트 단자를 통해 출력 스파이크 신호의 전압(Vspike_out)을 수신하는 트랜지스터(MP11)를 더 포함할 수 있다. 트랜지스터(MP11)의 드레인 단자는 노드(n7)에 연결될 수 있고 트랜지스터(MP11)의 소스 단자는 전원 전압(VDD)에 연결될 수 있다. 트랜지스터(MP11)는 출력 스파이크 신호의 전압(Vspike_out)에 따라 멤브레인 신호의 전압(Vm)을 전원 전압(VDD)으로 구동하는 풀-업 트랜지스터일 수 있다. 예를 들어, 트랜지스터(MP11)는 출력 스파이크 신호가 활성화된 직후에 턴 온됨으로써 멤브레인의 전압(Vm)을 전원 전압(VDD)으로 구동할 수 있고 이에 따라 멤브레인의 전압(Vm)이 순간적인 업-스윙(up-swing)을 나타낼 수 있다. 트랜지스터(MP11)는 출력 스파이크 신호가 활성화된 직후에 멤브레인 신호가 생성되는 노드(n7)와 전원 전압(VDD)을 전기적으로 연결할 수 있다.
출력 스파이크 신호가 활성화되면 트랜지스터(MP11)가 턴 온됨으로써 멤브레인의 전압(Vm)이 순간적으로 상승하고 그 다음 트랜지스터(MN11)이 턴 온됨으로써 멤브레인 전압(Vm)이 리셋 상태에 대응하는 전원 전압(GND)으로 구동될 수 있다. 멤브레인 전압(Vm)이 전원 전압(GND)으로 하강하면 시냅스들(121)로부터 새로운 연산 신호들을 수신할 수 있다.
실시 예에 있어서, 스파이크 뉴럴 네트워크 회로(100_1)는 제 1 및 제 2 바이어스 신호들, 누설 신호, 및 임계 신호를 생성하는 전압 발생기를 더 포함할 수 있다. 제 1 및 제 2 바이어스 신호들, 누설 신호, 및 임계 신호의 전압 레벨들 각각은 사전에 정의될 수 있고 전압 발생기 내에 프로그램될 수 있다.
실시 예에 있어서, 도 4의 트랜지스터들의 유형들은 도 3에서 도시된 것으로 한정되지 않는다. 또한, 출력 스파이크 신호의 로직 값도 상술한 예시로 한정되지 않는다.
도 5는 도 4의 비교기의 동작을 나타내는 타이밍도를 예시적으로 도시한다. 도 5는 도 4를 참조하여 설명될 것이다. 도 5에서 가로 축은 시간을 나타내고 세로 축은 전압 및 전류 중 하나를 나타낼 수 있다.
예시적으로, 멤브레인 신호는 사인파(sine wave)일 수 있다. T1 내지 T2 시점들 간의 구간에서 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 낮을 수 있고, 노드(n3)의 전압의 로직 값은 제 2 값일 수 있고, 노드(n4)의 전압의 로직 값은 제 1 값일 수 있고, 그리고 비교기(132_1b)의 바이어스 전류가 공급되지 않을 수 있다. 멤브레인 신호의 전압(Vm)이 트랜지스터들(MN7, MN2)의 문턱 전압들의 합보다 낮으면 비교기(132_1b)의 바이어스 전류가 공급되지 않을 수 있다.
T2 내지 T3 시점들 간의 구간에서 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)보다 높을 수 있고, 노드(n3)의 전압의 로직 값은 제 1 값일 수 있고, 노드(n4)의 전압의 로직 값은 제 2 값일 수 있고, 그리고 비교기(132_1b)의 바이어스 전류가 공급될 수 있다. 멤브레인 신호의 전압(Vm)이 트랜지스터들(MN7, MN2)의 문턱 전압들의 합보다 크면 비교기(132_1b)의 바이어스 전류가 공급될 수 있다. T1 내지 T2 시점들 간의 구간에서의 비교기(132_1b)의 전력 소모는 T2 내지 T3 시점들 간의 구간에서의 비교기(132_1b)의 전력 소모보다 작을 수 있다.
도 6은 도 4의 비교기의 동작을 나타내는 타이밍도를 예시적으로 도시한다. 도 6은 도 4를 참조하여 설명될 것이다. 도 6에서 가로 축은 시간을 나타내고 세로 축은 전압을 나타낼 수 있다. 도 6을 참조하면, 입력 스파이크 신호가 반복적으로 활성화되고 비활성화됨에 따라, 멤브레인 신호의 전압(Vm)이 점점 상승할 수 있다. T4 시점 부근에서 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)에 도달하면, 비교기(132_1b)의 노드(n4)의 전압이 활성화되고 출력 스파이크 신호의 전압(Vspike_out)의 전압이 활성화될 수 있다. T4 시점 부근에서 멤브레인 신호의 전압(Vm)은 트랜지스터(MP11)에 의해 순간적인 업-스윙을 나타낼 수 있다. 출력 스파이크 신호의 전압(Vspike_out)이 활성화된 이후에 트랜지스터(MN11)에 의해 멤브레인 신호의 전압(Vm)은 전원 전압(GND)으로 다운되고 비활성화될 수 있다. 출력 스파이크 신호의 전압(Vspike_out)의 전압이 활성화된 이후에 노드(n6)의 전압(휴지기 조정 신호)은 제 2 바이어스 신호에 기초하여 동작하는 트랜지스터(MN10)에 의해 방전될 수 있다.
다시, 입력 스파이크 신호가 반복적으로 활성화되고 비활성화됨에 따라, 멤브레인 신호의 전압(Vm)이 점점 상승할 수 있다. T5 시점 부근에서 멤브레인 신호의 전압(Vm)이 임계 신호의 전압(Vth)에 도달하면, 비교기(132_1b)의 노드(n4)의 전압이 활성화되고 출력 스파이크 신호의 전압(Vspike_out)의 전압이 활성화될 수 있다. 도 6을 참조하면, 출력 스파이크 신호가 활성화된 구간은 출력 스파이크 신호가 비활성화된 구간보다 매우 짧을 수 있다.
도 7은 도 1의 시냅스 회로의 시냅스들과 뉴런 회로의 뉴런을 좀 더 구체적으로 도시하는 블록도이다. 도 7은 도 1 및 도 2를 참조하여 설명될 것이다. 스파이크 뉴럴 네트워크 회로(100_2)는 제 1 내지 제 3 시냅스들(121_1~121_3), 커패시터(Cm), 및 트랜지스터(MN1)를 포함할 수 있다 스파이크 뉴럴 네트워크 회로(100_2)는 도 1의 스파이크 뉴럴 네트워크 회로(100)이고, 설명의 편의를 위해, 축색돌기 회로(110)의 도시는 생략되었고, 시냅스 회로(120)의 일부 시냅스들(121_1, 121_2, 121_3)만 도시되었다. 스파이크 뉴럴 네트워크 회로(100_2)의 제 1 내지 제 3 시냅스들(121_1~121_3), 커패시터(Cm), 및 트랜지스터(MN1)는 스파이크 뉴럴 네트워크 회로(100_1)의 제 1 내지 제 3 시냅스들(121_1~121_3), 커패시터(Cm), 및 트랜지스터(MN1)과 실질적으로 동일하다. 스파이크 뉴럴 네트워크 회로(100_2)와 스파이크 뉴럴 네트워크 회로(100_1) 간의 차이점이 주로 설명될 것이다.
스파이크 뉴럴 네트워크 회로(100_2)는 뉴런(131_2)을 포함할 수 있다. 설명의 편의를 위해 뉴런 회로(130)의 하나의 뉴런(131_2)만 도시되었다. 뉴런(131_2)은 비교기(132_2) 및 바이어스 회로(133_2)를 포함할 수 있다. 뉴런(131_1)은 멤브레인 신호와 임계 신호를 비교하였으나, 뉴런(131_2)은 멤브레인 신호와 제 1 바이어스 신호를 비교할 수 있다. 제 1 바이어스 신호는 비교기(132_2)의 바이어스 전류를 생성하는데 사용될 수 있고 동시에 도 2의 임계 신호로서 제공될 수 있다. 즉, 제 1 바이어스 신호는 임계 신호로도 지칭될 수 있다. 바이어스 회로(133_2)는 멤브레인 신호에 따라 조건적으로 바이어스 전류를 비교기(132_2)에 공급할 수 있다. 뉴런(131_2)이 임계 신호로서 제 1 바이어스 신호를 사용하는 점을 제외하면, 뉴런(131_2)은 뉴런(131_1)과 유사하게 동작할 수 있다.
도 8은 도 7의 비교기의 블록도를 예시적으로 도시한다. 도 8은 도 7을 참조하여 설명될 것이다. 비교기(132_2a)는 도 7의 비교기(132_2)일 수 있고 바이어스 회로(133_2a)는 비교기(132_2a)에 포함될 수 있고 도 7의 바이어스 회로(133_2)일 수 있다.
비교기(132_2a)는 게이트 단자를 통해 제 1 바이어스 신호의 전압(Vbias1)을 수신하는 트랜지스터(MP12)를 포함할 수 있다. 트랜지스터(MP12)의 드레인 단자는 노드(n8)에 연결될 수 있다. 트랜지스터(MP12)의 소스 단자는 전원 전압(VDD)에 연결될 수 있다. 트랜지스터(MP12)는 제 1 바이어스 신호에 기초하여 바이어스 전류를 생성할 수 있다. 트랜지스터(MP12)는 제 1 바이어스 신호에 대응하는 바이어스 전류를 트랜지스터(MN13)로 출력할 수 있다.
비교기(132_2a)는 트랜지스터들(MN13, MN14)을 포함할 수 있다. 트랜지스터(MN13)는 제 1 바이어스 신호에 대응하는 바이어스 전류를 수신할 수 있다. 트랜지스터(MN13)의 게이트 단자와 드레인 단자는 서로 연결될 수 있다(다이오드 연결). 트랜지스터(MN13)의 소스 단자는 노드(n9)에 연결될 수 있다. 트랜지스터(MN13)는 노드들(n8, n9) 사이에 연결될 수 있다. 트랜지스터(MN14)는 트랜지스터(MN13)를 통해 제 1 바이어스 신호에 대응하는 바이어스 전류를 수신할 수 있다. 트랜지스터(MN14)의 게이트 단자와 드레인 단자는 서로 연결될 수 있다(다이오드 연결). 트랜지스터(MN14)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터(MN14)는 노드(n9)와 전원 전압(GND) 사이에 연결될 수 있다. 트랜지스터들(MN13, MN14)은 제 1 바이어스 신호에 대응하는 바이어스 전류를 바이어스 회로(133_2a)로 복사할 수 있다(전류 미러링).
바이어스 회로(133_2a)는 게이트 단자를 통해 노드(n8)의 전압을 수신하는 트랜지스터(MN15) 및 게이트 단자를 통해 노드(n9)의 전압을 수신하는 트랜지스터(MN16)를 포함할 수 있다. 트랜지스터(MN15)의 드레인 단자는 노드(n10)와 연결될 수 있다. 트랜지스터(MN15)의 소스 단자는 트랜지스터(MN16)의 드레인 단자와 연결될 수 있다. 트랜지스터(MN16)의 드레인 단자는 트랜지스터(MN15)의 소스 단자와 연결될 수 있다. 트랜지스터(MN16)의 소스 단자는 트랜지스터(MN17)의 드레인 단자와 연결될 수 있다. 트랜지스터들(MN15, MN16)을 통해 제 1 바이어스 신호에 대응하는 바이어스 전류가 흐를 수 있다.
도시된 것과 달리, 비교기(132_2a)는 트랜지스터들(MN13, MN15)을 포함하지 않을 수 있다. 이 경우, 트랜지스터(MP12)의 드레인 단자와 트랜지스터(MN14)의 드레인 단자가 서로 연결될 수 있고 트랜지스터(MN16)의 드레인 단자와 트랜지스터(MP16)의 드레인 단자가 서로 연결될 수 있다.
바이어스 회로(133_2a)는 게이트 단자를 통해 멤브레인 신호의 전압(Vm)을 수신하는 트랜지스터(MN17)를 포함할 수 있다. 트랜지스터(MN17)의 드레인 단자는 트랜지스터(MN16)의 소스 단자에 연결될 수 있다. 트랜지스터(MN17)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터(MN17)는 트랜지스터(MN16)와 전원 전압(GND) 사이에 연결될 수 있다. 트랜지스터(MN17)는 멤브레인 신호의 전압(Vm)에 따라 턴 온되거나 턴 오프될 수 있다. 멤브레인 신호의 전압(Vm)이 트랜지스터(MN17)의 문턱 전압보다 크면 트랜지스터(MN17)가 턴 온될 수 있다. 트랜지스터(MN17)가 턴 온되면 트랜지스터(MN17)를 통해 제 1 바이어스 신호에 대응하는 바이어스 전류가 비교기(132_2a)에 공급될 수 있고 트랜지스터(MN17)가 턴 오프되면 트랜지스터(MN2)를 통해 제 1 바이어스 신호에 대응하는 바이어스 전류가 비교기(132_2a)에 공급되지 않을 수 있다. 트랜지스터(MN17)가 턴 온되는 경우에만 트랜지스터(MN17)를 통해 바이어스 전류가 흐를 수 있고 바이어스 전류와 전원 전압(VDD)에 의한 전력이 소모될 수 있다.
바이어스 회로(133_2a)는 트랜지스터(MP16)를 포함할 수 있다. 트랜지스터(MP16)의 게이트 단자와 드레인 단자는 서로 연결될 수 있고(다이오드 연결) 그리고 노드(n10)에 연결될 수 있다. 트랜지스터(MP16)의 소스 단자는 트랜지스터(MP17)와 연결될 수 있다. 바이어스 회로(133_2a)는 게이트 단자를 통해 멤브레인 신호의 전압(Vm)을 수신하는 트랜지스터(MP17)를 포함할 수 있다. 트랜지스터(MP17)의 소스 단자는 전원 전압(VDD)과 연결될 수 있다. 트랜지스터(MP17)의 드레인 단자는 트랜지스터(MP16)의 소스 단자와 연결될 수 있다.
도 3의 비교기(132_1a)는 멤브레인 신호의 전압(Vm)과 임계 신호의 전압(Vth)을 비교하였다. 반면에, 비교기(132_2a)는 멤브레인 신호의 전류와 제 1 바이어스 신호의 바이어스 전류를 비교할 수 있다. 트랜지스터들(MP16, MP17)을 통해 임계 신호의 전압(Vm)에 따른 풀-업 전류가 생성될 수 있다. 트랜지스터들(MP16, MP17)은 풀-업 전류를 생성함으로써 출력 스파이크 신호의 전압(Vspike_out)의 로직 값을 제 2 값으로 구동할 수 있다. 트랜지스터들(MN15, MN16)을 통해 제 1 바이어스 신호에 따른 풀-다운 전류(바이어스 전류)가 생성될 수 있다. 트랜지스터들(MN15, MN16)은 풀-다운 전류를 생성함으로써 출력 스파이크 신호의 전압(Vspike_out)의 로직 값을 제 1 값으로 구동할 수 있다. 출력 스파이크 신호의 전압(Vspike_out)은 멤브레인 신호의 전류와 제 1 바이어스 신호의 전류의 비교 결과에 따라 결정될 수 있다. 예를 들어, 멤브레인 신호의 전류가 제 1 바이어스 신호의 바이어스 전류보다 작아지거나 멤브레인 신호의 전류가 제 1 바이어스 신호의 바이어스 전류에 도달하면, 출력 스파이크 신호의 전압(Vspike_out)의 로직 값이 제 2 값에서 제 1 값으로 변경됨으로써 출력 스파이크 신호가 활성화되고 발화될 수 있다. 다른 예를 들어, 멤브레인 신호의 전류가 제 1 바이어스 신호의 바이어스 전류보다 커지거나 멤브레인 신호의 전류가 제 1 바이어스 신호의 바이어스 전류에 도달하면, 출력 스파이크 신호가 활성화되고 발화될 수 있다. 출력 스파이크 신호는 노드(n10)에서 생성될 수 있다.
실시 예에 있어서, 도 8의 트랜지스터들의 유형들은 도 8에서 도시된 것으로 한정되지 않는다. 또한, 출력 스파이크 신호의 로직 값도 상술한 예시로 한정되지 않는다.
도 9는 도 7의 비교기의 블록도를 예시적으로 도시한다. 도 9는 도 2 및 도 3 그리고 도 7 및 도 8을 참조하여 설명될 것이다. 비교기(132_2b)는 도 7의 비교기(132_2)일 수 있고 바이어스 회로(133_2b)는 비교기(132_2b)에 포함될 수 있고 도 7의 바이어스 회로(133_2)일 수 있다. 비교기(132_2b)와 비교기(132_2a) 간의 차이점 그리고 비교기(132_2b)와 비교기(132_1b) 간의 차이점이 주로 설명될 것이고 동일한 참조 번호를 갖는 구성 요소의 설명은 생략될 것이다. 비교기(132_2b)의 트랜지스터들(MP12, MP16, MP17, MN13~MN17)은 도 8에서 설명되었다. 비교기(132_2b)의 트랜지스터들(MN8~MN11, MP8, MP9, MP11)은 도 4에서 설명되었다. 트랜지스터들(MN9~MN11, MP9) 및 커패시터(Cq)는 휴지기 조정 회로(134_2b)를 구성할 수 있다. 휴지기 조정 회로(134_2b)는 휴지기 조정 회로(134_1b)와 실질적으로 동일하게 구현될 수 있다.
비교기(132_2b)는 인버터를 구성하는 트랜지스터들(MN6, MP6)을 포함할 수 있다. 트랜지스터(MN6)는 게이트 단자를 통해 노드(n10)의 전압을 수신할 수 있다. 트랜지스터(MN6)의 드레인 단자는 노드(n4)에 연결될 수 있다. 트랜지스터(MN6)의 소스 단자는 전원 전압(GND)에 연결될 수 있다. 트랜지스터(MP6)는 게이트 단자를 통해 노드(n10)의 전압을 수신할 수 있다. 트랜지스터(MP6)의 드레인 단자는 노드(n4)에 연결될 수 있다. 트랜지스터(MP6)의 소스 단자는 전원 전압(VDD)에 연결될 수 있다.
실시 예에 있어서, 도 9의 트랜지스터들의 유형들은 도 9에서 도시된 것으로 한정되지 않는다. 또한, 출력 스파이크 신호의 로직 값도 상술한 예시로 한정되지 않는다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 스파이크 뉴럴 네트워크 회로;
110: 축색돌기 회로;
120: 시냅스 회로;
130: 뉴런 회로;

Claims (20)

  1. 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하도록 구성되는 시냅스; 및
    상기 연산 신호에 기초하여 생성되는 멤브레인 신호의 전압과 임계 신호의 전압을 비교하도록 구성되는 비교기를 이용하여 출력 스파이크 신호를 생성하도록 구성되는 뉴런을 포함하되,
    상기 비교기는 상기 멤브레인 신호에 따라 상기 비교기의 바이어스 전류를 조건적으로 공급하도록 구성되는 바이어스 회로를 포함하는 스파이크 뉴럴 네트워크 회로.
  2. 제 1 항에 있어서,
    상기 바이어스 회로는:
    상기 멤브레인 신호에 따라 턴 온 또는 턴 오프되도록 구성되는 제 1 트랜지스터; 및
    바이어스 신호에 기초하여 상기 바이어스 전류를 생성하도록 구성되고 그리고 상기 제 1 트랜지스터에 연결되는 제 2 트랜지스터를 포함하는 스파이크 뉴럴 네트워크 회로.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터가 턴 온되면, 상기 제 1 트랜지스터를 통해 상기 제 2 트랜지스터의 상기 바이어스 전류가 공급되고, 그리고
    상기 제 1 트랜지스터가 턴 오프되면, 상기 제 2 트랜지스터의 상기 바이어스 전류가 공급되지 않는 스파이크 뉴럴 네트워크 회로.
  4. 제 2 항에 있어서,
    상기 바이어스 회로는 상기 제 2 트랜지스터와 전원 전압 사이에 연결되는 제 3 트랜지스터를 더 포함하는 스파이크 뉴럴 네트워크 회로.
  5. 제 2 항에 있어서,
    상기 비교기는:
    상기 제 2 트랜지스터의 제 1 단과 연결되고 상기 멤브레인 신호를 수신하도록 구성되는 제 3 트랜지스터; 및
    상기 제 2 트랜지스터의 상기 제 1 단과 연결되고 상기 임계 신호를 수신하도록 구성되는 제 4 트랜지스터를 더 포함하는 스파이크 뉴럴 네트워크 회로.
  6. 제 1 항에 있어서,
    상기 뉴런은 상기 출력 스파이크 신호가 활성화되면 턴 온됨으로써 상기 멤브레인 신호가 생성되는 노드와 상기 비교기의 전원 전압을 전기적으로 연결하도록 구성되는 트랜지스터를 포함하는 스파이크 뉴럴 네트워크 회로.
  7. 제 1 항에 있어서,
    상기 뉴런은 상기 멤브레인 신호가 비활성화되는 구간을 조정하도록 구성되는 휴지기 조정 회로를 포함하는 스파이크 뉴럴 네트워크 회로.
  8. 제 7 항에 있어서,
    상기 휴지기 조정 회로는:
    상기 출력 스파이크 신호에 따라 턴 온 또는 턴 오프되고 그리고 휴지기 조정 신호를 생성하도록 구성되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 단과 연결되고 상기 제 1 트랜지스터와 상기 비교기의 전원 전압 사이에 연결되는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 단과 연결되고 그리고 상기 휴지기 조정 신호에 따라 상기 멤브레인 신호가 생성되는 노드와 상기 비교기의 전원 전압을 전기적으로 연결하도록 구성되는 제 3 트랜지스터를 포함하는 스파이크 뉴럴 네트워크 회로.
  9. 제 1 항에 있어서,
    상기 시냅스는:
    상기 가중치를 수신하도록 구성되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 연결되고 상기 입력 스파이크 신호를 수신하도록 구성되는 제 2 트랜지스터를 포함하되,
    상기 제 1 및 제 2 트랜지스터들을 통해 상기 연산 신호가 출력되는 스파이크 뉴럴 네트워크 회로.
  10. 제 1 항에 있어서,
    상기 연산 신호가 누적되고 상기 멤브레인 신호가 생성되는 멤브레인 커패시터를 더 포함하는 스파이크 뉴럴 네트워크 회로.
  11. 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하도록 구성되는 시냅스; 및
    상기 연산 신호에 기초하여 생성되는 멤브레인 신호의 전류와 바이어스 신호에 기초하여 생성되는 바이어스 전류를 비교하도록 구성되는 비교기를 이용하여 출력 스파이크 신호를 생성하도록 구성되는 뉴런을 포함하되,
    상기 비교기는 상기 멤브레인 신호에 따라 상기 바이어스 전류를 조건적으로 공급하는 바이어스 회로를 포함하는 스파이크 뉴럴 네트워크 회로.
  12. 제 11 항에 있어서,
    상기 멤브레인 신호의 상기 전류와 상기 바이어스 전류의 비교 결과에 따라, 상기 출력 스파이크 신호가 활성화되는 스파이크 뉴럴 네트워크 회로.
  13. 제 11 항에 있어서,
    상기 바이어스 회로는:
    상기 멤브레인 신호에 따라 턴 온 또는 턴 오프되도록 구성되는 제 1 트랜지스터; 및
    상기 바이어스 전류를 생성하도록 구성되고 그리고 상기 제 1 트랜지스터에 연결되는 제 2 트랜지스터를 포함하는 스파이크 뉴럴 네트워크 회로.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터가 턴 온되면, 상기 제 1 트랜지스터를 통해 상기 제 2 트랜지스터의 상기 바이어스 전류가 공급되고, 그리고
    상기 제 1 트랜지스터가 턴 오프되면, 상기 제 2 트랜지스터의 상기 바이어스 전류가 공급되지 않는 스파이크 뉴럴 네트워크 회로.
  15. 제 13 항에 있어서,
    상기 바이어스 회로는 상기 멤브레인 신호에 따라 턴 온 또는 턴 오프되도록 구성되고 그리고 상기 비교기의 제 1 전원 전압과 연결되는 제 3 트랜지스터를 더 포함하고,
    상기 제 1 트랜지스터는 상기 비교기의 제 2 전원 전압과 연결되고,
    상기 멤브레인 신호의 상기 전류는 상기 제 3 트랜지스터에 의해 생성되고,
    상기 바이어스 전류는 상기 제 1 및 제 2 트랜지스터들에 의해 생성되는 스파이크 뉴럴 네트워크 회로.
  16. 제 11 항에 있어서,
    상기 뉴런은 상기 출력 스파이크 신호가 활성화되면 턴 온됨으로써 상기 멤브레인 신호가 생성되는 노드와 상기 비교기의 전원 전압을 전기적으로 연결하도록 구성되는 트랜지스터를 포함하는 스파이크 뉴럴 네트워크 회로.
  17. 제 11 항에 있어서,
    상기 뉴런은 상기 멤브레인 신호가 비활성화되는 구간을 조정하도록 구성되는 휴지기 조정 회로를 포함하는 스파이크 뉴럴 네트워크 회로.
  18. 제 17 항에 있어서,
    상기 출력 스파이크 신호에 따라 턴 온 또는 턴 오프되고 그리고 휴지기 조정 신호를 생성하도록 구성되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 단과 연결되고 상기 제 1 트랜지스터와 상기 비교기의 전원 전압 사이에 연결되는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 단과 연결되고 그리고 상기 휴지기 조정 신호에 따라 상기 멤브레인 신호가 생성되는 노드와 상기 비교기의 전원 전압을 전기적으로 연결하도록 구성되는 제 3 트랜지스터를 포함하는 스파이크 뉴럴 네트워크 회로.
  19. 제 11 항에 있어서,
    상기 시냅스는:
    상기 가중치를 수신하도록 구성되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 연결되고 상기 입력 스파이크 신호를 수신하도록 구성되는 제 2 트랜지스터를 포함하되,
    상기 제 1 및 제 2 트랜지스터들을 통해 상기 연산 신호가 출력되는 스파이크 뉴럴 네트워크 회로.
  20. 제 11 항에 있어서,
    상기 연산 신호가 누적되고 상기 멤브레인 신호가 생성되는 멤브레인 커패시터를 더 포함하는 스파이크 뉴럴 네트워크 회로.
KR1020190042294A 2018-11-20 2019-04-11 조건적 바이어스 전류에 의해 작동되는 비교기를 포함하는 스파이크 뉴럴 네트워크 회로 KR102444434B1 (ko)

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