CN112465134A - 一种基于lif模型的脉冲神经网络神经元电路 - Google Patents

一种基于lif模型的脉冲神经网络神经元电路 Download PDF

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Abstract

本发明请求保护一种基于LIF(Leaky Integrate and Fire)模型的脉冲神经网络神经元电路，属于集成电路设计领域。该电路主要包括：膜电位积累电路、泄露电路、脉冲产生电路、不应期电路及复位电路。本发明不仅实现了LIF神经元模型的积分泄露点火功能，还模拟了生物神经元的不应期特性，其中不应期可调。本发明基于CMOS工艺，电路结构简单，且电路中多采用亚阈值区MOS管，使神经元电路具有超低功耗特性；电路的输入电流为pA级，输出脉冲频率为Hz级，能很好模拟生物神经元的典型工作状态，有效地实现了神经元的功能，可用于实现大规模脉冲神经网络系统。

Description

一种基于LIF模型的脉冲神经网络神经元电路
技术领域
本发明属于集成电路设计技术领域，尤其涉及到一种基于LIF(Leaky Integrateand Fire)模型的脉冲神经网络神经元电路实现的方法。
背景技术
生物系统非常节能，特别是大脑，由数十亿神经元细胞组成，耗电约20W。这些单元是有噪声的、不精确的、不可靠的模拟设备。当它们被集成到由相互作用的神经元组成的大脑结构中时，它们可以在非常低功耗的情况下，实时地、高精度地解决复杂的任务和表现复杂的行为。人的大脑中有1011个神经元及1015个突触且消耗能量极低。若想要模拟大脑中大量神经元和突触并行处理信息，电路需要具有超低功耗的性能及占用面积越小越好。神经网络研究方向可分为两类，一类是精确模拟人脑的运行模式，即模拟出细胞膜中的离子通道，例如Hodgkin-Huxley神经元模型，但这类模型实现较为复杂；一类是追求超低功耗及超紧凑电路，在这类电路中，通常使用较为简单的神经元模型，例如LIF神经元模型，该模型既能实现神经元基本功能，又因电路实现较为简单，能极大降低电路功耗。
CMOS集成电路设计中电子学的最新进展通过减小晶体管的尺寸，可以在平方厘米内封装数十亿个晶体管，可以利用这种先进技术来模仿像大脑一样的电路。这些电子系统通常在电源电压(典型值约1V)下运行，但是传统的模拟电路的性能在如此低的电源电压下会大大降低。因此需要设计一种神经元电路，不仅能模拟生物神经元特性，还能在低电源电压下工作。
本发明提供一种基于LIF模型的脉冲神经网络神经元电路实现方法，以克服现有技术中电子系统在低电源电压下工作性能差的问题，而且在典型LIF模型的基础上，使神经元电路具备不应期，通过调节偏置电压对不应期进行调整，从而控制神经元电路的脉冲发射频率，使得神经元电路可以适应各种频率下的工作条件。
发明内容
本发明为实现上述目的，本发明结合亚阈值区MOS管的工作机制，设计了一种基于LIF模型的低功耗脉冲神经网络神经元电路。本发明的技术方案如下：
一种基于LIF模型的脉冲神经网络神经元电路，其包括：膜电位积累电路、泄露电路、脉冲产生电路、不应期电路及复位电路，所述膜电位积累电路与泄露电路相连，膜电位积累电路的输出端连接到脉冲产生电路的一个输入端，脉冲产生电路与不应期电路相连，不应期电路的输出端连接到复位电路的输入端，复位电路的输出端连接到膜电位积累电路的输入端。所述膜电位积累电路通过一个电容Cmem实现，利用电容Cmem对输入信号进行累积，将膜电位Vmem积累至阈值电压用于产生脉冲信号；
所述泄露电路采用一个NMOS管M3与电容Cmem并联，没有信号输入时，膜电压将会泄露至静息电位或到下一次信号的到来；
所述脉冲产生电路由一个比较器Comp与一个buffer构成，将膜电位与阈值电压进行比较，一旦膜电位超过阈值电压则发射一个脉冲信号；
所述不应期电路由一个电容C1、一个PMOS管M4与一个由Vref控制的NMOS管M5并联构成，Vref可以调节不应期时间。一旦脉冲产生电路产生一个脉冲信号，不应期电路则产生一个复位信号传输给复位电路；
所述复位电路由一个NMOS管M2和PMOS管M1串联构成，用于接收不应期电路产生的复位信号Vrst，快速将膜电位放电至静息电位，并且断开与输入信号的连接，在一段时间内不接受任何输入信号。
进一步的，所述膜电位积累电路包括电容Cmem，所述电容Cmem一端连接膜电压Vmem，一端接地；所述泄露电路包括NMOS管M3，其中NMOS管M3的栅极连接外部偏置电压Vleak，所述NMOS管M3的漏极与电容Cmem连接膜电压Vmem的一端相连，所述NMOS管M3的源极接地；所述脉冲产生电路包括：比较器Comp、反相器inv1、反相器inv2，其中比较器Comp的正向输入端与电容Cmem连接膜电压Vmem的一端相连，比较器Comp的负向输入端与外部偏置电压Vth相连，比较器的输出端与反相器inv1的输入端相连，其中反相器inv1的输出端与反相器inv2的输入端相连，其中反相器inv2的输出端输出信号Vout，输出信号Vout代表整个神经元电路的输出信号；所述不应期电路包括：PMOS管M4、NMOS管M5、电容C1，其中PMOS管M4的栅极连接反相器inv1的输出端，PMOS管的源极连接电源电压VDD，PMOS管的漏极连接NMOS管M5的漏极并输出复位信号Vrst，其中NMOS管M5的栅极连接外部偏置电压Vref，NMOS管M5的源极接地，其中电容C1的一端与PMOS管M4的漏极和NMOS管M5的漏极相连，电容C1的另一端与外部地线GND相连；所述复位电路包括：PMOS管M1和NMOS管M2，其中PMOS管M1的源极与外部输入信号Iin相连，PMOS管M1的栅极和NMOS管M2的栅极相连并连接到复位信号Vrst，PMOS管M1的漏极与NMOS管M2的漏极相连并连接到电容Cmem与膜电压Vmem相连的一端，NMOS管M2的源极与外部地线GND相连。
进一步的，所述脉冲产生电路的比较器Comp的电路包括：PMOS管N1、PMOS管N2、PMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8、PMOS管N9、PMOS管N10、NMOS管N11，其中PMOS管N1的栅极连接外部偏置电压Vcomp，PMOS管N1的源极连接电源电压VDD，PMOS管N1的漏极分别连接PMOS管N2的源极、PMOS管N3的源极，PMOS管N2的栅极连接信号Vmem，PMOS管N2的漏极分别与NMOS管N4的漏极、NMOS管N4的栅极、NMOS管N5的漏极、NMOS管N6的栅极、NMOS管N11的栅极相连，PMOS管N3的栅极连接信号Vth，PMOS管N3的漏极分别与NMOS管N5的栅极、NMOS管N6的漏极、NMOS管N7的漏极、NMOS管N7的栅极、NMOS管N8的栅极相连，NMOS管N4的栅极与NMOS管N4的漏极相连，NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8的源极均与外部地线GND相连，NMOS管N7的栅极与NMOS管N7的漏极相连，NMOS管N8的漏极分别与PMOS管N9的漏极、PMOS管N9的栅极相连，PMOS管N9的栅极与分别与PMOS管N9的漏极、PMOS管N10的栅极相连，PMOS管N9的源极与PMOS管N10的源极都连接到电源电压VDD，PMOS管N10的漏极与PMOS管N11的漏极相连，NMOS管N11的源极连接外部地线GND。
进一步的，比较器Comp为一个迟滞比较器，比较器中的NMOS管N1接收外部偏置电压Vcomp，比较器中的NMOS管N2为比较器的正向输入端，接收来自膜电位积累电路的膜电压Vmem，比较器中的PMOS管N3为比较器的负向输入端，接收阈值电压Vth，该比较器通过比较膜电压Vmem与阈值电压Vth得到输出信号，模拟生物神经元的激活特性，膜电压Vmem一旦超过阈值电压Vth，比较器则将输出信号传递给buffer，产生一个脉冲信号。
进一步的，LIF模型的公式表示如下所示：
Figure BDA0002801495400000041
其中，Vmem表示神经元的膜电位，Cmem代表膜电位积累电路中的膜电容，Iin代表输入电流，Ileak代表泄露电流，如果Vmem>Vth，则Vmem＝0。
进一步的，所述的泄露电路的NMOS管M3处于亚阈值区，该管可通过调节外部偏置电压Vleak控制信号泄露时间常数，使得泄露速率可调。
进一步的，所述不应期电路的NMOS管同样处于亚阈值区，用于使输出脉冲信号缓慢衰减，控制NMOS管的偏置电压Vref可以对不应期进行调节，从而可以调节神经元电路输出脉冲信号的频率。
进一步的，所述复位电路由一个NMOS管和一个PMOS管串联而成，当复位信号Vrst为低电压时，PMOS管导通，NMOS管关闭，膜电位积累电路接收输入信号；当复位信号Vrst为高电压时，NMOS管导通，膜电位被放电至静息电位，PMOS管关闭，膜电位累积电路不接收输入信号，神经元电路处于不应期，直到复位信号Vrst衰减至低电压时，膜电位积累电路再次接收输入信号，对膜电位进行累积。
本发明的优点及有益效果如下：
本发明通过提供一种基于LIF模型的脉冲神经网络神经元电路，神经元核心电路采用一个迟滞比较器代替传统反相器对膜电压与阈值电压进行比较，比较结果更加准确；神经元电路中采用亚阈值区MOS管实现泄露电阻，不仅使神经元电路可以工作在低电源电压下，大量节省功耗，而且可通过外部偏置电压调节泄露电流衰减时间常数，使得电流泄露速率可调；神经元电路通过亚阈值区MOS管实现了神经元不应期特性，且可通过外部偏置电压调节不应期时间，从而控制神经元电路输出脉冲频率，使得神经元电路可以适应不同频率下的工作条件。
附图说明
图1是本发明提供优选实施例的LIF模型神经元电路示意图；
图2为本发明提供优选实施例的脉冲发生电路的比较器的电路示意图；
图3为本发明提供优选实施例的LIF模型神经元电路在输入直流信号时膜电压的示意图；
图4为本发明提供优选实施例的LIF模型神经元电路在输入直流信号时输出脉冲的示意图；
图5为本发明提供优选实施例的LIF模型神经元电路在输入正弦信号时膜电压的示意图；
图6为本发明提供优选实施例的LIF模型神经元电路在输入正弦信号时输出脉冲的示意图；
图7为本发明提供优选实施例的LIF模型神经元电路在输入脉冲信号时膜电压的示意图；
图8为本发明提供优选实施例的LIF模型神经元电路在输入脉冲信号时输出脉冲的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本申请实施例中神经元电路采用电容作为积累膜电压的储能器件，对膜电压进行积累或者泄露；采用迟滞比较器作为神经元核心电路提供膜电压与阈值电压之间的比较及实现脉冲的产生；神经元电路采用亚阈值区MOS管作为泄露电路的关键部分，实现没有信号输入时神经元电路的泄露特性，同时采用亚阈值区MOS管与一个电容并联的方式实现神经元电路的不应期特性，使得不应期周期可控。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
实施例
如图1所示，根据本发明的一个方面，提供一种基于LIF模型的神经元电路，包括：膜电位积累电路、泄露电路、脉冲产生电路、不应期电路及复位电路；所述膜电位积累电路用于在有输入信号输入时积累电荷以控制膜电压增加；所述泄露电路用于在没有输入信号输入时对膜电压进行泄露，泄露至静息电位或泄露至下一个输入信号的到来；所述脉冲产生电路用于接收膜电压并根据膜电压状态实现神经元电路激活条件；所述不应期电路用于通过偏置电压控制不应期周期并产生一个复位信号Vrst施加至复位电路；所述复位电路用于控制膜电压复位以及使神经元电路处于不应期。其中LIF模型的公式表示如下所示：
Figure BDA0002801495400000061
其中，Vmem表示神经元的膜电位，Cmem代表膜电位积累电路中的膜电容，Iin代表输入电流，Ileak代表泄露电流，如果Vmem>Vth，则Vmem＝0。
图2所示的是神经元电路中的脉冲产生电路中的比较器电路结构示意图，该比较器为一个迟滞比较器，比较器中的NMOS管N1接收外部偏置电压Vcomp，比较器中的NMOS管N2为比较器的正向输入端，接收来自膜电位积累电路的膜电压Vmem，比较器中的PMOS管N3为比较器的负向输入端，接收阈值电压Vth。该比较器通过比较膜电压Vmem与阈值电压Vth得到输出信号，用于产生脉冲信号。
图3所示的是当输入信号为直流电流时，神经元电路的膜电压Vmem的示意图。输入50pA直流电流时，初始状态复位电路不工作，复位电路中的PMOS管M1导通，NMOS管M2关闭，膜电容Cmem接收输入电流，膜电压持续增加，一旦膜电压超过阈值电压，比较器产生一个高电平信号传输给反相器inv1；反相器inv1施加一个低电平信号给不应期电路的PMOS管M4，不应期电路被激活产生一个高电平信号Vrst，然后Vrst信号通过不应期电路中的NMOS管M5与电容C1缓慢衰减维持一段时间的高电压；不应期电路输出信号Vrst连接到复位电路NMOS管M2与PMOS管M1的栅极，高电压信号Vrst打开复位电路中的NMOS管M2，关闭复位电路中的PMOS管M1，膜电压通过NMOS管M2复位至0；在Vrst信号持续为高电压信号期间，NMOS管M2一直处于导通状态，PMOS管M1一直处于关闭状态，膜电位积累电路不接收外部输入信号，膜电压Vmem在此期间一直维持在0，这段时间称为神经元电路的不应期。
图4所示的是当输入信号为直流电流时，神经元电路的输出脉冲Vout的示意图。输入50pA直流电流时，初始状态复位电路不工作，复位电路中的PMOS管M1导通，NMOS管M2关闭，膜电容Cmem接收输入电流，膜电压Vmem持续增加；一旦膜电压Vmem超过阈值电压Vth，比较器产生一个高电压信号传输给反相器inv1与反相器inv2，反相器inv2产生一个脉冲信号Vout传输给后级电路；若膜电压Vmem小于阈值电压Vth，比较器输出为一个低电平信号，没有脉冲信号产生。
图5所示的是当输入信号为正弦电流时，神经元电路的膜电压Vmem的示意图。输入正弦电流信号，初始状态复位电路不工作，复位电路中的PMOS管M1导通，NMOS管M2关闭，膜电容Cmem接收输入电流，膜电压持续增加，输入电流信号幅度越大，膜电压Vmem增加至阈值电压的速率越快，即在输入正弦电流信号的最大值处，膜电压Vmem增加的频率最高，随着电流越小，膜电压Vmem增加的频率逐渐减小直至电流过小无法驱动膜电容。
图6所示的是当输入信号为正弦电流时，神经元电路的输出脉冲Vout的示意图。输入正弦电流信号，初始状态复位电路不工作，复位电路中的PMOS管M1导通，NMOS管M2关闭，膜电容Cmem接收输入电流，膜电压Vmem持续增加，输入电流信号幅度越大，膜电压Vmem增加至阈值电压的速率越快，输出脉冲频率则越高，即随着输入信号幅度从高到低，输出信号频率也从高到低。
图7所示的是当输入信号为脉冲电流时，神经元电路的膜电压Vmem的示意图。输入脉冲电流信号，当输入脉冲信号为高时，膜电容Cmem接收输入电流，膜电压增加，当输入脉冲信号为低时，膜电容Cmem通过泄露电路中的NMOS管M3放电，膜电压减小。随着每对脉冲信号的到来，膜电容Cmem积累的膜电压Vmem不断增加及泄露，直至膜电压超过阈值电压，膜电压复位进入不应期，直至不应期结束继续下一次膜电压的积累。
图8所示的是当输入信号为脉冲电流时，神经元电路的输出脉冲Vout的示意图。同其他输入信号一样，只有当膜电压Vmem超过阈值电压，神经元电路才会发射一个脉冲信号Vout，当膜电压小于阈值电压时，神经元电路输出为低电平。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (8)

1.一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，包括：包括膜电位积累电路、泄露电路、脉冲产生电路、不应期电路及复位电路，所述膜电位积累电路与泄露电路相连，膜电位积累电路的输出端连接到脉冲产生电路的一个输入端，脉冲产生电路与不应期电路相连，不应期电路的输出端连接到复位电路的输入端，复位电路的输出端连接到膜电位积累电路的输入端。所述膜电位积累电路通过一个电容Cmem实现，利用电容Cmem对输入信号进行累积，将膜电位Vmem积累至阈值电压用于产生脉冲信号；
所述泄露电路采用一个NMOS管M3与电容Cmem并联，没有信号输入时，膜电压将会泄露至静息电位或到下一次信号的到来；
所述脉冲产生电路由一个比较器Comp与一个buffer构成，将膜电位与阈值电压进行比较，一旦膜电位超过阈值电压则发射一个脉冲信号；
所述不应期电路由一个电容C1、一个PMOS管M4与一个由Vref控制的NMOS管M5并联构成，Vref可以调节不应期时间。一旦脉冲产生电路产生一个脉冲信号，不应期电路则产生一个复位信号传输给复位电路；
所述复位电路由一个NMOS管M2和PMOS管M1串联构成，用于接收不应期电路产生的复位信号Vrst，快速将膜电位放电至静息电位，并且断开与输入信号的连接，在一段时间内不接受任何输入信号。
2.根据权利要求1所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，所述膜电位积累电路包括电容Cmem，所述电容Cmem一端连接膜电压Vmem，一端接地；所述泄露电路包括NMOS管M3，其中NMOS管M3的栅极连接外部偏置电压Vleak，所述NMOS管M3的漏极与电容Cmem连接膜电压Vmem的一端相连，所述NMOS管M3的源极接地；所述脉冲产生电路包括：比较器Comp、反相器inv1、反相器inv2，其中比较器Comp的正向输入端与电容Cmem连接膜电压Vmem的一端相连，比较器Comp的负向输入端与外部偏置电压Vth相连，比较器的输出端与反相器inv1的输入端相连，其中反相器inv1的输出端与反相器inv2的输入端相连，其中反相器inv2的输出端输出信号Vout，输出信号Vout代表整个神经元电路的输出信号；所述不应期电路包括：PMOS管M4、NMOS管M5、电容C1，其中PMOS管M4的栅极连接反相器inv1的输出端，PMOS管的源极连接电源电压VDD，PMOS管的漏极连接NMOS管M5的漏极并输出复位信号Vrst，其中NMOS管M5的栅极连接外部偏置电压Vref，NMOS管M5的源极接地，其中电容C1的一端与PMOS管M4的漏极和NMOS管M5的漏极相连，电容C1的另一端与外部地线GND相连；所述复位电路包括：PMOS管M1和NMOS管M2，其中PMOS管M1的源极与外部输入信号Iin相连，PMOS管M1的栅极和NMOS管M2的栅极相连并连接到复位信号Vrst，PMOS管M1的漏极与NMOS管M2的漏极相连并连接到电容Cmem与膜电压Vmem相连的一端，NMOS管M2的源极与外部地线GND相连。
3.根据权利要求2所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，所述脉冲产生电路的比较器Comp的电路包括：PMOS管N1、PMOS管N2、PMOS管N3、NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8、PMOS管N9、PMOS管N10、NMOS管N11，其中PMOS管N1的栅极连接外部偏置电压Vcomp，PMOS管N1的源极连接电源电压VDD，PMOS管N1的漏极分别连接PMOS管N2的源极、PMOS管N3的源极，PMOS管N2的栅极连接信号Vmem，PMOS管N2的漏极分别与NMOS管N4的漏极、NMOS管N4的栅极、NMOS管N5的漏极、NMOS管N6的栅极、NMOS管N11的栅极相连，PMOS管N3的栅极连接信号Vth，PMOS管N3的漏极分别与NMOS管N5的栅极、NMOS管N6的漏极、NMOS管N7的漏极、NMOS管N7的栅极、NMOS管N8的栅极相连，NMOS管N4的栅极与NMOS管N4的漏极相连，NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8的源极均与外部地线GND相连，NMOS管N7的栅极与NMOS管N7的漏极相连，NMOS管N8的漏极分别与PMOS管N9的漏极、PMOS管N9的栅极相连，PMOS管N9的栅极与分别与PMOS管N9的漏极、PMOS管N10的栅极相连，PMOS管N9的源极与PMOS管N10的源极都连接到电源电压VDD，PMOS管N10的漏极与PMOS管N11的漏极相连，NMOS管N11的源极连接外部地线GND。
4.根据权利要求3所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，比较器Comp为一个迟滞比较器，比较器中的NMOS管N1接收外部偏置电压Vcomp，比较器中的NMOS管N2为比较器的正向输入端，接收来自膜电位积累电路的膜电压Vmem，比较器中的PMOS管N3为比较器的负向输入端，接收阈值电压Vth，该比较器通过比较膜电压Vmem与阈值电压Vth得到输出信号，模拟生物神经元的激活特性，膜电压Vmem一旦超过阈值电压Vth，比较器则将输出信号传递给buffer，产生一个脉冲信号。
5.根据权利要求1-4之一所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，LIF(积分泄露点火)模型的公式表示如下所示：
Figure FDA0002801495390000031
其中，Vmem表示神经元的膜电位，Cmem代表膜电位积累电路中的膜电容，Iin代表输入电流，Ileak代表泄露电流，如果Vmem>Vth，则Vmem＝0。
6.根据权利要求2所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，所述的泄露电路的NMOS管M3处于亚阈值区，该管可通过调节外部偏置电压Vleak控制信号泄露时间常数，使得泄露速率可调。
7.根据权利要求2所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，所述不应期电路的NMOS管同样处于亚阈值区，用于使输出脉冲信号缓慢衰减，控制NMOS管的偏置电压Vref可以对不应期进行调节，从而可以调节神经元电路输出脉冲信号的频率。
8.根据权利要求2所述的一种基于LIF模型的脉冲神经网络神经元电路，其特征在于，所述复位电路由一个NMOS管和一个PMOS管串联而成，当复位信号Vrst为低电压时，PMOS管导通，NMOS管关闭，膜电位积累电路接收输入信号；当复位信号Vrst为高电压时，NMOS管导通，膜电位被放电至静息电位，PMOS管关闭，膜电位累积电路不接收输入信号，神经元电路处于不应期，直到复位信号Vrst衰减至低电压时，膜电位积累电路再次接收输入信号，对膜电位进行累积。
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