CN108681772B - 多模态神经元电路及神经元实现方法 - Google Patents

多模态神经元电路及神经元实现方法 Download PDF

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Abstract

本发明提供一种多模态神经元电路及神经元实现方法。该电路包括：脉冲产生电路以及与所述脉冲产生电路的连接的辅助U‑unit单元电路；所述脉冲产生电路用于在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元；所述辅助U‑unit单元电路用于产生所述外加电压并将所述外加电压施加至所述脉冲产生电路。本发明可在需实现大规模脉冲神经网络系统时，有效地实现神经元，克服了当需实现大规模脉冲神经网络系统时，通过精确地调节偏置电压实现不同的神经元操作难度很大的问题。

Description

多模态神经元电路及神经元实现方法
技术领域
本发明涉及人工神经网络技术领域，更具体地，涉及一种多模态神经元电路及神经元实现的方法。
背景技术
生物神经元可以分为兴奋型与抑制型两种。其中，兴奋型神经元能够利用产生的脉冲通过兴奋型突触使后级神经元膜电位上升，常见的兴奋型神经元有RS,IB和CH；抑制型神经元能够利用产生的脉冲通过抑制型突触将使后级神经元膜电位下降，常见的抑制型神经元有FS和LTS。进一步，根据在阶跃电流输入下，输出的不同，生物神经元又可分为脉冲型神经元和爆裂型神经元类型。其中，RS是脉冲型神经元，而IB和CH是爆裂型神经元。RS型神经元能够在激发脉冲时伴有适应现象，即脉冲间距逐渐扩大，直至达到一个稳定值。而IB型神经元在阶跃电流激励下会瞬间激发三到五个高频脉冲，而之后的脉冲序列则基本保持正常间距。CH型神经元产生具有周期性的簇状脉冲。FS和LTS都是脉冲型神经元类型的神经元。而FS是抑制型脑皮层细胞，其在阶跃电流激励下的输出是一列高频脉冲，并且几乎不存在适应现象。LTS在阈值很低的情况下可以发射高频率的脉冲，并且脉冲有很明显的适应现象。
由于神经元产生的脉冲与占空比很低的方波很相似，具有易实现、可重构、可靠性高以及能够显著提高脉冲神经网络的可行性等特点的数字信号控制的模拟电路常用于实现神经元。具体地，通过调节模拟电路的偏置电压实现不同种类的神经元。但当需实现大规模脉冲神经网络系统时，通过精确地调节偏置电压实现不同的神经元操作难度很大。
发明内容
本发明提供一种多模态神经元电路及神经元实现方法，以克服现有技术中，当需实现大规模脉冲神经网络系统时，通过精确地调节偏置电压实现不同的神经元操作难度很大的问题。
根据本发明的一个方面，提供一种多模态神经元电路，包括：脉冲产生电路以及与所述脉冲产生电路的连接的辅助U-unit单元电路；所述脉冲产生电路用于在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元；所述辅助U-unit单元电路用于产生所述外加电压并将所述外加电压施加至所述脉冲产生电路。
其中，所述脉冲产生电路包括：电流源、第一电容、第一至第四反相器以及第一至第五N型晶体管；所述电流源的正极与外部电源连接，所述电流源的负极与第一节点连接；所述第一节点还分别与第一反相器的正极、所述第一电容的正极以及所述第一和第三N型晶体管的漏极连接；所述第一至第四反相器依次正向连接，所述第三反相器的输出端与所述辅助U-unit单元电路连接，所述第四反相器的输出端与所述脉冲产生电路的输出端连接；所述第一N型晶体管的源极与所述第二N型晶体管的漏极连接，所述第三N型晶体管的源极分别与第四和第五N型晶体管的漏极连接，所述第三N型晶体管的栅极与所述脉冲产生电路的输出端连接；所述第一电容的负极以及所述第二、第四和第五N型晶体管的源极均与地连接。
其中，所述辅助U-unit单元电路包括：第一至第三P型晶体管、第六至第九N型晶体管、第二电容、第三电容、第五反相器以及第六反相器；所述第一P型晶体管的栅极与所述第三反相器的输出端连接，所述第一P型晶体管的漏极与外部电源连接，所述第一P型晶体管的源极与第二节点连接；所述第二节点分别与所述第四N型晶体管的栅极、所述第二电容的正极、第六N型晶体管的漏极、第二P型晶体管的漏极、第三P型晶体管的漏极以及第五反相器的正极连接；所述第六N型晶体管的源极与所述第七N型晶体管的漏极连接；所述第二N型晶体管的栅极、所述第三P型晶体管的源极、所述第七N型晶体管的栅极和所述第八N型晶体管的源极相连；所述第五反相器与所述第六反相器正向相连，所述第六反相器的输出端分别与所述第八N型晶体管的漏极和所述第三电容的正极连接；所述第三电容的负极分别与所述第二P型晶体管的源极和所述第九N型晶体管的漏极连接。
根据本发明的另一个方面，提供一种基于上述多模态神经元电路的神经元实现方法，包括：将第一控制信号分别施加至所述第一N型晶体管的栅极和所述第五N型晶体管的栅极；将第一外加电压施加至所述第二N型晶体管的栅极；将第二外加电压施加至所述第四N型晶体管的栅极；将第二控制信号分别施加至所述第二P型晶体管的栅极和所述第九N型晶体管的栅极；将第三控制信号分别施加至所述第三P型晶体管的栅极和所述第八N型晶体管的栅极；将第四控制信号施加至所述第六N型晶体管的栅极；其中，所述第一外加电压为所述第七N型晶体管的栅极的对地电压；所述第二外加电压为所述第二电容两端的电压。
其中，令所述第一控制信号为高电平，实现兴奋型神经元。
其中，令所述第一控制信号为低电平，实现抑制型神经元。
其中，令所述第二控制信号为高电平、所述第三控制信号为低电平、所述第四控制信号为低电平，实现RS型神经元；令所述第二控制信号为高电平、所述第三控制信号为高电平、所述第四控制信号为低电平，实现IB型神经元；令所述第二控制信号为低电平、所述第三控制信号为高电平、所述第四控制信号为低电平，实现CH型神经元。
其中，令所述第二控制信号为高电平、所述第三控制信号为低电平、所述第四控制信号为低电平，实现LTS型神经元；令所述第二控制信号为高电平、所述第三控制信号为低电平、所述第四控制信号为高电平，实现FS型神经元。
本发明提出的多模态神经元电路及神经元实现方法，通过辅助U-unit单元电路产生外加电压，脉冲产生电路在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元，仅需根据需要实现的神经元调节控制信号便可容易地实现神经元，在需实现大规模脉冲神经网络系统时，仍具有可很好的可操作性。
附图说明
图1为根据本发明实施例的一种多模态神经元电路图；
图2为根据本发明实施例的多模态神经元电路实现RS型神经元时输出脉冲的示意图；
图3为根据本发明实施例的多模态神经元电路实现IB型神经元时输出脉冲的示意图；
图4为根据本发明实施例的多模态神经元电路实现CH型神经元时输出脉冲的示意图；
图5为根据本发明实施例的多模态神经元电路实现LTS型神经元时输出脉冲的示意图；
图6为根据本发明实施例的多模态神经元电路实现FS型神经元时输出脉冲的示意图；
图7为根据本发明实施例的多模态神经元电路分别在0.9V的电源电压下实现RS型神经元时输出脉冲的瞬态仿真波形图；
图8为根据本发明实施例的多模态神经元电路分别在1.1V的电源电压下实现RS型神经元时输出脉冲的瞬态仿真波形图；
图9为根据本发明实施例的多模态神经元电路分别在0.9V的电源电压下实现CH型神经元时输出脉冲的瞬态仿真波形图；
图10为根据本发明实施例的多模态神经元电路分别在1.1V的电源电压下实现CH型神经元时输出脉冲的瞬态仿真波形图；
图11为根据本发明实施例的多模态神经元电路实现RS型神经元时，脉冲产生电路在0℃的温度下输出脉冲的瞬态仿真波形图
图12为根据本发明实施例的多模态神经元电路实现RS型神经元时，脉冲产生电路在0℃和80℃的温度下输出脉冲的瞬态仿真波形图；
图13为根据本发明实施例的多模态神经元电路实现CH型神经元时，脉冲产生电路在0℃的温度下输出脉冲的瞬态仿真波形图；
图14为根据本发明实施例的多模态神经元电路实现CH型神经元时，脉冲产生电路在80℃的温度下输出脉冲的瞬态仿真波形图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图1所示，根据本发明的一个方面，提供一种多模态神经元电路，包括：脉冲产生电路11以及与所述脉冲产生电路11的连接的辅助U-unit单元电路12；所述脉冲产生电路11用于在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元；所述辅助U-unit单元电路12用于产生所述外加电压并将所述外加电压施加至所述脉冲产生电路11。
在本实施例中，脉冲产生电路11启动后，向辅助U-unit单元电路12发送高电平信号，脉冲产生电路11自身输出低电平信号。一段时间后脉冲产生电路11向辅助U-unit单元电路12输送低电平信号，脉冲产生电路11自身输出高电平信号，产生脉冲。此时，根据需要实现的神经元类型，控制信号控制辅助U-unit单元电路12产生相应的外加电压，并施加至脉冲产生电路11。脉冲产生电路11在控制信号和外加电压的共同作用下经过相应时间再次向辅助U-unit单元电路12输出高电平信号，脉冲产生电路11自身输出低电平信号。脉冲产生电路11交替向辅助U-unit单元电路12输出高、低电平信号以在控制信号和外加电压的共同作用下，实现脉冲产生电路11自身输出交替高低电平信号，形成与相应的神经元产生的脉冲特性相似的脉冲，实现相应的神经元。
本发明提出的多模态神经元电路及神经元实现方法，通过辅助U-unit单元电路产生外加电压，脉冲产生电路在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元，仅需根据需要实现的神经元调节控制信号便可容易地实现神经元，在需实现大规模脉冲神经网络系统时，仍具有可很好的可操作性。
作为一种可选实施例，所述脉冲产生电路11包括：电流源PSC、第一电容Cmem、第一至第四反相器(inv1、inv2、inv3、inv4)以及第一至第五N型晶体管(N1、N2、N3、N4、N5)；所述电流源PSC的正极与外部电源连接，所述电流源PSC的负极与第一节点连接；所述第一节点还分别与第一反相器inv1的正极、所述第一电容Cmem的正极以及所述第一和第三N型晶体管(N1、N3)的漏极连接；所述第一至第四反相器(inv1、inv2、inv3、inv4)依次正向连接，所述第三反相器inv3的输出端与所述辅助U-unit单元电路12连接，所述第四反相器inv4的输出端与所述脉冲产生电路11的输出端连接；所述第一N型晶体管N1的源极与所述第二N型晶体管N2的漏极连接，所述第三N型晶体管N3的源极分别与第四和第五N型晶体管(N4、N5)的漏极连接，所述第三N型晶体管N3的栅极与所述脉冲产生电路11的输出端连接；所述第一电容Cmem的负极以及所述第二、第四和第五N型晶体管(N2、N4、N5)的源极均与地连接。
在本实施例中，电流源PSC用于向第一电容Cmem充电。第一电容Cmem，用于在自身两端电压低于第一反相器inv1的阈值时，通过充电提升自身两端电压；在自身两端电压达到第一反相器inv1的阈值时，通过第三和第四N型晶体管(N3、N4)形成的支路放电，或通过第一和第二N型晶体管(N1、N2)形成的支路以及第三和第五N型晶体管(N3、N5)形成的支路放电。第一电容Cmem，还用于使得脉冲产生电路11通过第一至第三反相器(inv1、inv2、inv3)向辅助U-unit单元电路12发送高或低电平信号，还用于使得脉冲产生电路11通过第一至第四反相器(inv1、inv2、inv3、inv4)输出高或低电平信号。具体地，第一电容Cmem两端的电压小于第一反相器inv1的阈值时，脉冲产生电路11通过第一至第三反相器(inv1、inv2、inv3)向辅助U-unit单元电路12发送高电平信号，通过第一至第四反相器(inv1、inv2、inv3、inv4)使脉冲产生电路11输出低电平信号。第一电容Cmem两端的电压因充电增大至第一反相器inv1的阈值时，脉冲产生电路11通过第三反相器inv3向辅助U-unit单元电路12发送低电平信号，通过第四反相器inv4输出高电平信号。
作为一种可选实施例，所述辅助U-unit单元电路12包括：第一至第三P型晶体管(P1、P2、P3)、第六至第九N型晶体管(N6、N7、N8、N9)、第二电容Cu、第三电容Cfb、第五反相器以及第六反相器(inv5、inv6)；所述第一P型晶体管P1的栅极与所述第三反相器的输出端连接，所述第一P型晶体管P1的漏极与外部电源VDD连接，所述第一P型晶体管P1的源极与第二节点连接；所述第二节点分别与所述第四N型晶体管N4的栅极、所述第二电容Cu的正极、第六N型晶体管N6的漏极、第二P型晶体管P2的漏极、第三P型晶体管P3的漏极以及第五反相器inv5的正极连接；所述第六N型晶体管N6的源极与所述第七N型晶体管N7的漏极连接；所述第二N型晶体管N2的栅极、所述第三P型晶体管P3的源极、所述第七N型晶体管N7的栅极和所述第八N型晶体管N8的源极相连；所述第五反相器inv5与所述第六反相器inv6正向相连，所述第六反相器inv6的输出端分别与所述第八N型晶体管N8的漏极和所述第三电容Cfb的正极连接；所述第三电容Cfb的负极分别与所述第二P型晶体管P2的源极和所述第九N型晶体管N9的漏极连接。
在本实施例中，第一P型晶体管用于在通过栅极接收到来自脉冲产生电路11的低电平信号时，为第二电容充电。第二电容Cu，用于在自身两端电压低于第五反相器的阈值时，通过充电提升自身两端电压；在自身两端电压达到第五反相器inv5的阈值时，通过第六和第七N型晶体管(N6、N7)形成的支路放电。第二电容Cu还用于控制脉冲产生电路11的放电控制端电压值U的变化，还用于控制脉冲产生电路11的放电控制端电压值u1的变化。具体地，第二控制信Ctr2号为低电平，第三控制信号Ctr3为高电平，第四控制信号Ctr4为低电平时，或第二控制信号Ctr2为高电平，第三控制信号Ctr3为低电平，第四控制信号Ctr4为低电平，或第二控制信号Ctr2为高电平，第三控制信号Ctr3为高电平，第四控制信号Ctr4为低电平，辅助U-unit单元电路12通过U控制脉冲产生电路11的放电速度。当第二控制信号Ctr2为高电平，第三控制信号Ctr3为低电平，第四控制信号Ctr4为低电平，或当第二控制信号Ctr2为高电平，第三控制信号Ctr3为低电平，第四控制信号Ctr4为高电平，辅助U-unit单元电路12通过u1控制脉冲产生电路11的放电速度。
根据本发明的另一个方面，提供一种基于上述多模态神经元电路的神经元实现方法，包括：将第一控制信号Ctr1分别施加至所述第一N型晶体管N1的栅极和所述第五N型晶体管N5的栅极；将第一外加电压U施加至所述第二N型晶体管N2的栅极；将第二外加电压u1施加至所述第四N型晶体管N4的栅极；将第二控制信号Ctr2分别施加至所述第二P型晶体管P2的栅极和所述第九N型晶体管N9的栅极；将第三控制信号Ctr3分别施加至所述第三P型晶体管P3的栅极和所述第八N型晶体管N8的栅极；将第四控制信号Ctr4施加至所述第六N型晶体管N6的栅极；其中，所述第一外加电压U为所述第七N型晶体管N7的栅极的对地电压；所述第二外加电压u1为所述第二电容两端Cu的电压。
在本实施例中，多模态神经元电路工作时，电流源PSC持续对第一电容Cmem充电。当第一电容Cmem两端的电压增大至第一反相器inv1的阈值时，第四反相器inv4输出为高电平，第三N型晶体管N3导通。此时，当第一控制信号Ctr1为低电平时，第一和第五N型晶体管(N1、N5)无法导通，第一电容Cmem通过第三和第四N型晶体管(N3、N4)所在支路放电，放电电流大小取决于第四N型晶体管N4栅极施加的第二外加电压u1的大小；当第一控制信号Ctr1为高电平时，第一和第五N型晶体管(N1、N5)导通，第四N型晶体管N4短路，第一电容Cmem既通过第一和第二N型晶体管(N1、N2)所在支路放电又通过第三和第五N型晶体管(N3、N5)放电，放电电流大小取决于第二N型晶体管N2的栅极施加的第一外加电压U大小和第四N型晶体管N4的栅极施加的第二外加电压u1大小。当放电至第一电容Cmem两端的电压低于第一反相器inv1的阈值时，第四反相器inv4输出变为低电平。由于电流源PSC持续对第一电容Cmem充电，第一电容Cmem的上述充放电过程会反复执行，从而使得脉冲产生电路11输出脉冲序列。
根据电路原理可知，第一电容Cmem放电电流的大小决定了脉冲产生电路11输出脉冲的频率。当脉冲产生电路11输出脉冲时，第一电容Cmem开始放电。若放电电流较大，复位电压即第一电容Cmem两端的电压减小至低于第一反相器inv1的阈值这一过程耗时较少，即脉冲周期较短，单位时间内输出的脉冲较多，脉冲频率较大；若放电电流较小，复位电压即第一电容Cmem两端的电压减小至低于第一反相器inv1的阈值这一过程耗时较多，即脉冲周期较长，单位时间内输出的脉冲较少，脉冲频率较小。
表1示出了第一至第四控制信号的五种组合方式下可实现的五种类型的神经元。每种控制信号有其特定的含义。其中，第二控制信号Ctr2决定了脉冲产生电路11输出的脉冲是否为一簇脉冲且具有周期性，即当第二控制信号Ctr2为低电平，则脉冲产生电路11能够产生一簇脉冲且具有周期性，当第二控制信号Ctr2为高电平，则脉冲产生电路11无法产生具有上述特性的脉冲；第三和第四控制信号(Ctr3、Ctr4)决定脉冲是否具有适应性，即当第三和第四控制信号(Ctr3、Ctr4)同时为低电平时，脉冲产生电路11输出的脉冲具有适应，当第三控制信号Ctr3为低电平且第四控制信号Ctr4为高电平时，脉冲产生电路11输出的脉冲不具有适应性，当第三控制信号Ctr3为高电平且第四控制信号Ctr4为低电平时时，脉冲产生电路11输出的脉冲是爆裂型神经元。
表1
Firing Patterns Ctr<sub>1</sub> Ctr<sub>2</sub> Ctr<sub>3</sub> Ctr<sub>4</sub>
RS 1 1 0 0
IB 1 1 1 0
CH 1 0 1 0
LTS 0 1 0 0
FS 0 1 0 1
作为一种可选实施例，令所述第一控制信号Ctr1为高电平，实现兴奋型神经元。
根据生物特性可知，抑制型神经元一般比兴奋型神经元单位时间产生脉冲多，脉冲频率较大。在本实施例中，结合上述电路原理可知，第一控制信号Ctr1为高电平，可实现兴奋型神经元。同时，放电电流大小受第一外加电压影响。
作为一种可选实施例，令所述第一控制信号Ctr1为低电平，实现抑制型神经元。
根据生物特性可知，抑制型神经元一般比兴奋型神经元产生脉冲的频率大。在本实施例中。结合上述电路原理可知，第一控制信号Ctr1为低电平，可实现抑制型神经元。同时，放电电流大小受第二外加电压影响。
作为一种可选实施例，令所述第二控制信号Ctr2为高电平、所述第三控制信号Ctr3为低电平、所述第四控制信号Ctr4为低电平，实现RS型神经元；令所述第二控制信号Ctr2为高电平、所述第三控制信号Ctr3为高电平、所述第四控制信号Ctr4为低电平，实现IB型神经元；令所述第二控制信号Ctr2为低电平、所述第三控制信号Ctr3为高电平、所述第四控制信号Ctr4为低电平，实现CH型神经元。
在本实施例中，第一控制信号Ctr1为高电平，第一和第五N型晶体管(N1、N5)导通，第四N型晶体管N4被短路。当脉冲产生电路11输出脉冲时，第三N型晶体管N3导通。此时，调节第一外加电压U以调节放电电流的大小，脉冲产生电路11可以实现三种不同的兴奋型神经元。
第二控制信号Ctr2为高电平、第三控制信号Ctr3为低电平、第四控制信号Ctr4为低电平，第七N型晶体管N7的栅极的对地电压与第二电容Cu两端的电压相同，且Id3为漏电电流时，第二电容Cu的充电电流远大于漏电电流，第二电容Cu两端的电压的值会慢慢增大直至极限。由于第二外加电压u1与第二电容Cu两端的电压相同，随着第二电容Cu两端的电压变化即随着第二外加电压u1变化，脉冲产生电路11输出脉冲频率也会与第二外加电压u1有着相同的变化，这种脉冲特点与RS型神经元输出的脉冲相似，如图2所示。
第二控制信号Ctr2为高电平、第三控制信号Ctr3为高电平、第四控制信号Ctr4为低电平，第七N型晶体管N7的栅极的对地电压与第六反相器inv6的输出端对地电压相同，且Id3为漏电电流时，一开始，第二电容Cu两端的电压低于第五反相器inv5的阈值，则第六反相器inv6的输出端对地电压为0，进而第七N型晶体管N7的栅极的对地电压为0，第七N型晶体管N7关闭。此时，脉冲产生电路11输出脉冲频率很大。当第二电容Cu两端的电压大于或等于第五反相器inv5的阈值时，第六反相器inv6的输出端对地电压为1，进而第七N型晶体管N7的栅极的对地电压为1，第七N型晶体管N7导通。此时，脉冲产生电路11输出脉冲频率减小。同时，漏电电流由于第七N型晶体管N7导通而变大，从而使得第七N型晶体管N7的栅极的对地电压在0和1之间振荡。第七N型晶体管N7的栅极的对地电压变化的规律，使得脉冲产生电路11首先输出一簇脉冲，然后输出重复的单个脉冲。这种特征的脉冲与IB型脉冲相似，如图3所示。
第二控制信号Ctr2为低电平、第三控制信号Ctr3为高电平、第四控制信号Ctr4为低电平，第七N型晶体管N7的栅极的对地电压与第六反相器inv6的输出端对地电压相同，且Id3也为漏电电流时，一开始，第二电容Cu两端的电压低于第五反相器inv5的阈值。经过一段时间，第二电容Cu两端的电压达到第五反相器inv5的阈值时，第六反相器inv6的输出端对地电压为由0跳变为1，第二电容Cu两端的电压通过第三电容Cfb迅速拉高。同时，由于第七N型晶体管N7的打开，第二电容Cu的放电电流稍微增大，当第二电容Cu两端的电压再次降到第五反相器inv5的阈值以下，第六反相器inv6的输出端对地电压将从1变为0,使得第二电容Cu两端的电压通过第三电容Cfb迅速拉低。如此往复，第六反相器inv6的输出端对地电压的变化如同一个方波，使得脉冲产生电路11输出的脉冲为具有周期性的簇状脉冲。这种脉冲与CH类型的脉冲相似，如图4所示。
作为一种可选实施例，令所述第二控制信号Ctr2为高电平、所述第三控制信号Ctr3为低电平、所述第四控制信号Ctr4为低电平，实现LTS型神经元；令所述第二控制信号Ctr2为高电平、所述第三控制信号Ctr3为低电平、所述第四控制信号Ctr4为高电平，实现FS型神经元。
在本实施例中，第一控制信号Ctr1为低电平，第一和第五N型晶体管(N1、N5)关闭。当脉冲产生电路11输出脉冲时，第三N型晶体管N3导通。此时，通过调节第二外加电压u1，脉冲产生电路11可以产生两种不同的抑制型神经元。
第二控制信号Ctr2为高电平、第三控制信号Ctr3为低电平、第四控制信号Ctr4为低电平时，第二外加电压u1随着时间变化的趋势与RS类型脉冲中第二外加电压u1一样，此时，脉冲产生电路11输出脉冲频率很大且具有明显的适应性，这种脉冲的特征与LTS类型神经元产生的脉冲类似，如图5所示。
第二控制信号Ctr2为高电平、第三控制信号Ctr3为低电平、第四控制信号Ctr4为高电平时，第二电容Cu的放电电流由Id3控制，第七N型晶体管N7的栅极与漏极相连。由于第七N型晶体管N7的栅极与漏极相连，第二电容Cu的对地电压的极限值较低，使得脉冲产生电路11输出脉冲在一个相当高的频率下振荡而且没有明显的适应性，这种脉冲与FS类型神经元产生的脉冲相似，如图6所示。
此外，表2为本发明提出的电路在不同工艺角下实现各类神经元的可行性的仿真结果的表格。对于晶体管工艺的仿真有五个不同的工艺角，即，typical,slow,fast,slowN-fastP,fastN-slow P。其中，图3所示的仿真波形都是在typical的工艺角下进行的。在不同的工艺角下，本发明提出的电路能够基本实现上述五种神经元。虽然在不同工艺角下，上述神经元基本能实现，但是频率还是有较大差异。众所周知，生物神经元是毫秒级，但提出的VLSI神经元是微秒级。因此，为了与生物神经元进行比较，应该缩短时间。
较大的电源电压会使得MOS管的工作速度提高，从而使得第一电容Cmen的放电电流增大，进而使得脉冲间隔增加。图7和图8分别示出了多模态神经元电路分别在0.9V和1.1V的电源电压下实现RS型神经元时输出脉冲的瞬态仿真波形图。图9和图10分别示出了多模态神经元电路分别在0.9V和1.1V的电源电压下实现CH型神经元时输出脉冲的瞬态仿真波形图。
表2
SS SNFP TT FNSP FF
RS √ √ √ √ √
IB √ √ √ √ √
CH √ √ √ √ √
LTS √ √ √ √ √
FS √ √ √ √ √
温度对晶体管的工作会有很大的影响，但是在不同的温度下，上述五种类型的神经元基本实现。图11和图12分别示出了多模态神经元电路实现RS型神经元时，脉冲产生电路11在0℃和80℃的温度下输出脉冲的瞬态仿真波形图。图13和图14分别示出了多模态神经元电路实现CH型神经元时，脉冲产生电路11在0℃和80℃的温度下输出脉冲的瞬态仿真波形图。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (6)

1.一种多模态神经元电路，其特征在于，包括：脉冲产生电路以及与所述脉冲产生电路的连接的辅助U-unit单元电路；
所述脉冲产生电路用于在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元；
所述辅助U-unit单元电路用于产生所述外加电压并将所述外加电压施加至所述脉冲产生电路；
所述脉冲产生电路包括：电流源、第一电容、第一至第四反相器以及第一至第五N型晶体管；
所述电流源的正极与外部电源连接，所述电流源的负极与第一节点连接；所述第一节点还分别与第一反相器的正极、所述第一电容的正极以及所述第一和第三N型晶体管的漏极连接；所述第一至第四反相器依次正向连接，所述第三反相器的输出端与所述辅助U-unit单元电路连接，所述第四反相器的输出端与所述脉冲产生电路的输出端连接；所述第一N型晶体管的源极与所述第二N型晶体管的漏极连接，所述第三N型晶体管的源极分别与第四和第五N型晶体管的漏极连接，所述第三N型晶体管的栅极与所述脉冲产生电路的输出端连接；所述第一电容的负极以及所述第二、第四和第五N型晶体管的源极均与地连接；
所述辅助U-unit单元电路包括：第一至第三P型晶体管、第六至第九N型晶体管、第二电容、第三电容、第五反相器以及第六反相器；
所述第一P型晶体管的栅极与所述第三反相器的输出端连接，所述第一P型晶体管的漏极与外部电源连接，所述第一P型晶体管的源极与第二节点连接；所述第二节点分别与所述第四N型晶体管的栅极、所述第二电容的正极、第六N型晶体管的漏极、第二P型晶体管的漏极、第三P型晶体管的漏极以及第五反相器的正极连接；所述第六N型晶体管的源极与所述第七N型晶体管的漏极连接；所述第二N型晶体管的栅极、所述第三P型晶体管的源极、所述第七N型晶体管的栅极和所述第八N型晶体管的源极相连；所述第五反相器与所述第六反相器正向相连，所述第六反相器的输出端分别与所述第八N型晶体管的漏极和所述第三电容的正极连接；所述第三电容的负极分别与所述第二P型晶体管的源极和所述第九N型晶体管的漏极连接。
2.一种基于权利要求1所述多模态神经元电路的神经元实现方法，其特征在于，包括：
将第一控制信号分别施加至所述第一N型晶体管的栅极和所述第五N型晶体管的栅极；将第一外加电压施加至所述第二N型晶体管的栅极；将第二外加电压施加至所述第四N型晶体管的栅极；
将第二控制信号分别施加至所述第二P型晶体管的栅极和所述第九N型晶体管的栅极；将第三控制信号分别施加至所述第三P型晶体管的栅极和所述第八N型晶体管的栅极；将第四控制信号施加至所述第六N型晶体管的栅极；
其中，所述第一外加电压为所述第七N型晶体管的栅极的对地电压；所述第二外加电压为所述第二电容两端的电压。
3.根据权利要求2所述的方法，其特征在于，令所述第一控制信号为高电平，实现兴奋型神经元。
4.根据权利要求2所述的方法，其特征在于，令所述第一控制信号为低电平，实现抑制型神经元。
5.根据权利要求3所述的方法，其特征在于，令所述第二控制信号为高电平、所述第三控制信号为低电平、所述第四控制信号为低电平，实现RS型神经元；
令所述第二控制信号为高电平、所述第三控制信号为高电平、所述第四控制信号为低电平，实现IB型神经元；
令所述第二控制信号为低电平、所述第三控制信号为高电平、所述第四控制信号为低电平，实现CH型神经元。
6.根据权利要求4所述的方法，其特征在于，令所述第二控制信号为高电平、所述第三控制信号为低电平、所述第四控制信号为低电平，实现LTS型神经元；
令所述第二控制信号为高电平、所述第三控制信号为低电平、所述第四控制信号为高电平，实现FS型神经元。
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