CN116306857B - 一种基于神经元膜高低电位采样的脉冲电路 - Google Patents

Abstract

本发明公开了一种基于神经元膜高低电位采样的脉冲电路，提出膜电位高低位同步采样，在高低膜电位出现的时刻分别在对应端口输出一个指示脉冲；根据两个膜电位检测信号发放时间及相对位置综合判断神经元激活状态并发放脉冲。由于神经元阈值激活电压和保持电压相距较远，且触发脉冲发放需要两个检测脉冲按先后顺序在一定时间内成对出现，可以有效避免由于干扰或膜电位在所设置的基准电压附近波动而导致的脉冲少发或误发现象。该神经元激活状态识别和激活脉冲发放电路能够即时、准确地发放标准脉冲激活信号，为大规模多层脉冲神经网络的层间信号匹配与脉冲神经网络和各功能模块间的信号交互提供了有力支撑。

Description

一种基于神经元膜高低电位采样的脉冲电路

技术领域

本发明涉及脉冲神经网络技术领域，具体为一种基于神经元膜高低电位采样的脉冲电路。

背景技术

金属-绝缘体转变(IMT)阈值器件是由底电极/中间转变层/顶电极三层结构组成的双端器件，具有开启和关闭两种状态。当扫描电压达到器件的阈值电压，该器件将快速从关态切换为开态，器件初始高阻值在此刻突变为低阻值，通过器件的电流也从数微安跃升到数百微安；当扫描电压回落到器件的保持电压，该器件将从开态切换回关态，器件回到高阻值。将该器件与一个电容并联，该电路结构即具备了电荷存储的特性。通过一个串联电阻为该电容充电，当电容两端的电压达到 IMT 器件的阈值，电容中的电荷迅速从开态的 IMT器件泄放到地；当电容两端的电压落至 IMT 器件的保持电压，器件断开此泄放路径，电路再次进入充电阶段。IMT 神经元电路的电荷累积和阈值泄放特性与生物神经元对刺激电信号的累积和自身激活放电的行为类似，其膜电位泄漏累积-发放(LIF)特性已被广泛地测试和验证。

目前，已有多种方案能够使 IMT 神经元实现类似生物神经元的脉冲发放特性，它们主要分为两类：使用匹配电阻输出脉冲和使用比较器检测膜电位以实现同步发放激活脉冲。使用匹配电阻电路输出激活脉冲的方式，如图1所示，即在器件底电极到地之间串入一个较小的匹配电阻，探测该电阻上的电压信号，即可捕捉到神经元激活时的电流脉冲。其本质是检测 IMT 神经元激活瞬间产生的大电流脉冲，将其转换为电压脉冲并输出，因此，这种方式可以自然地在神经元激活时刻对外输出电压脉冲，但使用的匹配电阻阻值普遍较小，且输出的电压脉冲微弱，需要精密的信号检测电路才能准确捕获。同时，由于每个IMT器件的开关态阻值具有差异性，而串联匹配电阻的可调整范围较小，实际测试中常常由于神经元中匹配电阻的偏差而拖慢神经元激活时电荷的泄放速度，最终对膜电位波形产生损害。因此，这种脉冲发放实现方式不具备通用性和易用性。膜电位检测电路则通过实时检测膜电位判断神经元是否达到激活阈值。如图2所示，使用比较器检测膜电位是否达到神经元激活的阈值电压。当膜电位达到神经元阈值电压时，比较器输出一个脉冲。

在脉冲神经网络应用中，神经元在每个时刻所受到的刺激强度是不一致且无规律的。若神经元在激活前，膜电位长期地处于比较器反相端电压和神经元激活阈值之间，单个比较器会过早地发放一个长脉冲。这会导致神经元脉冲发放时刻不准确、脉冲发放时长不稳定、脉冲发放数量与神经元激活次数不匹配等诸多问题。 在单个神经元测试中，也可通过检测膜电位是否下降到保持电压，判断神经元是否激活而实现脉冲输出功能。当把该神经元应用于脉冲神经网络，在其电荷累积阶段，可能只接收到强度较小脉的冲刺激，则膜电位将在保持电压上下波动，这也会导致错误的脉冲发放。

发明内容

本发明的目的在于提供一种基于神经元膜高低电位采样的脉冲电路，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案，包括神经元电路、神经元膜电位电压门限检测模块、神经元激活状态判断与激活脉冲发放模块、激活脉冲调理模块；所述神经元膜电位电压门限检测模块由高位和低位两个比较器I、II构成，神经元电路Output端口连接至比较器I的同相输入端和比较器II的反相输入端，将神经元膜电位信号在高电平侧和低电平侧分别与高位和低位检测电压比较并分别在相应时刻输出高位和低位指示脉冲信号；所述神经元激活状态判断与激活脉冲发放模块由有限状态机实现，并设有volth、voltl、reset、trig、clk、cnt_monitor六个端口，比较器I的输出端连接至volth端口，比较器II的输出端连接至voltl端口，在高位指示脉冲信号到来时刻能够进行神经元激活检测，并根据高位和低位指示脉冲信号的时差判断神经元的激活状态，并发放神经元激活触发脉冲信号；所述激活脉冲调理模块由脉冲过滤及延时时序逻辑电路和比较器III级联而成，脉冲过滤及延时时序逻辑电路设有trig、reset、clk、spk四个端口，trig、reset、clk端口分别与脉冲过滤及延时时序逻辑电路上的trig、reset、clk端口连接，spk端口与比较器III的同相输入端连接，将神经元激活触发脉冲信号设为一个单时钟周期激活脉冲，在单时钟周期激活脉冲到来时刻，按给定生成脉冲的脉宽和幅值输出神经元激活标准脉冲，且生成脉宽时滤除单脉冲刺激周期内，神经元激活状态判断与激活脉冲发放模块多发的重复激活脉冲信号。

作为本发明的一种优选技术方案，所述比较器高位检测电压被设定为大于低位检测电压，小于神经元阈值电压，比较器低位检测电压被设定为大于神经元保持电压；所述两个比较器I 、II，分别设置的高位和低位检测电压之间的最大裕度为该神经元阈值电压与保持电压之差，最小裕度随着驱动时钟频率的增大而减小；所述驱动时钟，当其频率高至某一值后，高位和低位检测电压之间的最小裕度为0。

作为本发明的一种优选技术方案，所述激活脉冲调理模块具备脉冲过滤及延时时序逻辑电路，该脉冲过滤及延时时序逻辑电路按给定脉宽生成标准脉冲，在生成脉冲时，滤除所述多发的重复激活脉冲信号；标准脉冲的脉宽被设定为等于神经元初始输入脉冲的脉宽，标准脉冲的幅值被设定为后级电路的兼容幅值。

作为本发明的一种优选技术方案，所述脉冲过滤及延时时序逻辑电路后级具备比较器，将所述标准脉宽脉冲调理为所设脉宽、幅值的标准脉冲。

作为本发明的一种优选技术方案，所述神经元激活状态判断与激活脉冲发放模块具有有限的状态，且在特定状态下，所述高位和低位指示脉冲信号可使该模块进入相邻的某一状态，即在有限状态中的一些状态下，所述神经元激活状态判断与激活脉冲发放模块输出低电平，在另一些状态下，所述神经元激活状态判断与激活脉冲发放模块输出高电平。

作为本发明的一种优选技术方案，所述神经元激活状态判断与激活脉冲发放模块的有限状态设为：用于等待高位检测脉冲信号的初始状态和最终状态，以及用于激活状态检测和单周期脉冲发放的状态1~3；在神经元激活状态判断与激活脉冲发放模块复位信号跳变时，该神经元激活状态判断与激活脉冲发放模块由复位状态进入初始状态；在初始状态下，当神经元激活状态判断与激活脉冲发放模块获得所述高位指示脉冲的高电平信号及所述低位指示脉冲的低电平信号时，进入状态1；在所述状态1下，当神经元激活状态判断与激活脉冲发放模块获得所述高位和低位指示脉冲的双路低电平信号时，进入状态2；在所述状态2下，当神经元激活状态判断与激活脉冲发放模块获得所述高位指示脉冲的低电平信号及所述低位指示脉冲的高电平信号时，根据计数模块寄存器中当前计数值与所设最大计数值的比较结果控制该神经元激活状态判断与激活脉冲发放模块进入状态3或最终状态。

与现有技术相比，本发明的有益效果是：该电路依据神经元激活时，神经元膜电压快速下降的过程判断神经元的激活状态。与单一门限比较器输出脉冲相比，基于其阈值电压、保持电压和神经元放电时间等性能参数开展电路匹配性优化，保障了发放脉冲的可靠性与准确性。该电路神经元激活状态判断与激活脉冲发放模块的状态机设计中，充分考虑了神经元膜电位可处于的各个状态及各状态下膜电位可能发生的变化，能够根据神经元膜电位电压门限检测模块发放的检测信号综合判断神经元激活状态并正确发放脉冲，保障神经元膜电位电压门限检测模块设置的门限具有更大的动态范围。

附图说明

图1为背景技术用于神经元脉冲发放的匹配电阻电路；

图2为背景技术用于神经元脉冲发放的膜电位检测电路；

图3为本发明膜电位检测型LIF神经元膜电位波形及其发放的脉冲序列；

图4为本发明基于IMT器件的神经元电路示意图；

图5为本发明IMT器件的I-V特性曲线；

图6为本发明神经元膜电位高低阈值采样脉冲电路模块构成；

图7为本发明神经元激活状态判断与激活脉冲发放模块状态转移图；

图8为本发明应用所设计脉冲电路的神经元中的各级信号；

图9为本发明高位检测门限电压设为最大临界值时所设计神经元脉冲电路的各级信号；

图10为本发明低位检测门限电压设为最小临界值时所设计神经元脉冲电路的各级信号；

图11为本发明高位和低位检测门限电压分别设为最大和最小临界值时所设计神经元脉冲电路的各级信号；

图12为本发明高位检测门限电压设为最大临界值且高位和低位检测门限电压之间保留最小裕度时所设计神经元脉冲电路的各级信号；

图13为本发明低位检测门限电压设为最小临界值且高位和低位检测门限电压之间保留最小裕度时所设计神经元脉冲电路的各级信号；

图14为本发明时钟设为高速时钟以及高位检测门限电压设为最大临界值且高位和低位检测门限电压之间保留最小裕度时所设计神经元脉冲电路的各级信号；

图15为本发明钟设为高速时钟以及低位检测门限电压设为最小临界值且高位和低位检测门限电压之间保留最小裕度时所设计神经元脉冲电路的各级信号；

图16为本发明脉冲神经网络全连接层结构示意图；

图17为本发明用于测试脉冲神经网络及神经元脉冲发放的手写数字图片；

图18为本发明全连接突触阵列输出到各神经元的刺激信号；

图19为本发明脉冲神经网络中各神经元膜电位与脉冲电路中神经元激活状态判断与激活脉冲发放模块发放的单位脉冲；

图20为本发明所设计的神经元脉冲电路最终发放的标准脉冲。

具体实施方式

实施例1

本发明公开了一种基于神经元膜高低电位采样的脉冲电路，本设计提出膜电位高低位同步采样，在高低膜电位出现的时刻分别在对应端口输出一个指示脉冲；根据两个膜电位检测信号发放时间及相对位置综合判断神经元激活状态并发放脉冲。由于神经元阈值激活电压和保持电压相距较远，且触发脉冲发放需要两个检测脉冲按先后顺序在一定时间内成对出现，可以有效避免由于干扰或膜电位在所设置的基准电压附近波动而导致的脉冲少发或误发现象。该神经元激活状态识别和激活脉冲电路能够即时、准确地发放标准脉冲激活信号，为大规模多层脉冲神经网络的层间信号匹配与脉冲神经网络和各功能模块间的信号交互提供了有力支撑。

图4所示，使用IMT器件的正向特性构建神经元电路，该IMT器件的I-V特性曲线如图5所示，其正向阈值电压为 0.705 V，保持电压为0.645 V。

首先，门限检测模块实现高低位膜电位采样，并在高低膜电位出现的时刻分别在对应输出端口输出一个指示脉冲；其次，神经元激活判断模块接收双路高位低膜电位指示脉冲序列并准确判断神经元激活时刻，并在输出端口发放单时钟周期神经元激活触发脉冲信号；接着，脉冲调理模块接收触发脉冲信号，并通过延时和电平转换生成神经元激活标准脉冲输出。所提出的神经元脉冲电路模块构成如图6所示，从左到右三个模块依次为：神经元膜电位电压门限检测模块、神经元激活状态判断与激活脉冲发放模块以及激活脉冲调理模块。

神经元膜电位电压门限检测模块由两个比较器构成。将膜电位信号输入到比较器1的同相输入端和比较器2的反相输入端。比较器1的反向输入端电压接近且略小于神经元激活阈值电位的基准电压0.7 V，当膜电位正向越过基准电压1时，比较器1输出端输出一个脉冲。比较器2的同向输入端电压接近且略大于神经元静息电位的基准电压0.65 V，当膜电位反向越过基准电压2时，比较器2输出端输出一个脉冲。

神经元激活状态判断与激活脉冲发放模块由有限状态机实现，该时序电路的时钟周期设置为 20 ns，且上电后需经过17 ns从复位状态进入工作模式。如图7所示的状态转移图中，volth表示膜电位高位检测信号，voltl表示膜电位低位检测信号，spkok表示是否允许脉冲发放的标志位，trig表示输出的激活脉冲信号，6位count寄存器用于记录计时器启动后膜电位下降阶段的实时计时信号，6位cnt_monitor端口用于同步输出计时信号，便于观察和调试神经元激活状态判断与激活脉冲发放模块。

初始状态：等待膜电位高位检测信号，若接收到该信号，说明膜电位达到神经元阈值电压，该时序模块进入状态1。否则，停留在初始状态。

状态1：初始化计时器，计时当膜电位进入下降阶段时，从高位到低位经过的时间，从而可在后续状态中判断本次膜电位下降是否由神经元激活事件产生。本状态同时判断膜电位是否进入膜电位高低位之间的过渡电压阶段，若是，则进入状态2，否则，停留在状态1，并重新初始化计时器。这样可以排除由于膜电位达到临界阈值电位而非真实阈值时，神经元膜电位电压门限检测模块误发放的高位检测信号的影响。

状态2：判断膜电位是否仍处于过渡电压阶段，若是，停留在状态2并保持计时。若再次接收到神经元膜电位电压门限检测模块误发放的高位检测信号，则返回状态1；若接收到低位采样信号，则判断计时的膜电位下降时间count是否小于700 ns，若是，则进入状态3；否则进入最终状态。当接收到其他检测信号输出组合时，回到状态1。这样可以排除由于膜电位达到临界阈值电位而非真实阈值时，反复越过比较器1的基准电压，使得神经元膜电位电压门限检测模块反复误发放高位检测信号带来的干扰和可能发生的其他干扰情况。

状态3：此时膜电位处于低位保持电位。判断在此之前，根据脉冲发放标志位spkok判断膜电位是否到达过阈值电压且经过中间过渡电压。若满足该条件，则将脉冲发放端口置1并进入最终状态，否则，不发放脉冲而进入最终状态。

最终状态：脉冲发放端口置0，停留在最终状态。等待神经元膜电位电压门限检测模块再次产生膜电位高位检测信号，则神经元激活状态判断与激活脉冲发放模块重新进入初始状态。

该模块从神经元激活前膜电位高位触发神经元激活状态判断与激活脉冲发放模块识别流程的角度出发，根据神经元膜电位电压门限检测模块产生的膜电位高低位检测信号出现顺序，综合考虑了膜电位在激活前后可能出现的各种情况，排除了由于膜电位接近高位而神经元未激活、膜电位高位震荡、神经元缓慢漏电和其他干扰导致的脉冲误发放情形。同时，由于神经元激活状态判断与激活脉冲发放模块的初始状态需由膜电位高位检测信号触发，自然地忽略了膜电位在低位保持电压附近震荡的情况，而不会因此误发放脉冲。

将神经元膜电位电压门限检测模块中两个分别表示膜电位高位和低位的输出脉冲序列输入该模块，该模块通过判断两个信号序列中脉冲出现的相对时间来识别神经元激活时刻并即时发放激活脉冲。由于神经元激活后，膜电位将在数十纳秒内，从激活状态高位阈值电压下降到静息状态低位保持电压，因此，当神经元膜电位电压门限检测模块输出相邻的高低位指示脉冲，并且这对脉冲间隔时间小于数十纳秒或数十个时钟周期时，神经元激活状态判断与激活脉冲发放模块识别到神经元激活，并输出一个脉冲。

激活脉冲调理模块由脉冲过滤及延时时序逻辑电路和比较器级联而成。将神经元激活状态判断与激活脉冲发放模块输出的单时钟周期激活脉冲调理为脉冲周期为2μs，占空比为50 %，幅值为3.3 V 的神经元激活标准脉冲输出以便于匹配后级神经网络或其他功能模块。在脉冲神经网络识别应用中，某些时刻可能出现过大脉冲刺激，导致神经元在单脉宽内被多次激活而发放多个脉冲。激活脉冲调理模块会在对外输出单个脉冲期间，忽略上级神经元激活状态判断与激活脉冲发放模块因神经元短时内多次激活而发放的重复激活脉冲信号。至此，适用于构建脉冲神经网络的神经元标准脉冲电路构建完成。

接着，将神经元的膜电位信号输入所提出的脉冲电路，并对神经元施加幅值为6V，周期为2μs，占空比为50 % 的脉冲刺激信号对神经元及脉电路进行测试。如图8所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。

在单个神经元电荷累积和脉冲发放行为测试中，普遍使用一定频率的高幅值脉冲作为刺激信号输入神经元，以测得神经元的膜电位波形。如图3所示，在这种测试方式下，神经元总能够被稳定地激活，同时产生规律的膜电位波形。在某些时刻，膜电位超过高位检测阈值 Vth，但未达到神经元激活阈值 Vref，此时比较器便会误发放脉冲。误发放时刻的神经元膜电位及输出脉冲信号已由符号“×”在图中标出。所提出的脉冲电路准确发放了所有激活脉冲。

实施例2

基于实施例1中构建的神经元与脉冲电路，测试所提出的脉冲发放体系中高位检测门限上限、低位检测门限下限及高低位检测门限间的最大裕度。使用周期为20 ns的时钟驱动该脉冲电路。分别调高和调低高位检测门限与低位检测门限，直至高位检测门时钟驱动该脉冲电路。分别调高和调低高位检测门限与低位检测门限，直至高位检测门使用与实施例1中相同的脉冲信号分别实施测试1~3。

测试1将高位检测门限设置为0.704 V,低位检测门限设置为0.65 V，对神经元及脉冲电路进行测试。如图9所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。 所提出的脉冲电路准确发放了所有激活脉冲。因此，高位检测门限上限可高至0.704 V，接近IMT器件阈值电压。

测试2将高位检测门限设置为0.7 V,低位检测门限设置为0.646 V，对神经元及脉冲电路进行测试。如图10所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。所提出的脉冲电路准确发放了所有激活脉冲。因此，低位检测门限下限可低至0.646 V，接近IMT器件保持电压。

测试3将高位检测门限设置为0.704 V,低位检测门限设置为0.646 V，对神经元及脉冲电路进行测试。如图11所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。所提出的脉冲电路准确发放了所有激活脉冲。因此，高低位检测门限间的最大裕度可高至0.058 V，接近IMT器件阈值电压与保持电压之差。

实施例3

基于实施例1中构建的神经元与脉冲电路，分别在最大门限设置范围内的最高和最低位置设置高低位检测门限。测试并得到在各门限设置方式下，能使所提出脉冲电路正确发放所有脉冲的高低位检测门限间应保留的最小裕度。该电路由周期为20 ns的时钟驱动。使用与实施例1中相同的脉冲信号分别实施测试4和5。

测试4将高位检测门限设置为0.704 V,低位检测门限设置为0.677 V，对神经元及脉冲电路进行测试。如图12所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。所提出的脉冲电路准确发放了所有激活脉冲。因此，当把高低位检测门限设置在范围内的最高位置时，高低门限间的最小裕度可低至0.027 V。

测试5将高位检测门限设置为0.672 V,低位检测门限设置为0.646 V，对神经元及脉冲电路进行测试。如图13所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。所提出的脉冲电路准确发放了所有激活脉冲。因此，当把高低位检测门限设置在范围内的最低位置时，高低门限间的最小裕度可低至0.026 V。

综合实施例2和实施例3，该神经元脉冲发放体系的门限电压支持在IMT器件阈值电压和保持电压之间的宽范围内进行设置，同时，高低门限间的最大裕度接近该IMT器件阈值电压与保持电压之差，因此，该体系具备较强的抗干扰能力。

实施例4

使用周期为0.2 ns的更高频率的时钟驱动，按照实施例3中的测试方法测试高低位检测门限间应保留的最小裕度。使用与实施例1中相同的脉冲信号分别实施测试6和7。

测试6将高位检测门限设置为0.704 V,低位检测门限设置为0.703 V，对神经元及脉冲电路进行测试。如图14所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。所提出的脉冲电路准确发放了所有激活脉冲。因此，当把高低位检测门限设置在范围内的最高位置时，高低门限间的最小裕度可低至0.001 V。

测试7将高位检测门限设置为0.647 V,低位检测门限设置为0.646 V，对神经元及脉冲电路进行测试。如图15所示，从上到下依次为对神经元施加的脉冲刺激信号、神经元膜电位波形、膜电位高位检测信号、膜电位低位检测信号、激活判断模块输出的脉冲序列信号、脉宽调理后的脉冲序列和幅值调理后最终发放的脉冲序列。所提出的脉冲电路准确发放了所有激活脉冲。因此，当把高低位检测门限设置在范围内的最低位置时，高低门限间的最小裕度可低至0.001 V。

因此，在更高频率的时钟驱动下，即使高低位检测门限电压之间只保留了很小的裕度, 该脉冲发放体系能够更准确地识别神经元激活时的膜电位高速边沿信号。

实施例5

基于实施例1中的神经元和脉冲电路构建脉冲神经网络，实现手写数字识别应用。MNIST 数据集中包含数万张 0 ~ 9 的手写数字灰度图片，图片的尺寸均为 28 × 28 像素，即每张图片由784个像素点组成。每个像素点由 0 ~ 255 中的某个值表示该点处的亮度，比如：0 表示该点为纯黑色，255 表示该点为纯白色，介于这两者间的各个值表示不同程度的灰色。将图片中的每个像素点进行脉冲编码，生成 784条 300 μs 的脉冲序列。每个脉冲序列上脉冲发放数量多少根据亮度值大小确定。像素点亮度值越大，表示该点处产生信号的刺激强度越大。在脉冲神经网络中，由该像素点亮度值编码得到的脉冲序列会包含更多的脉冲，对神经元施加更高强度的刺激。用于编码的单个脉冲周期为 3 μs，占空比为50 %，幅值为 3.3 V。

单个突触由一个 RRAM 器件和一个 NMOS 器件构成，按照图9所示的结构连接多个突触单元，据此构建一个 784 行，10 列的全连接层阵列。该阵列的行数等于每张图片的像素点数，其列数等于数字类别的数量。该阵列每行具有一个输入端，接收对应序数像素点转化的脉冲序列。为突触阵列提供 1 V 的工作电压，并将编码为 300 μs 脉冲序列的图像信号通过这些输入通道输入全连接层突触阵列。经过阵列中10列突触连接的并行乘加运算，最终在 300 μs 内同时输出10个不同的刺激脉冲信序列。由于脉冲序列形式的图像信号在每个时刻的输入并不相同，突触阵列输出的各脉冲的幅值即对神经元的刺激强度也会随时间发生变化。

神经元层包含10个神经元，它们分别接收突触阵列输出的刺激信号，同时会在这300 μs 内产生各自的膜电位信号。膜电位信号中包含着神经元的实时状态信息，从中可以看出各神经元的激活次数，激活次数最多的神经元序号表示脉冲神经网络预测的结果。将各神经元膜电位信号输入脉冲电路，得到各神经元激活脉冲输出。至此，1位二值权重脉冲神经网络构建完成。

将训练好的各个权重以0或1表示，并在初始化阶段写入上述网络的各单元 RRAM突触器件中，即可使用该脉冲神经网络对手写数字进行识别。各神经元在一段时间内会发放数量不等的脉冲，而脉冲发放数量最多的神经元序号即为脉冲神经网络的预测结果。调节激活脉冲调理模块，可使神经元发放脉宽和幅值符合需求的激活脉冲序列。

实施例6

在每个突触单元输入端前级联一个双输入或门，从或门的两个输入端分别输入图像脉冲序列和权重值，因此，该阵列不需要进行权重初始化操作。这些或门根据每一时刻获得的脉冲输入信号和权重值信号控制其所在路径的通断，能够实现权重0所在路径上信号连接的完全断开，提高了脉冲神经网络识别应用的可靠性。

为了提高脉冲神经网络的识别精度，将训练好的各个权重以5位二进制数表示。使用5个上述全连接突触阵列构建5位权重精度的脉冲神经网络。在手写数字识别应用中，将图像的脉冲序列信号同时输入5个阵列的脉冲序列输入端，同时将每个权重的5位二进制数分别送入对应的各阵列中，各阵列分别实现各位权重值对输入脉冲信号的调节。接着，将各阵列的输出刺激脉冲信号按对应的权重位进行放大和累加，可得到由5位权重精度网络输出的对应10个数字类别的脉冲刺激序列。神经元层的10个神经元受到对应脉冲序列的刺激，相应发放激活脉冲。

使用5位权重精度网络对如图10所示的手写数字 2 进行识别，并将脉冲发放模块的时钟周期设置为 2 ns，以提高神经元激活检测及脉冲发放的准确性。全连接突触阵列输出到各神经元的刺激信号、各神经元膜电位与脉冲电路中神经元激活状态判断与激活脉冲发放模块发放的单位脉冲、所设计的神经元脉冲电路最终发放的标准脉冲分别如图11、图12和图13所示。

在脉冲神经网络手写数字识别应用中，对应正确数字序数的神经元2在 300 μs的识别周期内发放了最多的脉冲，说明应用该脉冲发放模块的脉冲神经网络能够正确实现手写数字识别功能。所提出的神经元脉冲电路准确发放了对应各神经元所有激活时刻的脉冲，无误发和漏发现象，且发放时刻与神经元膜电位激活时刻一致。同时，该脉冲电路能够滤除某些时刻由于过大的输入脉冲刺激导致的神经元单脉冲脉宽内多次激活相应产生的多发的脉冲。表明所提出的神经元激活脉冲电路应用于实际脉冲神经网络构建时，具有应用简便、广泛适配各种神经元、可靠性好、抗干扰能力强、扩展性强等优点。

上述虽然对本发明的具体实施例作了详细说明，但是本发明并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化，而不具备创造性劳动的修改或变形仍在本发明的保护范围以内。

Claims (4)

1.一种基于神经元膜高低电位采样的脉冲电路，其特征在于：包括神经元电路、神经元膜电位电压门限检测模块、神经元激活状态判断与激活脉冲发放模块、激活脉冲调理模块；所述神经元膜电位电压门限检测模块由高位和低位两个比较器I、II构成，神经元电路的膜电位信号连接至比较器I的同相输入端和比较器II的反相输入端，将神经元膜电位信号在高电平侧和低电平侧分别与高位和低位检测电压比较并分别在相应时刻输出高位和低位指示脉冲信号；所述神经元激活状态判断与激活脉冲发放模块由有限状态机实现，并设有高位和低位相应指示脉冲信号接收端口，其在高位指示脉冲信号到来时刻能够进行神经元激活检测，并根据高位和低位指示脉冲信号的时差判断神经元的激活状态，并发放神经元激活触发脉冲信号；所述激活脉冲调理模块由脉冲过滤及延时时序逻辑电路和比较器III级联而成，脉冲过滤及延时时序逻辑电路设有触发脉冲信号输入端口及标准脉宽脉冲信号输出端口，其中，标准脉宽脉冲信号输出端口与比较器III的同相输入端连接；将神经元激活触发脉冲信号设为一个单时钟周期激活脉冲，在单时钟周期激活脉冲到来时刻，按给定生成脉冲的脉宽和幅值输出神经元激活标准脉冲，且生成脉宽时滤除单脉冲刺激周期内，神经元激活状态判断与激活脉冲发放模块多发的重复激活脉冲信号；所述神经元激活状态判断与激活脉冲发放模块具有有限的状态，且在特定状态下，所述高位和低位指示脉冲信号使该模块进入相邻的某一状态，即在有限状态中的一些状态下，所述神经元激活状态判断与激活脉冲发放模块输出低电平，在另一些状态下，所述神经元激活状态判断与激活脉冲发放模块输出高电平；所述神经元激活状态判断与激活脉冲发放模块的有限状态设为：用于等待高位检测脉冲信号的初始状态和最终状态，以及用于激活状态检测和单周期脉冲发放的状态1~3；在神经元激活状态判断与激活脉冲发放模块复位信号跳变时，该神经元激活状态判断与激活脉冲发放模块由复位状态进入初始状态；在初始状态下，当神经元激活状态判断与激活脉冲发放模块获得所述高位指示脉冲的高电平信号及所述低位指示脉冲的低电平信号时，进入状态1；在所述状态1下，当神经元激活状态判断与激活脉冲发放模块获得所述高位和低位指示脉冲的双路低电平信号时，进入状态2；在所述状态2下，当神经元激活状态判断与激活脉冲发放模块获得所述高位指示脉冲的低电平信号及所述低位指示脉冲的高电平信号时，根据计数模块寄存器中当前计数值与所设最大计数值的比较结果控制该神经元激活状态判断与激活脉冲发放模块进入状态3或最终状态。

2.根据权利要求1所述的一种基于神经元膜高低电位采样的脉冲电路，其特征在于：所述比较器高位检测电压被设定为大于低位检测电压，小于神经元阈值电压，比较器低位检测电压被设定为大于神经元保持电压；所述比较器I、比较器II，分别设置的高位和低位检测电压之间最大裕度为神经元阈值电压与保持电压之差，最小裕度随着驱动时钟频率的增大而减小；所述驱动时钟，当其频率高至某一值后，高位和低位检测电压之间最小裕度为0。

3.根据权利要求1所述的一种基于神经元膜高低电位采样的脉冲电路，其特征在于：所述激活脉冲调理模块具备脉冲过滤及延时时序逻辑电路，该脉冲过滤及延时时序逻辑电路按给定脉宽生成标准脉冲，在生成脉冲时，滤除所述多发的重复激活脉冲信号；标准脉冲的脉宽被设定为等于神经元初始输入脉冲的脉宽，标准脉冲的幅值被设定为后级电路的兼容幅值。

4.根据权利要求3所述的一种基于神经元膜高低电位采样的脉冲电路，其特征在于：所述脉冲过滤及延时时序逻辑电路后级具备比较器，将所述标准脉宽脉冲调理为所设脉宽、幅值的标准脉冲。