CN114897143A - 神经元单元电路、脉冲神经网络及智能物联网芯片 - Google Patents

神经元单元电路、脉冲神经网络及智能物联网芯片 Download PDF

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Abstract

本发明公开一种神经元单元电路、脉冲神经网络及智能物联网芯片，其中神经元单元电路包括：树突电路、含有膜电位电容的突触电路、胞体电路和时间规划模块，树突电路，根据输入脉冲信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号；突触电路存储权重，并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作，胞体电路，比较膜电位电容的膜电位与阈值电压，确定是否输出脉冲信号；时间规划模块，用于根据输入脉冲信号或前一层神经元单元输出的使能信号产生时序，以使阈值电压在胞体执行比较操作前存储至阈值电容，以及触发胞体执行比较操作。本发明实现了系统级、模块级到电路级的终极事件驱动电路。

Description

神经元单元电路、脉冲神经网络及智能物联网芯片
技术领域
本发明涉及集成电路技术领域，尤其涉及一种神经元单元电路、脉冲神经网络及智能物联网芯片。
背景技术
随着物联网电子设备越来越多，对物联网芯片的需求也越来越大。对芯片来说，功耗和时延是其性能的重要考量因素。
事件驱动型芯片因为具有较低的功耗和时延逐渐成为物联网芯片设计的主流。图1为类脑模型示意图，如图1所示，脉冲神经网络(Spiking Neural Network,简称SNN)借鉴人脑处理信息的机制，模拟人脑工作模式，其直接利用神经元的脉冲发放时间作为其输入与输出，充分利用时间信息，具备脉冲稀疏性，同时，脉冲神经元接收到脉冲时，将累计输入至膜电位，当膜电位达到阈值时才进行脉冲发放，即为事件驱动型。由于SNN具备脉冲稀疏性和其本身为事件驱动型，其可以类似于人脑更加高效地进行信息处理，实现低延时、低功耗，因此SNN芯片应用于智能物联网将成为趋势。
现有的SNN芯片主要是基于全局异步局部同步的方式以保证脉冲流正确处理的数字电路，由于需要局部同步，所以存在局部时钟，增加了硬件开销和能耗，而且神经元的连接不单一，当一个神经元与多个神经元连接时，会接收到多个脉冲，需要明确脉冲的先后顺序，因此还存在等待与冲突问题，网络规模较大时会更加严重。
发明内容
本发明提供一种神经元单元电路、脉冲神经网络及智能物联网芯片，用以克服上述现有技术中存在的技术问题，实现电路级无时钟事件驱动电路，且每个神经元可以同时接收多路脉冲，且互不干涉，避免了等待与冲突。
本发明提供的一种神经元单元电路，包括：树突电路、含有膜电位电容的突触电路、胞体电路和时间规划模块，所述树突电路，用于根据输入脉冲信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号；所述突触电路，用于存储权重，并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作，所述权重用于表示神经元之间的连接强度，以数字补码方式存储于突触电路中；所述胞体电路，用于比较膜电位电容的膜电位与阈值电压，确定是否输出脉冲信号；
所述时间规划模块，用于根据输入脉冲信号或前一层神经元单元输出的使能信号产生时序，以使阈值电压在胞体执行比较操作前存储至阈值电容，以及触发胞体执行比较操作。
本发明还提供的一种脉冲神经网络，包括多层神经元网络，神经网络层之间为全连接结构，每一层神经元网络包括至少两个如上述的神经元单元电路，第一层神经元网络层的输入为输入脉冲信号。
本发明还提供一种智能物联网芯片，包括：唤醒芯片和由唤醒芯片输出唤醒信号驱动触发进入工作模式的高性能模块，所述唤醒芯片包括多个功能处理模块，每个功能处理模块由事件驱动触发进入工作模式，每个功能处理模块包括多个电路单元，每个电路单元包括上述的脉冲神经网络。
本发明通过树突电路根据输入脉冲信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号来控突触的工作，免去时钟产生时序，实现了电路级异步电路；通过突触电路实现数模融合、存算一体，提升了电路的能效；通过时间规划模块根据输入脉冲信号或前一层神经元单元输出的使能信号产生时序保证胞体的正确比较输出。另外，突触电路中对数字补码表示的权重进行存储，用模拟电平表达出膜电位，模拟方法进行膜电位积累计算，使得电路能够同时接收多路脉冲，并可同时对膜电位电压产生影响，而互不干涉，从而避免了脉冲间的等待和冲突问题，由于膜电位采用模拟电平表达，利用了模拟电路天然的泄露行为，在连续时间域充分利用了脉冲间的时间信息，使得电路更加契合神经元模型。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为类脑模型示意图；
图2为本发明实施例提供的一种神经元单元电路结构示意图；
图3为本发明实施例提供的一种树突电路结构示意图；
图4为图3输入输出时序图；
图5为本发明实施例提供的一种突触电路的结构示意图；
图6为突触接收到兴奋复位信号Rst Ca时电路的充电过程示意图；
图7为突触接收到兴奋计算信号Excitation时的电荷转移示意图；
图8为突触接收到抑制复位信号Rst Cs时电路的放电过程示意图；
图9为突触接收到抑制计算信号Inhibition时的电荷转移示意图；
图10显示膜电位积累电路的等效结构示意图；
图11为脉冲神经网络的一层网络层的结构示意图；
图12为本发明实施例提供一种智能物联网芯片结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的技术方案更加清楚，以下结合附图对本发明的实施例进行详细说明。
图2为本发明实施例提供的一种神经元单元电路结构示意图，如图2所示，神经元单元电路，包括：树突电路10、含有膜电位电容的突触电路20、胞体电路30和时间规划模块40，树突电路10，用于根据输入脉冲信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号；突触电路20，用于存储权重，并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作，权重用于表示神经元之间的连接强度，以数字补码方式存储于突触电路中；胞体电路30，用于比较膜电位与阈值电压，确定是否输出脉冲信号；时间规划模块40，用于根据输入脉冲信号或前一层神经元单元输出的使能信号产生时序，以使阈值电压在胞体执行比较操作前存储至阈值电容，以及触发胞体执行比较操作。
本实施例中的神经元单元输入为输入脉冲信号或者前一层神经元输出的脉冲信号，无需内部时钟，当树突接收到输入脉冲时，如利用延迟链电路生成复位信号和计算信号，用于控制突触电路，突触电路的工作与否由树突输出信号触发，即突触电路也为事件触发电路。由于突触电路本身存储有计算权重，当接收到树突的触发信号后启动工作，根据权重与树突电路的计算信号计算膜电位电容上电压的变化，即改变膜电位电压。由于时间规划模块会根据前一层神经元输出脉冲而生成本层的时序，控制将阈值电压提前存储至阈值电容，以及控制胞体根据时序对阈值电容与膜电位电平进行比较输出，胞体的输出可作为下一层神经元树突的输入脉冲信号。
当膜电位积累(Integrate)到超过预设的阈值电压，则胞体向后发放脉冲(Fire)，若膜电位低于阈值电压，则膜电位逐渐回复至静息电平(Leakage)，即本发明实施例采用LIF神经元模型。
膜电位电容同时可以接收多个树突发过来的脉冲信号执行电荷转移，电压增减计算而不冲突，同时突触电路本身存储参与计算的权重，突触电路权重采用数字补码方式存储，膜电位采用模拟电位计算的数模结合，存算融合方式，实际为存算一体电路，使得本发明实施例中的突触电路避免了神经元内数据搬运的工作，从而具有较高的能效。
为达到电路级事件驱动，而无需任何时钟，本发明神经元中的树突电路根据输入脉冲信号生成相应的控制和计算信号，并使之不交叠，保证突触电路能够准确计算。图3为本发明实施例提供的一种树突电路结构示意图，图4为图3输入输出时序图，如图3所示和图4所示，其采用延迟链及相应逻辑门结构形成时延不同的脉冲复位信号(Rst Ca和Rst Cs)及计算信号(Excitation和Inhibition)，具体来说，复位信号包括兴奋复位信号Rst Ca和与兴奋复位信号反相的抑制复位信号Rst Cs，计算信号包括兴奋计算信号Excitation和与兴奋计算信号反相的抑制计算信号Inhibition。
突触电路包括：M个兴奋单元、N个抑制单元、M+N个权重存储单元、M+N个逻辑与门和一个膜电位电容，M个权重存储单元和兴奋计算信号对应连接到M个逻辑与门的输入，N个权重存储单元和抑制计算信号对应连接到N个逻辑与门的输入，M个逻辑与门的输出对应连接到M个兴奋单元，N个逻辑与门的输出对应连接到N个抑制单元，树突电路输出的兴奋复位信号用于控制M个兴奋单元是否对膜电位电容充电，树突电路输出的抑制复位信号用于控制N个抑制单元是否对膜电位电容放电，其中，M,N均为正整数，以下以M为3，N为1为例进行详细说明。
图5为本发明实施例提供的一种突触电路的结构示意图，如图5所示，上述的权重存储单元为锁存器，该权重由权重读写模块SPI确定并控制，每个锁存器可存储一位(1bit)数字权重(1或0)。存算一体的突触电路包括4位权重锁存器和积累泄露电路，4位(4bit)权重以4位补码形式存储在锁存器中，可简化兴奋或抑制单元的硬件结构，每个锁存器的输出连接到一个与逻辑门的输入，与逻辑门的另一个输入为树突的兴奋计算信号或抑制计算信号，bit0-bit2对应的逻辑与门的另一个输入为树突的兴奋计算信号，bit3对应的逻辑与门的另一个输入为抑制计算信号，每个突触电路具有7个兴奋单元和1个抑制单元，7个兴奋单元被分成三组(1,2,4)分别由bit0-bit2控制，抑制单元由bit3控制。为使兴奋抑制行为更好地匹配算法模型，Cs/Ca被设计成线性关系。
图6为突触接收到兴奋复位信号Rst Ca时电路的充电过程示意图，图7为突触接收到兴奋计算信号Excitation时的电荷转移示意图，图8为突触接收到抑制复位信号Rst Cs时电路的放电过程示意图，图9为突触接收到抑制计算信号Inhibition时的电荷转移示意图，图10显示膜电位积累电路的等效结构示意图，如图10所示，通过右侧的等效结构可以看出可以根据锁存器存储的权重扩展兴奋单元和抑制单元数，由于是模拟电路充电对膜电位电容来说，多个兴奋单元同时对其充电不会冲突，充放电相互不影响，而且能参与兴奋单元充电的个数可以由数字存储权重值大小表示，所以实现了数模融合，存算一体，既简化了硬件电路，又有效提升了电路的能效。
单个兴奋单元包括：第一PMOS管、第二PMOS管和兴奋单元电容，第一PMOS管漏极连接第一电源，第一PMOS管栅极与树突电路的兴奋复位信号输出端口连接，第一PMOS管源极与第二PMOS管的漏极及兴奋单元电容连接，第二PMOS管的栅极与树突电路的兴奋计算信号输出端口连接，第二PMOS管的源极与膜电位电容连接。
该电路中，第一PMOS管由栅极接入的兴奋复位信号控制使兴奋单元电容Ca充电，而第二PMOS管由栅极接入的兴奋计算信号控制电荷从兴奋单元电容Ca向膜电位电容Cmem转移。
参照图6和图7，上述电路工作过程中，在兴奋复位信号脉冲到来时，通过第一PMOS管对兴奋单元电容Ca充电，将其电压拉至电源电压VDD(1.2V)，随后，如果M个权重存储单元中任一个为1且兴奋计算信号到来时(第一PMOS管已关断)，第二PMOS管栅极电压被相应的与逻辑门从VDD(1.2V)降至VSS(0.6V)，从而第二PMOS管漏源导通，电荷从兴奋单元电容Ca向膜电位电容Cmem转移，直到兴奋单元电容Ca上的电压下降到VDD/2+|Vthp|关断第二PMOS管，每个脉冲到来，电荷转移量都是相同的，从而膜电位增量均为：
Figure BDA0003642659970000061
其中，Vthp为PMOS管的阈值电压。
以下的抑制单元工作类似，参照图8和图9，抑制单元包括：第一NMOS管、第二NMOS管和抑制单元电容，第一NMOS管源极接地，第一NMOS管栅极与树突电路的抑制复位信号输出端口连接，第一NMOS管漏极与第二NMOS管的源极及抑制单元电容连接，第二NMOS管的栅极与树突电路的抑制计算信号输出端口连接，第二NMOS管的漏极与膜电位电容连接。
第一NMOS管由栅极接入的抑制复位信号脉冲控制使抑制单元电容Cs放电，第二NMOS管由栅极的抑制计算信号控制电荷从膜电位电容Cmem向抑制单元电容Cs转移。如果N个权重存储单元中任一个为1且抑制计算信号到来时(第一NMOS管已关断)，电荷从膜电位电容Cmem向抑制单元电容Cs转移，每个脉冲到来，电荷转移量也是相同的，膜电位降低量均为：
Figure BDA0003642659970000071
其中，Vthn为NMOS管的阈值电压。
如图10所示，当有M个兴奋单元和N个抑制单元同时对膜电位充放电时，积累泄露电路，也就是膜电位积累电路可以等效为包括M个兴奋单元、N个抑制单元和一个膜电位电容，从而当有M个兴奋单元和N个抑制单元同时对膜电位充放电时，膜电位电压变化△Voltage可以根据以下公式得到。
Figure BDA0003642659970000072
从上述公式可以看出，本发明实施例神经元可以接收多路脉冲，这些脉冲即使同时对膜电位产生影响，也不会出现相互干渉，从而可避免脉冲间等待和冲突的问题。
由以上分析描述可知，突触电路不仅实现了数模融合，还实现了存算一体。锁存器完成权重的数字存储，膜电位积累电路完成模拟计算，并通过逻辑电路实现存储的数字权重参与模拟计算中。
本发明实施例通过树突电路根据输入脉冲信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号来控突触的工作，免去时钟产生时序，实现了电路级异步电路；通过突触电路实现数模融合、存算一体，提升了电路的能效；通过时间规划模块根据输入脉冲信号或前一层神经元单元输出的使能信号产生时序保证胞体的正确比较输出。另外，突触电路能够同时接收多路脉冲，并可同时对膜电位电压产生影响，而互不干涉，从而避免了脉冲间的等待和冲突问题，由于膜电位采用模拟电平表达，模拟电路天然的泄露行为类似于神经元的漏电行为，使得在连续时间域充分利用了脉冲间的时间信息，也使得本发明的神经元电路与神经元模型更加契合。
本发明实施例还提供一种脉冲神经网络，包括多层神经元网络，神经网络层之间为全连接结构，每一层神经元网络包括至少两个上述实施例中的神经元单元电路，第一层神经元网络层的输入为输入脉冲信号。由上面实施例可知每一层操作依照LIF神经元模型进行，图11为脉冲神经网络的一层网络层的结构示意图，如图11所示，该层神经元的树突D接收前一层的脉冲输出信号，产生复位信号和计算信号触发与其连接的一行突触S，当树突的输入为In，突触的权重为W，膜电位的改变量为△Vmem时，图11表示的神经元对应的膜电位改变量可表示为如下矩阵计算形式：
Figure BDA0003642659970000081
在上述实施例的基础上，图12为本发明实施例提供一种智能物联网芯片结构示意图，如图12所示，本实施例的智能物联网芯片包括：唤醒芯片和由唤醒芯片输出唤醒信号驱动触发进入工作模式的高性能模块，唤醒芯片包括多个功能处理模块，每个功能处理模块由事件驱动触发进入工作模式，每个功能处理模块包括多个电路单元，每个电路单元包括上述实施例中的脉冲神经网络。由于上述脉冲神经网络为电路级事件驱动电路，因此，该智能物联网芯片实现了从系统级到模块级，再到电路级的终极事件驱动，使得每一级电路的数据流动不再相互等待，达到了实时响应的效果。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种神经元单元电路，其特征在于，包括：树突电路、含有膜电位电容的突触电路、胞体电路和时间规划模块，
所述树突电路，用于根据输入脉冲信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号；
所述突触电路，用于存储权重，并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作，所述权重用于表示神经元之间的连接强度，以数字补码方式存储于突触电路中；
所述胞体电路，用于比较膜电位电容的膜电位与阈值电压，确定是否输出脉冲信号；
所述时间规划模块，用于根据输入脉冲信号或前一层神经元单元输出的使能信号产生时序，以使阈值电压在胞体执行比较操作前存储至阈值电容，以及触发胞体执行比较操作。
2.根据权利要求1所述的电路，其特征在于，所述复位信号包括兴奋复位信号和与兴奋复位信号反相的抑制复位信号，计算信号包括兴奋计算信号和与兴奋计算信号反相的抑制计算信号。
3.根据权利要求2所述的电路，其特征在于，所述突触电路包括：M个兴奋单元、N个抑制单元、M+N个权重存储单元、M+N个逻辑与门和一个膜电位电容，M个权重存储单元和兴奋计算信号对应连接到M个逻辑与门的输入，N个权重存储单元和抑制计算信号对应连接到N个逻辑与门的输入，M个逻辑与门的输出对应连接到M个兴奋单元，N个逻辑与门的输出对应连接到N个抑制单元，树突电路输出的兴奋复位信号用于控制M个兴奋单元是否对膜电位电容充电，树突电路输出的抑制复位信号用于控制N个抑制单元是否对膜电位电容放电，M，N均为正整数。
4.根据权利要求3所述的电路，其特征在于，所述兴奋单元包括：第一PMOS管、第二PMOS管和兴奋单元电容，第一PMOS管漏极连接第一电源，第一PMOS管栅极与树突电路的兴奋复位信号输出端口连接，第一PMOS管源极与第二PMOS管的漏极及兴奋单元电容连接，第二PMOS管的栅极与树突电路的兴奋计算信号输出端口连接，第二PMOS管的源极与膜电位电容连接。
5.根据权利要求3所述的电路，其特征在于，所述抑制单元包括：第一NMOS管、第二NMOS管和抑制单元电容，第一NMOS管源极接地，第一NMOS管栅极与树突电路的抑制复位信号输出端口连接，第一NMOS管漏极与第二NMOS管的源极及抑制单元电容连接，第二NMOS管的栅极与树突电路的抑制计算信号输出端口连接，第二NMOS管的漏极与膜电位电容连接。
6.根据权利要求3所述的电路，其特征在于，所述权重存储单元为锁存器。
7.根据权利要求1-6中任一项所述的电路，其特征在于，所述树突电路中包括延迟链以产生异步时序。
8.一种脉冲神经网络，其特征在于，包括多层神经元网络，神经网络层之间为全连接结构，每一层神经元网络包括至少两个如权利要求1-7中任一项所述的神经元单元电路，第一层神经元网络层的输入为输入脉冲信号。
9.一种智能物联网芯片，其特征在于，包括：唤醒芯片和由唤醒芯片输出唤醒信号驱动触发进入工作模式的高性能模块，所述唤醒芯片包括多个功能处理模块，每个功能处理模块由事件驱动触发进入工作模式，每个功能处理模块包括多个电路单元，每个电路单元包括如权利要求8所述的脉冲神经网络。
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