CN116700431B - 事件驱动的时钟生成方法及装置、芯片及电子设备 - Google Patents

事件驱动的时钟生成方法及装置、芯片及电子设备 Download PDF

Info

Publication number
CN116700431B
CN116700431B CN202310973748.9A CN202310973748A CN116700431B CN 116700431 B CN116700431 B CN 116700431B CN 202310973748 A CN202310973748 A CN 202310973748A CN 116700431 B CN116700431 B CN 116700431B
Authority
CN
China
Prior art keywords
event
clock
clock generation
output
event driven
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310973748.9A
Other languages
English (en)
Other versions
CN116700431A (zh
Inventor
常胜
图芭·代米尔吉
西克·萨迪克·尤艾尔阿明
任宇迪
米歇尔·德·马尔奇
乔宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Shizhi Technology Co ltd
Original Assignee
Shenzhen Shizhi Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Shizhi Technology Co ltd filed Critical Shenzhen Shizhi Technology Co ltd
Priority to CN202310973748.9A priority Critical patent/CN116700431B/zh
Publication of CN116700431A publication Critical patent/CN116700431A/zh
Application granted granted Critical
Publication of CN116700431B publication Critical patent/CN116700431B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Biophysics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明公开了一种事件驱动的时钟生成方法及装置、芯片及电子设备。为解决现有异步电路缺乏时钟带为电路设计带来不便、数据需要规范化的缺点或需求，本发明通过接收脉冲事件的请求信号或应答信号并对其计数，若计数达到预设值后，翻转输出时钟的电平状态，实现事件驱动地时钟信号生成，以用于降噪、泄露、读出层等多个场景下的低功耗操作。本发明可以在异步电路中以恰当的时机、位置使用时钟，不需要复杂电路设计，对数据进行规范化。本发明适于神经形态芯片、异步电路领域。

Description

事件驱动的时钟生成方法及装置、芯片及电子设备
技术领域
本发明涉及一种事件驱动的时钟生成方法及装置、芯片及电子设备，并具体涉及一种在芯片内部根据脉冲事件驱动而生成时钟的方法及装置、芯片及电子设备。
背景技术
时序逻辑电路分为同步电路和异步电路，二者主要区别在于电路控制机制。同步电路受统一时钟信号控制，异步电路则使用握手替代统一时钟，采用的是一种数据驱动的控制机制。
同步电路因统一的时钟而可以简化电路设计。但随着半导体工艺进入超深亚微米阶段，高速同步电路设计遇到前所未有的挑战：时钟分布、功耗、时序收敛、工艺偏差、设计复杂性等问题日益突出，而异步电路没有统一时钟，也就不存在时钟偏差问题，且异步电路功耗低（无输入无计算）、高速（由局部延迟决定而非全局最差延迟决定）、辐射低（局部时钟倾向于随机启动）、模块化程度高、移植性好、抗PVT鲁棒性高、平均效率的性能指标好等优良特点，尤其是神经形态计算的发展，逐步受到人们的重视。
异步电路有时也称为无时钟（clockless）或者自定时（self-timed）电路，顾名思义，就是没有全局时钟的电路。在异步电路中，器件并没有一个统一的时钟，前后级直接告知对方能否接收数据。具体来说，就是通过前后级直接发送握手信号（Request/REQ/请求、Acknowledge/ACK/应答）来保证数据传输的正确性。捆绑数据（Bundled-data）是这种机制的一个标准术语，其含义是数据和控制信号捆绑在一起，而其中控制信号则起到了在同步电路中时钟信号所起的作用。异步电路具有如上所述的技术优势的本质原因在于异步电路的局域信号（local signaling）特点。更多异步电路设计信息，可以参考现有技术1。
现有技术1：《异步电路设计原理——系统透视》，电子工业出版社，Jens Sparsø，Steve Furber著，2009年1月。
对于一个电路系统，尤其是一个异步电路系统，在恰当的时机、位置使用时钟，对于整个系统而言可能会存在诸多益处或必要，比如出于功耗或/和计算的便捷性（电路设计的复杂性）、数据规范化（normalization）等多方面因素考虑。本发明的目的在于披露一种由脉冲事件（也称事件）驱动生成时钟的方法及装置、芯片及电子设备。
发明内容
为了解决或缓解上述部分或全部技术问题，本发明是通过如下技术方案实现的：
一种事件驱动的时钟生成方法，接收脉冲事件的请求信号或应答信号，并对其计数；若计数达到预设值后，翻转输出时钟的电平状态。
在某类实施例中，所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。
在某类实施例中，所述脉冲事件来自事件相机或脉冲神经网络中的层。
在某类实施例中，所述预设值在213至218区间内。
在某类实施例中，通过级联的D触发器对所述请求信号或应答信号计数。
在某类实施例中，使用多路复用器至少接收所述脉冲事件的请求信号或应答信号，以及外部时钟，并择一输出至计数器，实现所述计数。
在某类实施例中，在翻转输出时钟的电平状态后，执行以下之一：
i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；
ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。
在某类实施例中，所述输出时钟应用于以下之一或多个：事件相机降噪、脉冲神经网络中的泄露电路、神经形态芯片的读出层。
在某类实施例中，所述输出时钟应用于神经形态芯片的读出层；与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。
在某类实施例中，若有通道胜出，则输出中断信号以指示有通道胜出。
一种事件驱动的时钟生成装置，该装置包括：时钟分频器，被配置为接收脉冲事件的请求信号或应答信号，并对其计数；若计数达到预设值后，时钟分频器翻转输出时钟的电平状态。
在某类实施例中，所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。
在某类实施例中，所述脉冲事件来自事件相机或脉冲神经网络中的层。
在某类实施例中，所述预设值在213至218区间内。
在某类实施例中，所述时钟分频器包括级联的D触发器，并通过级联的D触发器对所述请求信号或应答信号计数。
在某类实施例中，该装置包括多路复用器；所述多路复用器至少接收所述脉冲事件的请求信号或应答信号，以及外部时钟，并择一输出至所述时钟分频器以实现所述计数。
在某类实施例中，时钟分频器在翻转输出时钟的电平状态后，执行以下之一：
i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；
ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。
在某类实施例中，所述输出时钟应用于以下之一或多个：事件相机降噪电路、脉冲神经网络中的泄露电路、神经形态芯片的读出层。
在某类实施例中，所述输出时钟应用于神经形态芯片的读出层；与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。
在某类实施例中，若有通道胜出，则输出中断信号以指示有通道胜出。
一种芯片，该芯片包括如前任一项所述的事件驱动的时钟生成装置。
一种电子设备，该电子设备包括如前所述的芯片或如前任一项所述的事件驱动的时钟生成装置。
本发明的部分或全部实施例，具有如下有益技术效果：
1）在异步电路系统中，可以适时地为某些模块（比如计算模块）生成所需时钟，该些模块再根据生成的时钟执行某些运算，这取得了功耗或电路设计复杂性等方面优势。
2）融合异步电路和同步电路，充分发挥各种电路的优势。
3）保证数据规范化。即，对每N个事件做出推断/处理，这种机制允许时间数据/信息规范化。
更多的有益效果将在优选实施例中作进一步的介绍。
以上披露的技术方案/特征，旨在对具体实施方式部分中所描述的技术方案、技术特征进行概括，因而记载的范围可能不完全相同。但是该部分披露的这些新的技术方案同样属于本发明文件所公开的众多技术方案的一部分，该部分披露的技术特征与后续具体实施方式部分公开的技术特征、未在说明书中明确描述的附图中的部分内容，以相互合理组合的方式披露更多的技术方案。
本发明任意位置所披露的所有技术特征所组合出的技术方案，用于支撑对技术方案的概括、专利文件的修改、技术方案的披露。
附图说明
图1是某优选实施例生成内部慢时钟的框图；
图2是依据脉冲事件获得内部慢时钟的方案框图；
图3是时钟分频器的示例图；
图4是事件驱动生成时钟的波形示例图；
图5是读出层输出通道标记及中断信号的示例图；
图6是读出层输出与通道及寄存器示意图；
图7是SLOW_CLK配置寄存器配置内容对对应描述关系图。
具体实施方式
由于不能穷尽描述各种替代方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案中的要点内容进行清楚、完整地描述。对于下文未详细披露的其它的技术方案和细节，一般均属于本领域通过常规手段即可实现的技术目标或技术特征，限于篇幅，本发明不对其详细介绍。
除非是除法的含义，本发明中任意位置的“/”均表示逻辑“或”。本发明任意位置中的“第一”、“第二”等序号仅仅用于描述上的区分标记，并不暗示时间或空间上的绝对顺序，也不暗示冠以这种序号的术语与冠以其它定语的相同术语必然是不同的指代。
本发明会对各种用于组合成各种不同具体实施例的要点进行描述，这些要点将被组合至各种方法、产品中。在本发明中，即便仅在介绍方法/产品方案时所描述的要点，意味着对应的产品/方法方案也明确地包括该技术特征。
本发明中任意位置处描述存在或包括某步骤、模块、特征时，并不暗示这种存在是排它性地唯一存在，本领域技术人员完全可以根据本发明所披露的技术方案而辅以其它技术手段而获得其它实施例。本发明所公开的实施例，一般是出于披露优选实施例的目的，但这并不暗示该优选实施例的相反实施例，为本发明所排斥/排除，只要这种相反实施例至少解决了本发明的某个技术问题，都是本发明所希望涵盖的。基于本发明中具体实施例描述的要点，本领域技术人员完全可以对某些技术特征施加替换、删减、增加、组合、调换顺序等手段，获得一个仍遵循本发明构思的技术方案。这些未脱离本发明技术构思的方案也在本发明保护范围之内。
发明人发现，本发明的事件驱动生成时钟的方法及装置至少适用于如下场景之一或多个：
1、事件相机（DVS）等神经形态传感器的降噪电路。传感器输出的事件到来后，事件驱动时钟生成后，用于降噪电路需执行的各种数据计算，构建一个事件驱动的降噪电路，即没有事件生成，就没有对应的降噪电路动态功耗。降噪电路可以使用生成的时钟更新内部状态，比如DVS降噪电路中时间戳（比如基于16比特循环计数器）更新。
举例地，某种降噪电路的实现逻辑是：坐标为（x，y）的像素生成的事件，被降噪电路放行的前提是该像素周围的若干邻居像素（基于寄存器定义）中至少有一个像素在该事件时间戳之前的预定时间窗口长度（芯片实现时，可以是基于寄存器比特所定义的时钟周期数量）内生成过脉冲事件。
2、在神经形态芯片的读出层（readout layer）中近似匹配分类所需的频率。读出层可以使用生成的时钟作为移动平均时钟（moving average clock）去定时（time）移动平均输出分类的计算。
3、脉冲神经网络中的某些层/某些神经元，其泄露电路接收所生成的时钟以触发泄露操作。举例地，对于某层，包括泄露生成模块，其根据存储于特定SRAM中的所提供的泄漏值来更新层中神经元的状态值（膜电压），泄露电路的使能（enable）可以通过相应的寄存器比特（比如LKEN）来配置。
当然，本发明完全可以不限于此，且不以此为限。在典型应用中，举例地，生成的时钟频率可以是10Hz至10kHz，具体频率取决于时钟的内部使用或具体的应用。
上述生成的时钟，本发明也称其为内部慢时钟（internal slow clock）。内部慢时钟除了通过前述事件驱动生成外，基于芯片系统级设计考虑，其同时还可以通过芯片外部输入引脚提供。换言之，某优选实施例中，内部慢时钟可以通过如下两种方式提供：
1）外部输入引脚；
2）内部生成，其依赖对内部DVS（或其它）粗事件率（raw event rate）的分频（dividing）。
内部生成的内部慢时钟，可以是利用随机连续生成的内部DVS事件（尽管其生成频率可能波动），当然也可以是芯片中任何其模块所生成的事件，比如脉冲神经网络的某一/几层。通过使用一个常数（即分频因子，比如214至217）对所生成的事件的数量进行分频。用于分频的常数，可以通过寄存器配置，比如SLWCLK[6:7]。
参考图1，其展示了上述优选实施例的整体方案框图。通过芯片引脚，可以从外部引入外部时钟CLK作为时钟源，当然另一种时钟源可以是基于事件的应答信号ACK或请求信号REQ。
然后该两种时钟源作为多路复用器MUX的输入，经过选择信号0/1择一输出，之后基于时钟分频器和优选为可配置的分频因子对输入进行分频，得到内部慢时钟。
分频因子可以使用2个比特配置，举例而言，00对应214分频、01对应215分频、10对应216分频、11对应217分频。
在另一类实施例中，可以省略多路复用器、外部时钟，不提供依赖外部时钟生成的内部慢时钟选项。换言之，该类实施例仅包括事件驱动生成时钟的方案。
参考图2，其展示了某类实施例中如何依据脉冲事件获得内部慢时钟的方案框图。
举例地，从事件相机（DVS）或脉冲神经网络（SNN）中某些层，输出脉冲事件（简称事件），其被送入时钟分频器。时钟分频器优选为计数器，更优选为通过D触发器（DFF）实现的分频器。此处分频器本质上实现的是计数功能，计数器的输出即为分频后的输出。
依次级联的D触发器构成的时钟分频器，只能实现2n分频（n为正整数），并不能实现一般偶数分频，通过其它已知的计数器实现方案，比如根据输入信号上升沿触发循环计数，特定计数后翻转输出电平即可，具体实施方案此处不再赘述。
参考图3，其给出了通过级联的D触发器所实现时钟分频器。该分频器电路结构属于经典的常见的分频器结构，其采用了多个级联的D触发器，且D触发器的D端与端连接，输出的Q端与下一个D触发器的时钟输入端CP连接。如果多路复用器选择外部时钟作为分频输入，那么构成的时钟分频链路就是一种十分常规的分频方案。本发明的某类优选实施例中，提供了该可选的常规时钟分频链路，用于提升芯片设计灵活性。
如果多路复用器选择事件的应答信号ACK或请求信号REQ作为分频输入，那么该时钟分频器/计数器实现对脉冲事件的计数，并在达到预设值后，分频输出信号电平翻转。而此处分频输出的信号，作为本发明分频后时钟。本发明不以图3所示的分频器/计数器的实施方式为限。
参考图4，其展示了将（脉冲）事件作为时钟源，生成分频后时钟的示意图。在第一时间区间（Δt1）内，时钟分频器共计接收214个（示例，也可以是213~218中任意值）事件的ACK或REQ信号，在第二时间区间（Δt2）内，时钟分频器也共计接收214个事件的ACK或REQ信号。换言之，时钟分频器/计数器每接收到预设数量的事件的ACK或REQ信号，其输出时钟的电平状态就发生一次翻转。
由于事件出现的随机性，因此Δt1和Δt2之间并不总是严格相等。这意味着通过事件驱动所生成的“时钟”并非占空比为50%的、周期性的时钟，这与前述常规分频方案所获得的时钟特性不同（参考图3中的波形图）。但该种时钟的优势是：每发生若干（比如正整数N）事件，即触发特定的操作/处理。如前所述的3种应用场景，但本发明不以这些应用为限。
除了示例1所展示的（i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转，事件驱动所生成的时钟还可以是示例2所示的（ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。对于示例1，时钟的上升沿、下降沿，均可以作为后级系统触发电路操作的定时信号；如果仅仅只利用上升沿或下降沿作为触发定时信号，以图中数值为例，则意味着每215个脉冲事件触发一次操作。
对于示例2，则是可以一直以上升沿或下降沿为触发定时信号，所述的一段时间，是相较于第一/第二时间区间而言很短的一个时间。在某类实施例中，获得示例1所示的时钟波形后，通过一个电路模块将其转换为示例2的波形，这是本领域技术人员所熟知的技术，此处不再赘述。而在另一示例中，其时钟波形是与示例2反相的时钟信号波形。
参考图5，计数器输出的内部慢时钟，可以作为读出层的时钟。示例地，读出层可以输出4比特数据用于标记胜出通道。“0000”标记为没有通道胜出，“0001”标记为通道#0胜出……，“1111”标记通道#14胜出。此外，在某类实施例中，仅当有通道胜出时，还可以将中断信号拉高，输出高电平，用于指示有通道胜出。当前，中断信号为低电平也是合理、可行的。
进一步参考图6，对于示例的15个通道，每个通道有具有16比特寄存器，用于记录该通道接收到的脉冲事件数量，并取寄存器具有最大值的通道为胜出者。优选地，若胜出者对应的最大值还超过预设阈值，则读出层输出通道标记外，且还可以示例地输出300纳秒长度的高电平，用于指示有通道胜出。读出层的输出，示例地，通过芯片引脚输出。
示例地，使用前述内部慢时钟，可以是基于读出层的通道接收到若干脉冲事件。内部慢时钟的上升沿或下降沿触发前述的通道胜出者判断及读出层输出等。
在某类实施例中，读出层维持输出通道标记直至输出通道标记需要切换为另一输出通道标记。换言之，如果没有内部慢时钟到来，读出层会维持最后的输出状态，读出层的输出仅仅在其接收到内部慢时钟时才会改变状态。
在某另一类实施例中，读出层还可以为输出通道标记设定一个维持时长（timeout），若没有有效输入（比如DVS没有有效的输入）且输出通道标记超时后，则恢复为“0000”这种没有通道胜出标记。该类实施例的优势是，可以避免芯片外部辅以必要的电路以在设定延迟后忽略芯片读出层输出引脚的输出结果，以克服诸如DVS没有有效输入且没有足够的脉冲事件触发内部慢时钟到来进而出现即便没有有效输入却依然维持原输出的逻辑错误，同时也避免了为不同的应用环境开发不同的电路，因为不同的应用环境需要不同的时间窗口，换言之，该类实施例降低了综合物料、开发成本。
以上为读出层使用内部慢时钟的示例。对于应用于滤波电路、泄露生成器等方向，如何应用本发明所生成的内部慢时钟，本领域技术人员可以根据实际情况或需要而应用本领域的普通技术知识，此处不再赘述，且本发明不以所举实例为限。
参考图7，其展示了某类实施例中SLOW_CLK配置寄存器示例。该配置寄存器长度为8比特，[0]、[1]比特应用于读出层，[2]、[3]比特应用于泄露生成器，[4]、[5]比特应用于DVS滤波器/电路，[6]、[7]比特用于配置时钟分频器。当然，这些仅仅是一个示例，本发明完全可以不限于此，且不以此为限。
尽管已经参考本发明的具体特征和实施例描述了本发明，但是在不脱离本发明的情况下仍可以对其进行各种修改、组合、替换。本发明的保护范围旨在不限于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例，并且这些方法、模块可能还被实施在相关联、相互依赖、相互配合、前/后级的一个或多个产品、方法当中。
因此，说明书和附图应简单地视为由所附权利要求限定的技术方案的部分实施例的介绍，因而应根据最大合理解释原则对所附权利要求解读，并旨在尽可能涵盖本发明公开范围内的所有修改、变化、组合或等同物，同时还应避免不合常理的解读方式。
为了实现更好的技术效果或出于某些应用的需求，本领域技术人员可能在本发明的基础之上，对技术方案做出进一步的改进。然而，即便该部分改进/设计具有创造性或/和进步性，只要依赖本发明的技术构思，覆盖了权利要求所限定的技术特征，该技术方案同样应落入本发明的保护范围之内。
所附的权利要求中所提及的若干技术特征可能存在替代的技术特征，或者对某些技术流程的顺序、物质组织顺序可以重组。本领域普通技术人员知晓本发明后，容易想到该些替换手段，或者改变技术流程的顺序、物质组织顺序，然后采用了基本相同的手段，解决基本相同的技术问题，达到基本相同的技术效果，因此即便权利要求中明确限定了上述手段或/和顺序，然而该些修饰、改变、替换，均应依据等同原则而落入权利要求的保护范围。
结合本文中所公开的实施例中描述的各方法步骤或模块，能够以硬件、软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用或设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为在本发明所要求保护的范围之外。

Claims (22)

1.一种事件驱动的时钟生成方法，其特征在于：
接收脉冲事件的请求信号或应答信号，并对其计数；
若计数达到预设值后，翻转输出时钟的电平状态；
所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。
2.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
所述脉冲事件来自事件相机。
3.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
所述脉冲事件来自脉冲神经网络中的层。
4.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
所述预设值在213至218区间内。
5.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
通过级联的D触发器对所述请求信号或应答信号计数。
6.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
使用多路复用器至少接收所述脉冲事件的请求信号或应答信号，以及外部时钟，并择一输出至计数器，实现所述计数。
7.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
在翻转输出时钟的电平状态后，执行以下之一：
i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；
ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。
8.根据权利要求1-7任一项所述的事件驱动的时钟生成方法，其特征在于：
所述输出时钟应用于以下之一或多个：事件相机降噪、脉冲神经网络中的泄露电路、神经形态芯片的读出层。
9.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：
所述输出时钟应用于神经形态芯片的读出层；
与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；
若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；
若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。
10.根据权利要求9所述的事件驱动的时钟生成方法，其特征在于：
若有通道胜出，则输出中断信号以指示有通道胜出。
11.一种事件驱动的时钟生成装置，其特征在于，该装置包括：
时钟分频器，被配置为接收脉冲事件的请求信号或应答信号，并对其计数；
若计数达到预设值后，时钟分频器翻转输出时钟的电平状态；
所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。
12.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
所述脉冲事件来自事件相机。
13.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
所述脉冲事件来自脉冲神经网络中的层。
14.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
所述预设值在213至218区间内。
15.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
所述时钟分频器包括级联的D触发器，并通过级联的D触发器对所述请求信号或应答信号计数。
16.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
该装置包括多路复用器；所述多路复用器至少接收所述脉冲事件的请求信号或应答信号，以及外部时钟，并择一输出至所述时钟分频器以实现所述计数。
17.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
时钟分频器在翻转输出时钟的电平状态后，执行以下之一：
i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；
ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。
18.根据权利要求11-17任一项所述的事件驱动的时钟生成装置，其特征在于：
所述输出时钟应用于以下之一或多个：事件相机降噪电路、脉冲神经网络中的泄露电路、神经形态芯片的读出层。
19.根据权利要求11所述的事件驱动的时钟生成装置，其特征在于：
所述输出时钟应用于神经形态芯片的读出层；
与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；
若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；
若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。
20.根据权利要求19所述的事件驱动的时钟生成装置，其特征在于：
若有通道胜出，则输出中断信号以指示有通道胜出。
21.一种芯片，其特征在于：
该芯片包括权利要求11-20任一项所述的事件驱动的时钟生成装置。
22.一种电子设备，其特征在于：
该电子设备包括权利要求21所述的芯片或权利要求11-20任一项所述的事件驱动的时钟生成装置。
CN202310973748.9A 2023-08-04 2023-08-04 事件驱动的时钟生成方法及装置、芯片及电子设备 Active CN116700431B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310973748.9A CN116700431B (zh) 2023-08-04 2023-08-04 事件驱动的时钟生成方法及装置、芯片及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310973748.9A CN116700431B (zh) 2023-08-04 2023-08-04 事件驱动的时钟生成方法及装置、芯片及电子设备

Publications (2)

Publication Number Publication Date
CN116700431A CN116700431A (zh) 2023-09-05
CN116700431B true CN116700431B (zh) 2024-02-02

Family

ID=87831473

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310973748.9A Active CN116700431B (zh) 2023-08-04 2023-08-04 事件驱动的时钟生成方法及装置、芯片及电子设备

Country Status (1)

Country Link
CN (1) CN116700431B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105811971A (zh) * 2014-12-29 2016-07-27 京微雅格（北京）科技有限公司 基于计数器的可变频时钟源和fpga器件
CN108537331A (zh) * 2018-04-04 2018-09-14 清华大学 一种基于异步逻辑的可重构卷积神经网络加速电路
CN113711510A (zh) * 2019-04-12 2021-11-26 微芯片技术股份有限公司 相位预测器和相关联的使用方法
CN113885654A (zh) * 2020-07-03 2022-01-04 富泰华工业（深圳）有限公司 跨时钟域信号传输方法、电路及电子装置
CN114897143A (zh) * 2022-02-20 2022-08-12 北京大学 神经元单元电路、脉冲神经网络及智能物联网芯片
CN115392445A (zh) * 2022-02-20 2022-11-25 杭州未名信科科技有限公司 脉冲神经网络芯片架构、芯片及系统

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105811971A (zh) * 2014-12-29 2016-07-27 京微雅格（北京）科技有限公司 基于计数器的可变频时钟源和fpga器件
CN108537331A (zh) * 2018-04-04 2018-09-14 清华大学 一种基于异步逻辑的可重构卷积神经网络加速电路
CN113711510A (zh) * 2019-04-12 2021-11-26 微芯片技术股份有限公司 相位预测器和相关联的使用方法
CN113885654A (zh) * 2020-07-03 2022-01-04 富泰华工业（深圳）有限公司 跨时钟域信号传输方法、电路及电子装置
CN114897143A (zh) * 2022-02-20 2022-08-12 北京大学 神经元单元电路、脉冲神经网络及智能物联网芯片
CN115392445A (zh) * 2022-02-20 2022-11-25 杭州未名信科科技有限公司 脉冲神经网络芯片架构、芯片及系统

Also Published As

Publication number Publication date
CN116700431A (zh) 2023-09-05

Similar Documents

Publication Publication Date Title
US6260152B1 (en) Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains
US7742551B2 (en) Pulse counter with clock edge recovery
US7239576B2 (en) Memory device and method of controlling the same
US5327019A (en) Double edge single data flip-flop circuitry
KR20020002526A (ko) 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
US9934171B2 (en) Serial communication link with optimal transfer latency
US6493829B1 (en) Semiconductor device enable to output a counter value of an internal clock generation in a test mode
US3971960A (en) Flip-flop false output rejection circuit
US5138189A (en) Asynchronous state machine synchronization circuit and method
KR950011302B1 (ko) 데이타 일치 검출 회로
US7071725B2 (en) Data processing apparatus and logical operation apparatus
CN116700431B (zh) 事件驱动的时钟生成方法及装置、芯片及电子设备
CN100576742C (zh) 静态锁存器
US6239618B1 (en) Buffer with fast edge propagation
JPS6114203Y2 (zh)
US6445236B1 (en) Master-slave flip-flop circuit with embedded hold function and method for holding data in a master-slave flip-flop circuit
US7049864B2 (en) Apparatus and method for high frequency state machine divider with low power consumption
US6556645B2 (en) Multi-bit counter
US20070035332A1 (en) Circuit and method for calculating a logical combination of two input operands
KR20030010246A (ko) 디-플립 플롭 회로
ITMI991386A1 (it) Circuito per realizzaione di un tempo minimo di wake - up nei circuiti logici di wake - up
JP2778527B2 (ja) 計数回路
US6570930B2 (en) Three-state differential data transmission with self latching ability
JPH0918299A (ja) パルス幅補正回路
JP2924100B2 (ja) 状態遷移回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant