CN115392445A - 脉冲神经网络芯片架构、芯片及系统 - Google Patents

脉冲神经网络芯片架构、芯片及系统 Download PDF

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叶乐
刘影
何为
王志轩
黄如
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Abstract

本发明公开一种脉冲神经网络芯片架构、芯片及系统,其中脉冲神经网络芯片架构,包括:阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络,所述阈值交叉型数据转换器,用于将输入模拟信号进行时间域上编码,输出模拟信号跨越每一个电压阈值的第一路脉冲信号以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号;事件预检测器,用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间;其中,脉冲神经网络的层间为全连接,第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动,其他层的神经元由前一层的输出脉冲驱动,决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。本发明可以免去时钟同步,降低功耗,实现终极事件驱动。

Description

脉冲神经网络芯片架构、芯片及系统
技术领域
本发明涉及集成电路技术领域,尤其涉及一种脉冲神经网络芯片架构、芯片及系统。
背景技术
随着物联网电子设备越来越多,对物联网芯片的需求也越来越大。对芯片来说,功耗和时延是其性能的重要考量因素。
事件驱动型芯片因为具有较低的功耗和时延逐渐成为物联网芯片设计的主流。脉冲神经网络(Spiking Neural Network,简称SNN)借鉴人脑处理信息的机制,模拟人脑工作模式,其直接利用神经元的脉冲发放时间作为其输入与输出,充分利用时间信息,具备脉冲稀疏性,同时,脉冲神经元接收到脉冲时,将累计输入至膜电位,当膜电位达到阈值时才进行脉冲发放,即为事件驱动型。由于SNN具备脉冲稀疏性和其本身为事件驱动型,其可以类似于人脑更加高效地进行信息处理,实现低延时、低功耗,因此SNN芯片应用于智能物联网将成为趋势。
现有的SNN芯片主要是基于全局异步局部同步的方式以保证脉冲流正确处理的数字电路,由于存在局部同步,需要同步时钟,故仍存在额外功耗。
发明内容
本发明提供一种脉冲神经网络芯片架构、芯片及系统,可以解决上述技术问题,可以免去时钟同步,降低功耗。
本发明提供的一种脉冲神经网络芯片架构,包括:阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络,所述阈值交叉型数据转换器,用于将输入模拟信号进行时间域上编码,输出模拟信号跨越每一个电压阈值的第一路脉冲信号以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号;所述事件预检测器,用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间;其中,脉冲神经网络的层间为全连接,第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动,其他层的神经元由前一层的输出脉冲驱动,决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。
本发明还提供一种智能物联网芯片,包括系统级芯片、模块级芯片和电路级芯片,其中,系统级芯片包括唤醒芯片和由唤醒芯片基于事件驱动的多个高性能芯片;模块级芯片,包括多个功能处理模块,每个功能处理模块均由事件驱动;电路级芯片采用上述的脉冲神经网络芯片架构。
本发明还提供一种智能物联网系统,包括多个物联网芯片,所述物联网芯片采用上述的脉冲神经网络芯片架构。
本发明通过阈值交叉型数据转换器将输入模拟信号进行时间域上编码形成脉冲作为脉冲神经网络的第一层输入的事件驱动,脉冲神经网络的其他层由前一层输出的脉冲作为驱动,最后由事件预检测器形成的时间信息确定脉冲神经网络何时输出计算结果,保证芯片电路级也实现事件驱动,从而对整个电路系统来说,完全免去了时钟同步,降低功耗,实现终极事件驱动。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供一种脉冲神经网络芯片架构示意图;
图2为图1对应的脉冲神经网络芯片架构示意图;
图3为本发明实施例提供的脉冲神经网络中神经元单元的结构示意图;
图4为图3中神经元的工作流程图;
图5为本发明实施例提供的决策决定器的结构示意图;
图6为本发明实施例提供的一种树突电路结构示意图;
图7为图6输入输出时序图。
图8为本发明实施例提供的一种突触电路的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
为使本发明的技术方案更加清楚,以下结合附图对本发明的实施例进行详细说明。
图1为本发明实施例提供一种脉冲神经网络芯片架构示意图,其主要包括对输入信号信息的脉冲采集并进行时域编码,即采用阈值交叉型数据转换器(Level CrossingAnalog-to-Digital Converter,LC-ADC),之后由事件预检测器进行事件筛选检测,生成事件检测窗,最后将时域编码脉冲输入脉冲神经网络,而对应事件检测窗上升沿和下降沿的开始时间和结束时间可用于脉冲神经网络中的控制信号。
图2为图1对应的脉冲神经网络芯片架构示意图,本实施例中的脉冲神经网络芯片架构包括:阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络,阈值交叉型数据转换器,用于将输入模拟信号进行时间域上编码,输出模拟信号跨越每一个电压阈值的第一路脉冲信号,即脉冲请求信号,以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号,即脉冲方向信号;事件预检测器,用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间;其中,脉冲神经网络的层间为全连接,第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动,其他层的神经元由前一层的输出脉冲驱动,决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。
本实施例中,如图1所示,输入(input)模拟信号经过LC-ADC后完成时域量化编码,输出脉冲请求信号Req,其代表ADC进行了一次采样,输出脉冲方向信号Dir,其代表模拟信号变化的方向是增大,若方向是减小,则Dir为零。
本实施例中,首先是阈值交叉型数据转换器将输入模拟信号进行时间域上编码,形成两路脉冲信号,输入脉冲神经网络,因此,脉冲神经网络的第一层为两个神经元,同时,两路脉冲信号还由事件预检测器进行处理生成开始信号(Start)和结束信号(Stop),开始信号用于使能脉冲神经网络进行复位,脉冲神经网络开始对复位之后所到来的脉冲进行处理,实现推断功能。当结束信号到来时,脉冲神经网络会产生推断结果,实现智能分类的功能。
本实施例中脉冲神经网络芯片架构中免去了时钟,通过事件预检测器的开始信号对电路复位,脉冲神经网络运算过程中,第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动,其他层的神经元由前一层的输出脉冲驱动,从而真正实现了电路级异步事件驱动。
本实施例通过阈值交叉型数据转换器将输入模拟信号进行时间域上编码形成脉冲作为脉冲神经网络的第一层输入的事件驱动,脉冲神经网络的其他层由前一层输出的脉冲作为驱动,最后由事件预检测器形成的时间信息确定脉冲神经网络何时输出计算结果,保证芯片电路级也实现事件驱动,从而对整个电路系统来说,完全免去了时钟同步,降低功耗,实现终极事件驱动。
在实际应用中,上述架构还包括权重读写模块SPI,用于控制神经元存储的用于神经元计算的权重的读写。脉冲神经网络是模拟人脑处理信息的工作机制,不同神经元之间的连接强度是不同的,在脉冲神经网络中一般用权重来表征神经元之间的连接强度,因此,需要根据脉冲神经网络的模型训练出用于神经元计算时的权重,权重读写模块将通过模型训练得到的权重配置到相应的神经元,以提升网络与实际的匹配性。
图3为本发明实施例提供的脉冲神经网络中神经元单元的结构示意图,图4为图3中神经元的工作流程图,如图3所示,脉冲神经网络中每个神经元单元包括树突电路、含有膜电位电容的突触电路、胞体电路和时间规划模块,树突电路,用于根据阈值交叉型数据转换器的两路脉冲输出信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号;突触电路,用于存储权重,并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作,权重用于表示神经元之间的连接强度,以数字补码方式存储于突触电路中;胞体电路,用于比较膜电位电容的膜电位与脉冲发放阈值电压,确定是否输出脉冲信号;时间规划模块,用于根据第一路脉冲信号/第二路脉冲信号或前一层神经元单元输出的使能信号产生时序,以使阈值电压在胞体执行比较操作前存储至阈值电容,以及触发胞体执行比较操作。
如图4所示,脉冲神经网络首先启动复位,之后如果没有脉冲输入,则进入rest状态,如果有脉冲输入,则启动时间规划模块开始产生时序,以使阈值电压在胞体执行比较操作前存储至阈值电容,以及触发胞体执行比较操作,同时,还将脉冲输入给神经元的树突以产生用于生成控制和计算信号,发送给突触,突触基于接收到的脉冲信号执行计算改变膜电位,最终胞体比较膜电位与发放脉冲的阈值电压确定是否发放脉冲,如满足发放则发放脉冲,即膜电位大于或等于阈值电压时,发放一个脉冲,同时进入复位,之后进入下一个脉冲循环或rest状态,否则不发放,即膜电位小于阈值电压时,不发放脉冲,同时进入膜电位泄露,之后进入下一个脉冲循环或rest状态。
图5为本发明实施例提供的决策决定器的结构示意图,决策决定器,用于对最后一层神经元的输出脉冲信号进行计数统计并进行推断,当事件预检测器的结束时间到来时,将推断结果输出。如图5所示,决策决定器包括比较器和与最后一层神经元个数相同的异步计数器,每个异步计数器对与其连接的神经元输出脉冲信号进行计数,比较器的使能信号为事件预检测器生成时间窗的结束时间对应的脉冲沿,当比较器使能信号有效时,输出异步计数器计数较大的计数结果,即计数器较大所在的位置作为推断结果。
为达到电路级事件驱动,而无需任何时钟,本发明实施例中的神经元的树突电路根据输入脉冲信号生成相应的控制和计算信号,并使之不交叠,保证突触电路能够准确计算。
图6为本发明实施例提供的一种树突电路结构示意图,图7为图6输入输出时序图,如图6所示和图7所示,其采用延迟链及相应逻辑门结构形成时延不同的脉冲复位信号(RstCa和Rst Cs)及计算信号(Excitation和Inhibition),具体来说,复位信号包括兴奋复位信号Rst Ca和与兴奋复位信号反相的抑制复位信号Rst Cs,计算信号包括兴奋计算信号Excitation和与兴奋计算信号反相的抑制计算信号Inhibition。复位信号包括兴奋复位信号和与兴奋复位信号反相的抑制复位信号,计算信号包括兴奋计算信号和与兴奋计算信号反相的抑制计算信号。
突触电路包括锁存器单元和膜电位积累电路,锁存器单元用于存储以数字补码形式表示的权重,膜电位积累电路用于将锁存器存储的权重与树突电路输出的计算信号进行运算并控制膜电位电容的电压增减。突触电路后面将详细说明。
具体应用中本发明实施例的架构,还可以包括配置模块,用于配置脉冲神经网络的神经元层间触发使能机制,其既可以采用软件实现,也可以采用硬件实现,还可以采用软硬件结合方式实现。
图8为本发明实施例提供的一种突触电路的结构示意图,如图8所示,其中,权重存储在锁存器,该权重由权重读写模块SPI确定并控制,从权重读写模块读取的权重缓存在锁存器中,每个锁存器可存储一位(1bit)数字权重(1或0)。存算一体的突触电路包括4位权重锁存器和膜电位积累电路,4位(4bit)权重以4位补码形式存储在锁存器中,可简化兴奋或抑制单元的硬件结构,每个锁存器的输出连接到一个与逻辑门的输入,与逻辑门的另一个输入为树突的兴奋计算信号或抑制计算信号,bit0-bit2对应的逻辑与门的另一个输入为树突的兴奋计算信号,bit3对应的逻辑与门的另一个输入为抑制计算信号,每个突触电路具有7个兴奋单元和1个抑制单元,7个兴奋单元被分成三组(1,2,4)分别由bit0-bit2控制,抑制单元由bit3控制。为使兴奋抑制行为更好地匹配算法模型,Cs/Ca被设计成线性关系。
上述电路中可根据锁存器存储的权重扩展兴奋单元和抑制单元数,膜电位电容同时可以接收多个树突发过来的脉冲信号执行电荷转移,电压增减计算而不冲突,即模拟电路充电对膜电位电容来说,多个兴奋单元同时对其充电不会冲突,充放电相互不影响;同时突触电路本身存储参与计算的权重,能参与兴奋单元充电的个数可以由数字存储权重值大小表示,突触电路权重采用数字补码方式存储,膜电位采用模拟电位计算,不仅实现了数模结合,而且实现了存算融合,实际为存算一体电路,使得本发明实施例中的突触电路避免了神经元内数据搬运的工作,既简化了硬件电路,又有效提升了电路的能效。
本发明实施例还提供一种智能物联网芯片,包括系统级芯片、模块级芯片和电路级芯片,其中,系统级芯片包括唤醒芯片和由唤醒芯片基于事件驱动的多个高性能芯片;模块级芯片,包括多个功能处理模块,每个功能处理模块均由事件驱动;电路级芯片采用上述的脉冲神经网络芯片架构。由于上述脉冲神经网络为电路级事件驱动电路,因此,该智能物联网芯片实现了从系统级到模块级,再到电路级的终极事件驱动,使得每一级电路的数据流动不再相互等待,达到了实时响应的效果。
本发明实施例还提供一种智能物联网系统,包括多个物联网芯片,物联网芯片采用上述的脉冲神经网络芯片架构。同样,由于脉冲神经网络芯片电路为电路级事件驱动,使得每一级电路的数据流动不再相互等待,也达到了实时响应的效果。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种脉冲神经网络芯片架构,其特征在于,包括:阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络,
所述阈值交叉型数据转换器,用于将输入模拟信号进行时间域上编码,输出模拟信号跨越每一个电压阈值的第一路脉冲信号以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号;
所述事件预检测器,用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间;
其中,脉冲神经网络的层间为全连接,第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动,其他层的神经元由前一层的输出脉冲驱动,决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。
2.根据权利要求1所述的架构,其特征在于,还包括:权重读写模块,用于控制神经元存储的用于神经元计算的权重的读写。
3.根据权利要求2所述的架构,其特征在于,脉冲神经网络中每个神经元单元包括树突电路、含有膜电位电容的突触电路、胞体电路和时间规划模块,
所述树突电路,用于根据阈值交叉型数据转换器的两路脉冲输出信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号;
所述突触电路,用于存储权重,并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作,所述权重用于表示神经元之间的连接强度,以数字补码方式存储于突触电路中;
所述胞体电路,用于比较膜电位电容的膜电位与脉冲发放阈值电压,确定是否输出脉冲信号;
所述时间规划模块,用于根据第一路脉冲信号/第二路脉冲信号或前一层神经元单元输出的使能信号产生时序,以使阈值电压在胞体执行比较操作前存储至阈值电容,以及触发胞体执行比较操作。
4.根据权利要求3所述的架构,其特征在于,所述复位信号包括兴奋复位信号和与兴奋复位信号反相的抑制复位信号,计算信号包括兴奋计算信号和与兴奋计算信号反相的抑制计算信号。
5.根据权利要求3所述的架构,其特征在于,所述突触电路包括锁存器单元和膜电位积累电路,锁存器单元用于存储以数字补码形式表示的权重,膜电位积累电路用于将锁存器存储的权重与树突电路输出的计算信号进行运算并控制膜电位电容的电压增减。
6.根据权利要求3所述的架构,其特征在于,还包括:配置模块,用于配置脉冲神经网络的神经元层间触发使能机制。
7.根据权利要求1-6中任一项所述的架构,其特征在于,所述决策决定器,用于对最后一层神经元的输出脉冲信号进行计数统计并进行推断,当事件预检测器的结束时间到来时,将推断结果输出。
8.根据权利要求7所述的架构,其特征在于,所述决策决定器包括比较器和与最后一层神经元个数相同的异步计数器,每个异步计数器对与其连接的神经元输出脉冲信号进行计数,比较器的使能信号为事件预检测器生成时间窗的结束时间对应的脉冲沿,当比较器使能信号有效时,输出异步计数器计数较大的计数结果。
9.一种智能物联网芯片,其特征在于,包括系统级芯片、模块级芯片和电路级芯片,
其中,系统级芯片包括唤醒芯片和由唤醒芯片基于事件驱动的多个高性能芯片;
模块级芯片,包括多个功能处理模块,每个功能处理模块均由事件驱动;
电路级芯片采用如权利要求1-8中任一项所述的脉冲神经网络芯片架构。
10.一种智能物联网系统,其特征在于,包括多个物联网芯片,所述物联网芯片采用如权利要求1-8中任一项所述的脉冲神经网络芯片架构。
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Publication number Priority date Publication date Assignee Title
CN116056285A (zh) * 2023-03-23 2023-05-02 浙江芯源交通电子有限公司 一种基于神经元电路的信号灯控制系统及电子设备
CN116700431A (zh) * 2023-08-04 2023-09-05 深圳时识科技有限公司 事件驱动的时钟生成方法及装置、芯片及电子设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116056285A (zh) * 2023-03-23 2023-05-02 浙江芯源交通电子有限公司 一种基于神经元电路的信号灯控制系统及电子设备
CN116056285B (zh) * 2023-03-23 2023-06-23 浙江芯源交通电子有限公司 一种基于神经元电路的信号灯控制系统及电子设备
CN116700431A (zh) * 2023-08-04 2023-09-05 深圳时识科技有限公司 事件驱动的时钟生成方法及装置、芯片及电子设备
CN116700431B (zh) * 2023-08-04 2024-02-02 深圳时识科技有限公司 事件驱动的时钟生成方法及装置、芯片及电子设备

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