ITMI991386A1 - Circuito per realizzaione di un tempo minimo di wake - up nei circuiti logici di wake - up - Google Patents

Description

DESCRIZIONE

dell’ invenzione industriale dal titolo:

“Circuito per realizzazione di un tempo minimo di wake - up nei circuiti logici di wake - up.”

La presente invenzione si riferisce ad un circuito per la realizzazione di un tempo minimo di wake - up (di "risveglio") nei circuiti logici di wake - up.

Obiettivo primario nella realizzazione di un sistema elettronico è quello di ridurre in modo sensibile le dissipazioni di potenza.

Una strada perseguibile per ottenere ciò è quella di fare in modo che quelle parti del sistema che reagiscono ad eventi sporadici vengano poste in uno stato di attesa, detto anche di "energy saving".

Per riattivare queste parti si utilizza un segnale specifico generato da una circuiteria detta di wake - up.

La funzione di questa circuiteria di wake - up è quella di confrontare i segnali di ingresso e uscita di un dispositivo da controllare in modo tale che sia possibile rilevare eventuali variazioni dello stato del dispositivo.

La circuiteria di wake - up può essere integrata anche aH'intemo di un qualunque dispositivo del sistema, come buffer, contatori, shift register, ecc. che funge da interfaccia tra gli eventi sporadici precedentemente detti ed il resto del sistema.

La circuiteria di wake - up è caratterizzata da due parametri fondamentali: 1) minimo impulso d'ingresso; 2) durata minima del segnale di wake - up.

Il minimo impulso d'ingresso rappresenta la minima durata temporale che una variazione dello stato di ingresso della circuiteria di wake - up deve avere perché detta circuiteria generi il segnale di wake - up.

La durata minima del segnale di wake - up rappresenta la minima durata temporale che il segnale di wake - up deve avere una volta che è stato attivato, cioè una volta che il segnale di wake - up è portato ad un livello logico basso. Trascorso questo tempo minimo il segnale potrà tornare nello stato iniziale, cioè ad un livello logico alto, quando gli ingressi e le uscite del dispositivo controllato tornano ad essere uguali.

Le soluzioni circuitali note hanno il problema che trascorso il tempo minimo in cui il segnale deve essere attivo, cioè ad un livello logico basso, detto segnale presenta un ritardo temporale a tornare nello stato iniziale, cioè quando gli ingressi e le uscite del dispositivo controllato tornano ad essere coincidenti.

In vista dello stato della tecnica descritto, scopo della presente invenzione è quello di garantire il rispetto del secondo parametro che caratterizza la circuiteria di wake - up.

In accordo con la presente invenzione, tale scopo viene raggiunto mediante un circuito per la realizzazione di un tempo minimo di wake - up, caratterizzato dal fatto di comprendere un circuito monostabile atto a disattivare il segnale di wake - up quando detto segnale è attivo da un tempo superiore ad un tempo minimo stabilito da detto circuito monostabile.

Grazie alla presente invenzione è possibile realizzare un circuito che garantisca il minimo periodo in cui il segnale di wake - up rimanga attivo in modo tale che al termine di detto periodo il segnale di wake - up possa tornare allo stato iniziale senza nessun ritardo quando i segnali di ingresso e di uscita del dispositivo controllato tornano a coincidere.

Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali:

la figura 1 mostra un circuito necessario per garantire la durata minima del segnale di WAKE - UP secondo la tecnica nota;

la figura 2 illustra in modo schematico le forma d'onde temporali dei vari segnali presenti nel circuito di figura 1 ;

la figura 3 mostra una rappresentazione schematica del circuito necessario per garantire la durata minima del segnale di WAKE - UP secondo la presente invenzione;

la figura 4 illustra una specifica realizzazione circuitale di una porzione del circuito di figura 3;

la figura 5 mostra una rappresentazione complessiva del circuito secondo la presente invenzione;

la figura 6 illustra in modo schematico alcune forme d’onde temporali dei vari segnali presenti nel circuito di figura 5 quando un impulso ha durata inferiore alla durata del minimo tempo di wake - up;

la figura 7 illustra alcune forme d'onde temporali dei vari segnali presenti nel circuito di figura 5 quando un impulso ha durata superiore alla durata del minimo tempo di wake - up;

la figura 8 mostra una più completa realizzazione circuitale della presente invenzione;

la figura 9 illustra un possibile esempio di implementazione della logica di wake - up.

In figura 1 è mostrato un circuito per garantire la durata minima del segnale di WAKE - UP secondo la tecnica nota.

Secondo quanto illustrato in tale figura si nota che il segnale W1 presente sulla linea 1 è l'ingresso di una rete ritardatrice 2, necessaria a garantire la durata del tempo minimo di wake - up, e l'ingresso di un blocco logico NOR 3. Detto blocco ha come altro ingresso il segnale proveniente da detta rete ritardatrice 2. Detto blocco 3 presenta sulla linea di uscita OUT NOR 4 un segnale alto solo se entrambi gli ingressi sono bassi.

Si notano inoltre un blocco logico invertitore 5, che ha come segnale di ingresso l'uscita del blocco 3, ed un blocco logico invertitore 6 che ha come ingresso l'uscita del blocco 5. Il segnale di uscita del blocco 6 è il segnale di WAKE - UP 50.

Quando avviene una variazione di durata sufficiente, il segnale W1 presente sulla linea 1 commuta da zero ad uno e l'uscita del blocco logico 3 si porta al livello zero attivando quindi il segnale di WAKE - UP, ponendo, cioè, l'uscita dell'invertitore 6 ad un livello basso.

Quando il segnale W1 presente sulla linea commuta da uno a zero l'uscita del blocco logico NOR 3 toma ad uno disattivando il segnale di WAKE - UP, ponendo cioè un valore alto sulla linea di uscita del blocco 6 solo quando entrambi gli ingressi sono a zero, e questo avviene solo dopo il tempo di ritardo introdotto dalla rete ritardatrice 2. Questa transizione del segnale di WAKE - UP da attivo a disattivo avviene indipendentemente dal tempo di permanenza nello stato uno del segnale W1 e quindi dal tempo trascorso dalla variazione del segnale di ingresso. Pertanto il segnale di WAKE - UP si disattiva sempre dopo il ritardo introdotto dalla rete ritardatrice 2.

In figura 2 sono illustrate in modo schematico le forme d'onde temporali dei vari segnali presenti nel circuito di figura 1.

Secondo quanto illustrato in tale figura si nota una pluralità di assi delle ascisse indicanti il tempo ed un asse delle ordinate indicante lo stato logico dei segnali.

Il primo grafico rappresenta l’andamento del segnale W1 e si nota che questi rimane attivo per un periodo T1. Il secondo grafico mostra l'andamento dei segnale di uscita OUT_NOR del blocco logico 3 e si nota che è ad un livello logico basso per un tempo T2 = T1 Tdelay dove Tdelay rappresenta il ritardo introdotto dalla rete ritardatrice 2. Il terzo grafico mostra l’andamento del segnale di WAKE - UP cioè l'uscita dell'invertitore 6 e si nota che il periodo durante il quale rimane attivo ha una durata pari a T2.

In figura 3 è mostrata una rappresentazione schematica di principio del circuito necessario per garantire la durata minima del segnale di WAKE - UP secondo la presente invenzione.

Secondo quanto illustrato in tale figura si nota che il segnale W1 è l’ingresso del blocco logico NOR 3 e di un blocco 7 rappresentante un circuito monostabile, cioè un circuito che permette un solo stato possibile.

Questa soluzione permette di implementare un circuito in cui, se il segnale di WAKE - UP è attivo da un tempo superiore al minimo stabilito, può essere disattivato senza ritardi; altrimenti si deve attendere che detto segnale di WAKE - UP resti attivo per un tempo necessario ad uguagliare quello minimo richiesto e successivamente si possa disabilitare.

Infatti, quando il segnale W1 commuta da zero ad uno e rimane attivo per un tempo superiore a quello minimo, il segnale generato dal circuito 7 si trova già al livello logico zero, come in seguito descritto in dettaglio nella figura 4. Quindi, in questo caso, il blocco 3 esegue la commutazione da zero ad uno non appena il segnale W1 commuta da uno a zero.

Quando il segnale W1 commuta da uno a zero ed il segnale di WAKE -UP non ha ancora raggiunto il minimo periodo di durata nello stato basso, cioè nello stato di attivazione, l'impulso del circuito 7 non è ancora terminato e quindi l'uscita 8 è ancora ad uno. Questo comporta che l'uscita OUT_NOR del blocco 3 non commuti fino a quando l'uscita del circuito 7 non toma a zero, cioè dopo un periodo minimo dall'istante in cui è stato attivato il segnale Wl, come in seguito descritto in dettaglio nella figura 4.

Pertanto se il ritardo è dimensionato opportunamente il segnale di WAKE - UP verrà disattivato dopo un tempo pari alla durata minima del segnale di WAKE - UP dal termine della variazione dell'ingresso Wl.

In figura 4 è illustrata una specifica realizzazione circuitale di una porzione del circuito di figura 3, particolarmente del circuito monostabile 7.

Secondo quanto illustrato in tale figura si nota che il segnale Wl è l'ingresso di un blocco bistabile 9 detto flip - flop. Questo ingresso è anche detto CLOCK ed ha la funzione di stabilire l'intervallo di tempo durante il quale il flip - flop acquisisce il valore presente su una linea 10 per memorizzarlo. Questo linea 10 è detta D e su di essa è posto un dato da memorizzare. Nella figura in esame il valore della linea 10 è alto, cioè uno. Il blocco 9 ha, inoltre, un segnale di uscita 11 detto OUT, che coincide con l'uscita 8 del circuito monostabile 7.

La tabella della verità del flip - flop è la seguente:

Lo stato stabile del flip - flop risulta essere quello per cui l’uscita OUT sia uguale a zero e l'ingresso R complementato uguale ad uno.

Quando l'ingresso di clock del blocco 9 riceve la transizione del segnale Wl, l'uscita del blocco 9 si porta ad un livello logico alto e determina la generazione dell'impulso da parte del monostabile 7.

Dopo un tempo di ritardo, introdotto dalla rete ritardatrice 12, il segnale d'uscita del blocco 9 giunge ad un ingresso INP_NAND 18 di un blocco logico NAND 13. Per mezzo della retroazione, composta dalla serie di invertitori 15 e 16, il segnale presente sulla linea 14 è trasferito all'altro ingresso del blocco 13. Questo comporta che l’uscita del blocco 13 vada a zero se entrambi gli ingressi sono ad un livello logico alto.

Come conseguenza si ha che il blocco 9 viene riprogrammato e si ha quindi la fine dell'impulso, cioè l'uscita 8 del monostabile 7 toma ad essere zero. La linea 17 che giunge ad un ingresso del blocco 9 detto R complementato toma ad uno, e questo fino a quando non si verifica una nuova commutazione verso l'alto del segnale Wl.

Pertanto la durata dell'impulso generato dal circuito monostabile 7 è determinata dal ritardo introdotto dalla rete ritardatrice 12.

In figura 5 è mostrata una rappresentazione del circuito secondo la presente invenzione.

Secondo quanto illustrato in tale figura si nota che è la composizione dello schema circuitale proposto in figura 3 e dello schema proposto in figura 4. Si evince che l'uscita OUT del blocco bistabile 9 è la linea di ingresso del blocco logico NOR 3 e l'altro ingresso risulta essere ancora il segnale Wl.

Il circuito così implementato serve a garantire il rispetto della durata minima del segnale di WAKE - UP. Il valore della durata temporale del segnale di WAKE - UP può cambiare per diverse tipologie circuitali ma l'architettura della soluzione così proposta rimane inalterata.

In figura 6 sono illustrate in modo schematico alcune forme d'onde temporali dei vari segnali presenti nel circuito di fig. 5 quando un impulso ha durata inferiore alla durata del minimo tempo di wake - up.

Secondo quanto illustrato in tale figura si nota una pluralità di assi delle ascisse indicanti il tempo ed un asse delle ordinate indicante lo stato logico dei segnali.

Il primo grafico rappresenta l'andamento del segnale Wl e si nota che questi rimane attivo per un periodo T3. Il secondo grafico rappresenta l'uscita 8 del monostabile 7, detta OUT MONO e si nota che rimane attiva per un periodo T4, con T4 > T3. Il terzo grafico rappresenta il segnale d'uscita dell'invertitore 6, cioè il segnale di WAKE - UP. Il quarto grafico rappresenta il segnale R complementato.

Come si evince dai grafici, si è nella condizione in cui T3 < T4 e quindi il segnale di WAKE - UP, a fronte del fatto che Wl è già commutato, deve attendere che il segnale OUT_MONO commuti, cioè che il segnale di R complementato riprogrammi il flip - flop 9, in maniera tale che sia possibile disattivare detto segnale di WAKE - UP.

In figura 7 sono illustrate altre forme d'onde temporali dei vari segnali presenti nel circuito di fig. 5 quando un impulso ha durata superiore alla durata del minimo tempo di wake - up.

Secondo quanto illustrato in tale figura si nota una pluralità di assi delle ascisse indicanti il tempo ed un asse delle ordinate indicante lo stato logico dei segnali.

Il primo grafico rappresenta l’andamento del segnale W1 e si nota che questo rimane attivo per un periodo T5. Il secondo grafico rappresenta l'uscita 8 del monostabile 7, detta OUT_MONO e si nota che rimane attiva per un periodo T6, con T6 < T5. Il terzo grafico rappresenta il segnale d’uscita dell'invertitore 6, cioè il segnale di WAKE - UP. Il quarto grafico rappresenta il segnale di R complementato.

Come si evince dai grafici si è nella condizione in cui T6 < T5 e quindi il segnale di WAKE - UP risponde alle transizioni di W1 in maniera istantanea in quanto detto segnale di WAKE - UP è attivo da un tempo superiore al minimo stabilito.

Si osserva inoltre che i segnali OUT_MONO e RESET sono identici nelle figure 6 e 7.

In figura 8 è mostrata una più completa realizzazione circuitale della presente invenzione.

Viene indicato in tale figura con 30, nel suo complesso, il circuito logico di wake - up.

Tale circuito riceve in ingresso tramite una pluralità di coppie di terminali 21, 22, 23, 24, 25, 26, 27 e 28 i segnali di ingresso e di uscita di un dispositivo da controllare.

Questo dispositivo può essere uno stufi - register, un contatore o un latch.

Il blocco 30 genera un segnale di uscita detto segnale di WAKE -UP tramite l'uscita dell'invertitore 6. Questo segnale serve a rilevare eventuali variazioni nello stato di ingresso del dispositivo controllato.

Come si deduce dalla figura, il blocco 30 coincide con il circuito esaminato nella figura 5 e detto blocco 30 ha la funzione di determinare la durata dell'impulso del circuito monostabile 7 attraverso il ritardo temporale introdotto dalla rete ritardatrice 12.

La funzionalità del blocco 30 è ottenuta tramite una pluralità di blocchi XNOR 31, 32, 33, 34, 35, 36, 37 e 38. Per mezzo di detti blocchi XNOR gli ingressi del dispositivo da controllare vengono confrontati con le corrispondenti uscite dello stesso dispositivo. Si ottiene un segnale in uscita da detti blocchi XNOR che è di livello logico alto solo quando i segnali costituenti le coppie ingresso/uscita hanno entrambi lo stesso valore logico, cioè o sono entrambi ad un valore logico basso o sono entrambi ad un valore logico alto.

Si nota inoltre un segnale di CLOCK 39 che ha la funzione di sincronizzare tutti i segnali con il fronte valido per l’acquisizione dei dati e di stabilire l'intervallo di tempo durante il quale il flip - flop 9 acquisisce il valore per memorizzarlo al suo interno.

In figura 9 è illustrato un esempio possibile di implementazione della logica di wake - up per il mercato automobilistico.

In tale figura la circuiteria per realizzare il segnale di WAKE - UP è integrata all'interno di uno shift - register 40. Detto shift - register 40 riceve in ingresso una linea di alimentazione Vdd 41 ed un segnale di CLOCK 42, avente la funzione di temporizzare tutti i segnali presenti sul fronte attivo.

Deto shift - register genera un segnale di WAKE - UP 43 che fluisce in ingresso ad un microcontrollore 44. Questo segnale di WAKE - UP 43 serve ad abilitare il microcontrollore 44, in modo tale che deto microcontrollore 44 possa rispondere ad eventi sporadici come la segnalazione di porte aperte o di eventuali malfunzionamenti deH'autovetura.

Il dispositivo che viene controllato dalla logica di wake - up 40 è una circuiteria di level - shifting 45.

Questo blocco 45 riceve in ingresso una pluralità di segnali IN1..IN16 e genera in uscita una pluralità di segnali 0UT1..0UT16. Detti segnali costituiscono gli ingressi dello shift - register con circuiteria di wake - up 40, in base ai quali detta circuiteria genera il segnale di WAKE - UP 43.

Claims (1)

1. RIVENDICAZIONI 1. Circuito per la realizzazione di un tempo minimo di wake - up, caratterizzato dal fatto di comprendere un circuito monostabile (7) atto a disattivare il segnale di WAKE - UP (50) quando detto segnale è attivo da un tempo superiore ad un tempo minimo stabilito da detto circuito monostabile (7)· 2. Circuito secondo la rivendicazione 1, caratterizzato dal fatto di comprendere una rete ritardatrice (12) atta a prolungare l'abilitazione del segnale di WAKE - UP (50) per un tempo necessario ad eguagliare un tempo minimo stabilito da detto circuito monostabile (7). 3. Circuito secondo la rivendicazione 2, caratterizzato dal fatto che detta rete ritardatrice (12) è atta a disattivare il segnale di WAKE - UP (50) quando c'è uguaglianza tra tempo di abilitazione di detto segnale di WAKE - UP (50) più tempo di prolungamento di detto segnale di WAKE - UP (50) e tempo minimo stabilito da detto circuito monostabile (7). 4. Circuito secondo la rivendicazione 1 caratterizzato dal fatto che detto circuito monostabile (7) prevede un blocco bistabile (9), avente come ingresso un segnale W1 (1) ed un segnale R complementato (17) e come uscita un segnale OUT (11). 5. Circuito secondo la rivendicazione 4 caratterizzato dal fatto che l'uscita di detto blocco bistabile (9) è l'ingresso di detta rete ritardatrice (12) e l'uscita di detta rete ritardatrice (12) è un ingresso di un blocco logico NAND (13) la cui uscita è l'ingresso di una serie di blocchi invertitori (15, 16), dove detti blocchi invertitori (15, 16) sono posti su di una linea di retroazione che confluisce sull'altro ingresso di detto blocco logico NAND (13), e la cui uscita forma detto segnale R complementato (17). 6. Circuito secondo la rivendicazione 5 caratterizzato dal fatto che detto segnale di uscita OUT (11) costituisce un ingresso di un blocco logico NOR (3) e che detto segnale W1 (1) costituisce un altro ingresso di detto blocco logico NOR (3) e che l'uscita di detto blocco logico NOR (3) è l'ingresso di una serie di invertitori (5, 6), la cui uscita risulta-essere il segnale di WAKE -UP (50).