JP2686176B2 - カウント値監視回路 - Google Patents
カウント値監視回路Info
- Publication number
- JP2686176B2 JP2686176B2 JP2330483A JP33048390A JP2686176B2 JP 2686176 B2 JP2686176 B2 JP 2686176B2 JP 2330483 A JP2330483 A JP 2330483A JP 33048390 A JP33048390 A JP 33048390A JP 2686176 B2 JP2686176 B2 JP 2686176B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- flop
- comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、タイマー回路等によく用いられて、同期
式カウンタのカウント値がレジスタに設定した値に達し
たときにフリップフロップやラッチにトリガを与える、
カウント値監視回路に関するものである。
式カウンタのカウント値がレジスタに設定した値に達し
たときにフリップフロップやラッチにトリガを与える、
カウント値監視回路に関するものである。
［従来の技術］ 第５図は従来の一般的なカウント値監視回路のブロッ
ク図である。図において、（１）はｎビットの同期式カ
ウンタ、（２）は同期式カウンタ（１）のクロック信号
CLKが入力されるクロック入力端子、（３）は同期式カ
ウンタ（１）の値と比較すべき値が格納されているｎビ
ットのレジスタ、（４）はレジスタ（３）の値と同期式
カウンタ（１）のカウント値とを比較するコンパレータ
である。コンパレータ（４）のPEQ端子はフリップフロ
ップ（５）のＴ端子に接続されている。
ク図である。図において、（１）はｎビットの同期式カ
ウンタ、（２）は同期式カウンタ（１）のクロック信号
CLKが入力されるクロック入力端子、（３）は同期式カ
ウンタ（１）の値と比較すべき値が格納されているｎビ
ットのレジスタ、（４）はレジスタ（３）の値と同期式
カウンタ（１）のカウント値とを比較するコンパレータ
である。コンパレータ（４）のPEQ端子はフリップフロ
ップ（５）のＴ端子に接続されている。
コンパレータ（４）の内部は、例えば第６図のように
なっている。図において、（60）〜（6n-1）は同期式カ
ウンタ（１）のｎビットの出力信号とレジスタ（３）の
ｎビットの出力信号を受ける排他的論理ORゲートであ
り、１つの排他的論理ORゲート（6i）には両出力信号の
各第ｉビットの信号線が接続されている。（７）はｎ個
の排他的論理ORゲート（60）〜（6n-1）の出力を受ける
ORゲート、（８）はORゲート（７）の出力を反転するイ
ンバータである。
なっている。図において、（60）〜（6n-1）は同期式カ
ウンタ（１）のｎビットの出力信号とレジスタ（３）の
ｎビットの出力信号を受ける排他的論理ORゲートであ
り、１つの排他的論理ORゲート（6i）には両出力信号の
各第ｉビットの信号線が接続されている。（７）はｎ個
の排他的論理ORゲート（60）〜（6n-1）の出力を受ける
ORゲート、（８）はORゲート（７）の出力を反転するイ
ンバータである。
次に、第５図及び第６図を参照しながら、従来のカウ
ント値監視回路の動作について説明する。なお、以下で
は信号が１であることとＨレベルであることとは同じこ
とを意味し、０であることとＬレベルであることとは同
じことを意味する。
ント値監視回路の動作について説明する。なお、以下で
は信号が１であることとＨレベルであることとは同じこ
とを意味し、０であることとＬレベルであることとは同
じことを意味する。
第５図において、同期式カウンタ（１）は、クロック
入力端子（２）にクロック信号CLKとしてパルスが入力
されると、このパルスの数のカウントを行う。カウント
値は出力信号となってコンパレータ（４）に入力され
る。レジスタ（３）には、ｎビットの任意のデータｒ
が、図示しない設定手段によって設定されており、デー
タｒを出力信号としている。
入力端子（２）にクロック信号CLKとしてパルスが入力
されると、このパルスの数のカウントを行う。カウント
値は出力信号となってコンパレータ（４）に入力され
る。レジスタ（３）には、ｎビットの任意のデータｒ
が、図示しない設定手段によって設定されており、デー
タｒを出力信号としている。
第６図において、排他的論理ORゲート（6i）は、カウ
ント値とデータｒの第ｉビットが一致したときに、Ｌレ
ベルの信号をORゲート（７）に出力する。ORゲート
（７）は、カウント値とデータｒのすべてのビットが一
致したときだけ、すなわちカウント値とデータｒとが一
致したときだけ、Ｌレベルの信号を出力する。このと
き、このＬレベルの信号はインバータ（８）によって反
転され、Ｈレベルの信号が一致信号としてPEQ端子から
出力される。この一致信号を受けたフリップフロップに
は、このときトリガが与えられる。
ント値とデータｒの第ｉビットが一致したときに、Ｌレ
ベルの信号をORゲート（７）に出力する。ORゲート
（７）は、カウント値とデータｒのすべてのビットが一
致したときだけ、すなわちカウント値とデータｒとが一
致したときだけ、Ｌレベルの信号を出力する。このと
き、このＬレベルの信号はインバータ（８）によって反
転され、Ｈレベルの信号が一致信号としてPEQ端子から
出力される。この一致信号を受けたフリップフロップに
は、このときトリガが与えられる。
しかしながら、カウント値の桁あがり時に瞬間的にカ
ウント値とデータｒとが一致する可能性があり、スパイ
クやハザードが発生するおそれがある。これをもう少し
詳しく説明すると次のようになる。簡単のため、ｎ＝２
とし、レジスタ（３）の設定値ｒを11とする。同期式カ
ウンタ（１）のカウント値が、例えば01から10に変化し
たときには、排他的論理ORゲート（60）の出力はＬレベ
ルからＨレベルになり、排他的論理ORゲート（61）の出
力はＨレベルからＬレベルになる。このとき排他的論理
ORゲート（60）の動作の方が、微小時間Δｔだけ遅かっ
たとすると、ORゲート（７）の入力がΔｔの間だけ２つ
ともＬレベルになり、長さΔｔの矩形波状のパルス（ス
パイク）がPEQ端子から出力されることになる。
ウント値とデータｒとが一致する可能性があり、スパイ
クやハザードが発生するおそれがある。これをもう少し
詳しく説明すると次のようになる。簡単のため、ｎ＝２
とし、レジスタ（３）の設定値ｒを11とする。同期式カ
ウンタ（１）のカウント値が、例えば01から10に変化し
たときには、排他的論理ORゲート（60）の出力はＬレベ
ルからＨレベルになり、排他的論理ORゲート（61）の出
力はＨレベルからＬレベルになる。このとき排他的論理
ORゲート（60）の動作の方が、微小時間Δｔだけ遅かっ
たとすると、ORゲート（７）の入力がΔｔの間だけ２つ
ともＬレベルになり、長さΔｔの矩形波状のパルス（ス
パイク）がPEQ端子から出力されることになる。
［発明が解決しようとする課題］ 従来のカウント値監視回路は以上のように、コンパレ
ータ（４）の出力する一致信号がフリップフロップのＴ
端子の直接入力されていたので、同期式カウンタ（１）
の動作中にコンパレータ（４）のPEQ端子からスパイク
やハザードが発生し、フリップフロップ（５）が誤動作
するという問題点があった。
ータ（４）の出力する一致信号がフリップフロップのＴ
端子の直接入力されていたので、同期式カウンタ（１）
の動作中にコンパレータ（４）のPEQ端子からスパイク
やハザードが発生し、フリップフロップ（５）が誤動作
するという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、フリップフロップ（５）が、コンパレータ
（４）の出力するスパイク等のノイズによって、誤動作
することがないようなカウント値監視回路を得ることを
目的とする。
れたもので、フリップフロップ（５）が、コンパレータ
（４）の出力するスパイク等のノイズによって、誤動作
することがないようなカウント値監視回路を得ることを
目的とする。
［課題を解決するための手段］ この発明に係るカウント値監視回路は、カウントデー
タとレジスタに設定したデータとが一致する時刻より
も、クロック信号の１クロック分だけ早くコンパレータ
が一致信号を出力するように、同期式カウンタ内部のＤ
フリップフロップのＤ端子をコンパレータの入力端子に
接続するとともに、一致信号が出力された時刻よりもク
ロック信号の１クロック分だけ遅れてフリップフロップ
にトリガが与えられるように、コンパレータの出力信号
とクロック信号とが入力される別のＤフリップフロップ
を備えたものである。
タとレジスタに設定したデータとが一致する時刻より
も、クロック信号の１クロック分だけ早くコンパレータ
が一致信号を出力するように、同期式カウンタ内部のＤ
フリップフロップのＤ端子をコンパレータの入力端子に
接続するとともに、一致信号が出力された時刻よりもク
ロック信号の１クロック分だけ遅れてフリップフロップ
にトリガが与えられるように、コンパレータの出力信号
とクロック信号とが入力される別のＤフリップフロップ
を備えたものである。
［作用］ この発明においては、同期式カウンタ内部のＤフリッ
プフロップのＤ端子を同期式カウンタから引き出して、
コンパレータの入力端子に接続しているため、カウント
データとレジスタに設定したデータとが一致する瞬間よ
りも、クロック信号の１クロック分だけ早く、コンパレ
ータが一致信号を出力する。
プフロップのＤ端子を同期式カウンタから引き出して、
コンパレータの入力端子に接続しているため、カウント
データとレジスタに設定したデータとが一致する瞬間よ
りも、クロック信号の１クロック分だけ早く、コンパレ
ータが一致信号を出力する。
また、コンパレータの出力信号とクロック信号とが入
力される別のＤフリップフロップを備えているため、一
致信号が出力された瞬間よりもクロック信号の１クロッ
ク分だけ遅れて、スパイクやハザードを生じずに、フリ
ップフロップにトリガが与えられる。
力される別のＤフリップフロップを備えているため、一
致信号が出力された瞬間よりもクロック信号の１クロッ
ク分だけ遅れて、スパイクやハザードを生じずに、フリ
ップフロップにトリガが与えられる。
［実施例］ 以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例を示すブロック図であり、
（１）〜（５）は前述と同様のものである。（12）はコ
ンパレータ（４）が出力する一致信号を、クロック信号
の１クロック分だけシフトさせるためのＤフリップフロ
ップであり、Ｄフリップフロップ（12）の出力信号はフ
リップフロップ（５）に入力されている。
１図はこの発明の一実施例を示すブロック図であり、
（１）〜（５）は前述と同様のものである。（12）はコ
ンパレータ（４）が出力する一致信号を、クロック信号
の１クロック分だけシフトさせるためのＤフリップフロ
ップであり、Ｄフリップフロップ（12）の出力信号はフ
リップフロップ（５）に入力されている。
第２図は同期式カウンタ（１）の内部構造を示すブロ
ック図であり、ここでは簡単のために同期式カウンタ
（１）は２ビットであるものとした。この図で、
（90）、（91）はＤフリップフロップであり、入力信号
Di及びＴに対応した出力信号Qi及びQCiを生成する。（1
0）はＤフリップフロップ（91）の入力信号D1を生成す
る排他的論理NORゲート、（11）は排他的論理NORゲート
（10）の一方の入力端子に接続されたインバータであ
る。Ｄフリップフロップ（90）、（91）のそれぞれにお
いては、信号ＴがＬレベルからＨレベルになったとき
に、信号Diと同じレベルの信号が信号Qiとして出力され
る。また、信号QCiは信号Qiと反転したレベルになる。
ック図であり、ここでは簡単のために同期式カウンタ
（１）は２ビットであるものとした。この図で、
（90）、（91）はＤフリップフロップであり、入力信号
Di及びＴに対応した出力信号Qi及びQCiを生成する。（1
0）はＤフリップフロップ（91）の入力信号D1を生成す
る排他的論理NORゲート、（11）は排他的論理NORゲート
（10）の一方の入力端子に接続されたインバータであ
る。Ｄフリップフロップ（90）、（91）のそれぞれにお
いては、信号ＴがＬレベルからＨレベルになったとき
に、信号Diと同じレベルの信号が信号Qiとして出力され
る。また、信号QCiは信号Qiと反転したレベルになる。
次に、第１図に示したこの発明の一実施例の動作を、
第２図及び第３図を参照しながら説明する。第２図にお
いて、先ず図示しない初期設定手段によってQ0＝Q1＝０
にする。このときQC0＝１となるからD0＝１になる。ま
た、排他的論理NORゲート（10）には、QC0＝１がインバ
ータ（11）によって反転された０と、QC1＝１とが入力
される。従って、D1＝０になる。この状態でクロック信
号CLKが入力されると、信号ＴがＬレベルからＨレベル
になったときにQ0＝１になる。このとき、Q1は変化しな
い。
第２図及び第３図を参照しながら説明する。第２図にお
いて、先ず図示しない初期設定手段によってQ0＝Q1＝０
にする。このときQC0＝１となるからD0＝１になる。ま
た、排他的論理NORゲート（10）には、QC0＝１がインバ
ータ（11）によって反転された０と、QC1＝１とが入力
される。従って、D1＝０になる。この状態でクロック信
号CLKが入力されると、信号ＴがＬレベルからＨレベル
になったときにQ0＝１になる。このとき、Q1は変化しな
い。
以後、同様にして信号の変化を追っていくと第３図の
ようになる。この図から入力信号D1、D0をこの順に左か
ら並べた２進数は、Q1、Q0をこの順に左から並べた２進
数よりも常に１だけ大きく、また、入力されたクロック
信号CLKの数はQ1、Q0をこの順に左から並べた２進数と
等しいことがわかる。この関係は、一般に同期式カウン
タ（１）をｎビットとしても同じである。
ようになる。この図から入力信号D1、D0をこの順に左か
ら並べた２進数は、Q1、Q0をこの順に左から並べた２進
数よりも常に１だけ大きく、また、入力されたクロック
信号CLKの数はQ1、Q0をこの順に左から並べた２進数と
等しいことがわかる。この関係は、一般に同期式カウン
タ（１）をｎビットとしても同じである。
第４図は、第１図のカウント値監視回路における各信
号の変化を示すタイミングチャート図で、（ａ）はクロ
ック信号CLKを、（ｂ）は同期式カウンタ（１）の内部
のＤフリップフロップの出力信号Q0〜Qn-1を、（ｃ）は
同じく同期式カウンタ（１）内部のＤフリップフロップ
のＤ端子に入力される信号D0〜Dn-1を、（ｄ）はコンパ
レータ（４）の出力信号PEQを、（ｅ）はＤフリップフ
ロップ（12）の出力信号f1をそれぞれ示す。入力信号D
n-1〜D0をこの順に左から並べた２進数は、上述したよ
うに信号Qn-1〜Q0をこの順に左から並べた２進数よりも
常に１だけ大きいことから、第４図（ｂ）、（ｃ）に示
したような関係となる。
号の変化を示すタイミングチャート図で、（ａ）はクロ
ック信号CLKを、（ｂ）は同期式カウンタ（１）の内部
のＤフリップフロップの出力信号Q0〜Qn-1を、（ｃ）は
同じく同期式カウンタ（１）内部のＤフリップフロップ
のＤ端子に入力される信号D0〜Dn-1を、（ｄ）はコンパ
レータ（４）の出力信号PEQを、（ｅ）はＤフリップフ
ロップ（12）の出力信号f1をそれぞれ示す。入力信号D
n-1〜D0をこの順に左から並べた２進数は、上述したよ
うに信号Qn-1〜Q0をこの順に左から並べた２進数よりも
常に１だけ大きいことから、第４図（ｂ）、（ｃ）に示
したような関係となる。
コンパレータ（４）は、レジスタ（２）にあらかじめ
設定されていたデータ値ｒと入力信号Dn-1〜D0をこの順
に左から並べた２進数とを比較し、両者が一致したとき
にPEQ端子からＨレベルの信号を出力する。このとき、
第４図からわかるように、信号Qn-1〜Q0をこの順に左か
ら並べた２進数、すなわちカウント値はｒ−１に等し
い。
設定されていたデータ値ｒと入力信号Dn-1〜D0をこの順
に左から並べた２進数とを比較し、両者が一致したとき
にPEQ端子からＨレベルの信号を出力する。このとき、
第４図からわかるように、信号Qn-1〜Q0をこの順に左か
ら並べた２進数、すなわちカウント値はｒ−１に等し
い。
PEQ端子から出力されたＨレベルの信号を受けて、Ｄ
フリップフロップ（12）の入力ＤはＨレベルになる。こ
の状態で次のクロック信号CLK、すなわちｒ番目のクロ
ック信号CLKが入ると、そのときＤフリップフロップ（1
2）の出力信号Ｑ、すなわちf1はＨレベルに変化し、フ
リップフロップ（５）にトリガが与えられる。
フリップフロップ（12）の入力ＤはＨレベルになる。こ
の状態で次のクロック信号CLK、すなわちｒ番目のクロ
ック信号CLKが入ると、そのときＤフリップフロップ（1
2）の出力信号Ｑ、すなわちf1はＨレベルに変化し、フ
リップフロップ（５）にトリガが与えられる。
この際、第６図に示すコンパレータ（４）内部のｎ個
の排他的論理ORゲート（60）〜（6n-1）のいずれかの間
に、動作時間の差Δｔがあったとして、Δｔの長さのス
パイクが発生しても、Δｔはクロック信号の１クロック
分の時間よりも十分短いので、フリップフロップ（５）
には影響を与えない。
の排他的論理ORゲート（60）〜（6n-1）のいずれかの間
に、動作時間の差Δｔがあったとして、Δｔの長さのス
パイクが発生しても、Δｔはクロック信号の１クロック
分の時間よりも十分短いので、フリップフロップ（５）
には影響を与えない。
また、コンパレータからクロック信号の１クロック分
早く一致信号を得る他の方法に、加算器を用いて、レジ
スタの設定値から１を引くか、あるいはカウンタのカウ
ント値に１を加えて、コンパレータに入力するという方
法あるが、ｎビットの加算器の分のゲート数が増えてし
まう。しかしこの発明によれば、同期式カウンタ内部の
ＤフリップフロップのＤ端子に接続されている信号を、
同期式カウンタから引き出してコンパレータに入力して
いるので、ゲート数は、コンパレータの一致信号をクロ
ック信号の１クロック分遅らせて次段に与えるための、
Ｄフリップフロップ１つ分のみ増えるだけですむ。
早く一致信号を得る他の方法に、加算器を用いて、レジ
スタの設定値から１を引くか、あるいはカウンタのカウ
ント値に１を加えて、コンパレータに入力するという方
法あるが、ｎビットの加算器の分のゲート数が増えてし
まう。しかしこの発明によれば、同期式カウンタ内部の
ＤフリップフロップのＤ端子に接続されている信号を、
同期式カウンタから引き出してコンパレータに入力して
いるので、ゲート数は、コンパレータの一致信号をクロ
ック信号の１クロック分遅らせて次段に与えるための、
Ｄフリップフロップ１つ分のみ増えるだけですむ。
尚、上記実施例ではＤフリップフロップ（12）の出力
信号f1が、フリップフロップ（５）のＴ端子に入力され
ている場合について示したが、フリップフロップ（５）
の図示しないセット端子やリセット端子、ラッチのイネ
ーブル端子等、スパイクやハザードにより誤動作が起こ
るものに入力されるとしてもよい。
信号f1が、フリップフロップ（５）のＴ端子に入力され
ている場合について示したが、フリップフロップ（５）
の図示しないセット端子やリセット端子、ラッチのイネ
ーブル端子等、スパイクやハザードにより誤動作が起こ
るものに入力されるとしてもよい。
［発明の効果］ 以上のようにこの発明によれば、同期式カウンタ内部
のＤフリップフロップのＤ端子をコンパレータの入力端
子に接続するとともに、コンパレータの出力信号とクロ
ック信号CLKとが入力される別のＤフリップフロップを
設け、その出力を次段のフリップフロップのＴ端子に入
力するようにしたので、フリップフロップにスパイクや
ハザード等のノイズを与えないカウント値監視回路が得
られる効果がある。
のＤフリップフロップのＤ端子をコンパレータの入力端
子に接続するとともに、コンパレータの出力信号とクロ
ック信号CLKとが入力される別のＤフリップフロップを
設け、その出力を次段のフリップフロップのＴ端子に入
力するようにしたので、フリップフロップにスパイクや
ハザード等のノイズを与えないカウント値監視回路が得
られる効果がある。
また、同期式カウンタ内部のＤフリップフロップのＤ
端子に接続されている信号を、同期式カウンタから引き
出してコンパレータに入力しているので、ゲート数は、
コンパレータの一致信号をクロック信号の１クロック分
遅らせて次段に与えるための、Ｄフリップフロップ１つ
分増えるだけであるという効果がある。
端子に接続されている信号を、同期式カウンタから引き
出してコンパレータに入力しているので、ゲート数は、
コンパレータの一致信号をクロック信号の１クロック分
遅らせて次段に与えるための、Ｄフリップフロップ１つ
分増えるだけであるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は同期式カウンタ内部を示すブロック図、第３図は同期
式カウンタ内部の信号変化を示す説明図、第４図は第１
図の回路内部の信号変化を示すタイミングチャート図、
第５図は従来のカウント値監視回路を示すブロック図、
第６図は第５図内のコンパレータ内部を示すブロック図
である。 （１）……同期式カウンタ、（３）……レジスタ （４）……コンパレータ （５）……フリップフロップ （90）、（91）……Ｄフリップフロップ （12）……別のＤフリップフロップ 尚、図中、同一符号は同一又は相当部分を示す。
は同期式カウンタ内部を示すブロック図、第３図は同期
式カウンタ内部の信号変化を示す説明図、第４図は第１
図の回路内部の信号変化を示すタイミングチャート図、
第５図は従来のカウント値監視回路を示すブロック図、
第６図は第５図内のコンパレータ内部を示すブロック図
である。 （１）……同期式カウンタ、（３）……レジスタ （４）……コンパレータ （５）……フリップフロップ （90）、（91）……Ｄフリップフロップ （12）……別のＤフリップフロップ 尚、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】同期式カウンタによるクロック信号のカウ
ントデータとレジスタに設定したデータとをコンパレー
タによって比較し、前記カウントデータと前記データが
一致したときに、前記コンパレータが出力する一致信号
によってフリップフロップにトリガを与えるカウント値
監視回路において、 前記カウントデータ及び前記データが一致する時刻より
も前記クロック信号の１クロック分だけ早く前記一致信
号が出力されるように、前記同期式カウンタ内部のＤフ
リップフロップのＤ端子を前記コンパレータの入力端子
に接続するとともに、 前記一致信号が出力された時刻よりも前記クロック信号
の１クロック分だけ遅れて前記フリップフロップにトリ
ガが与えられるように、前記コンパレータの出力信号と
前記クロック信号とが入力される別のＤフリップフロッ
プを備えたことを特徴とするカウント値監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330483A JP2686176B2 (ja) | 1990-11-30 | 1990-11-30 | カウント値監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2330483A JP2686176B2 (ja) | 1990-11-30 | 1990-11-30 | カウント値監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207418A JPH04207418A (ja) | 1992-07-29 |
| JP2686176B2 true JP2686176B2 (ja) | 1997-12-08 |
Family
ID=18233131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2330483A Expired - Fee Related JP2686176B2 (ja) | 1990-11-30 | 1990-11-30 | カウント値監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686176B2 (ja) |
-
1990
- 1990-11-30 JP JP2330483A patent/JP2686176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04207418A (ja) | 1992-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6477186B1 (en) | Fast operating multiplexer | |
| US5526391A (en) | N+1 frequency divider counter and method therefor | |
| US4499589A (en) | Counter circuit for counting high frequency pulses using the combination of a synchronous and an asynchronous counter | |
| US4160154A (en) | High speed multiple event timer | |
| JP2686176B2 (ja) | カウント値監視回路 | |
| JP2663397B2 (ja) | 電圧制御発振回路及びこれを用いた信号検出器 | |
| US3550017A (en) | Phase locked pulse train extractor system | |
| US4203030A (en) | Method and structure for detecting recycling of polynomial counters | |
| US6205192B1 (en) | Clock input control circuit | |
| US5574896A (en) | Framing circuit that increases the pulse width of the byte clock signal after the byte clock signal is reset | |
| US3996523A (en) | Data word start detector | |
| US4689575A (en) | Clock synchronization circuit for a computer timer | |
| EP0839424B1 (en) | Extended chip select reset apparatus and method | |
| JP3431754B2 (ja) | 同期式カウンタ | |
| US5561674A (en) | Synchronous counter and method for propagation carry of the same | |
| US20190097634A1 (en) | Synchronizing a self-timed processor with an external event | |
| ITMI991386A1 (it) | Circuito per realizzaione di un tempo minimo di wake - up nei circuiti logici di wake - up | |
| US3088095A (en) | Ring checking circuit | |
| JPS6258725A (ja) | カウンタ回路 | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| US5990813A (en) | Method and apparatus for synchronizing external data to an internal timing signal | |
| JPH0683066B2 (ja) | カウンタ回路 | |
| JPH08102658A (ja) | ロード機能付きカウンタ回路 | |
| JPH031608A (ja) | マスター・スレーブ型フリップフロップ回路 | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |