JP2564105Y2 - パルス生成器 - Google Patents
パルス生成器Info
- Publication number
- JP2564105Y2 JP2564105Y2 JP18876587U JP18876587U JP2564105Y2 JP 2564105 Y2 JP2564105 Y2 JP 2564105Y2 JP 18876587 U JP18876587 U JP 18876587U JP 18876587 U JP18876587 U JP 18876587U JP 2564105 Y2 JP2564105 Y2 JP 2564105Y2
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- JP
- Japan
- Prior art keywords
- clock
- counter
- output
- input
- level
- Prior art date
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、パルス生成器に関し、特に１つの入力に関
し、特に１つの入力に対して、複数のクロックに同期し
たパルス生成を行うパルス生成器に関する。 〔従来の技術〕 従来のこの種のパルス生成器の例としては第３図があ
る。第３図において、Ａは入力、φ1,2はクロック、a
1,2はリセット・セット型フリップフロップ（以下、RSF
/Fと呼ぶ）、b1,2はリーディング・エッジ・トリガのデ
ータ・ラッチ型フリップ・フロップ（以下、DF/Fと呼
ぶ）、c1,2およびe1,2はインバータ、d1,2はエッジ・ト
リガ動作のカウンタである。入力Ａおよびカウンタd1,2
の出力が、それぞれRSF/Fa1,2のセットとリセットに入
力される。RSF/Fa1,2の出力とクロックφ1,2が、それぞ
れDF/Fb1,2の入力とクロックに入力される。DF/Fb1,2の
出力はインバータc1,2を介して、前記カウンタd1,2のク
リアに入力される。カウンタd1,2は他に、クロックφ
1,2がインバータe1,2を介してクロックに入力される。 第４図にタイムチャートを示す。最初、初期値とし
て、入力Ａとクロックφ1,2は“0"、RSF/Fa1,2とDF/Fb
1,2とカウンタd1,2の出力は“0"、インバータc1,2とイ
ンバータe1,2の出力は“1"とする。次にクロックφ1,2
が別々のタイミングで動作を始め、入力Ａに“1"が入力
されると、RSF/Fa1,2が同時にセットされる。DF/Fb1,2
はそれぞれ次にクロックφ1,2が立上った時点で別々に
出力を“1"にラッチする。DF/Fb1,2の出力は、インバー
タc1,2を介して反転され“0"となり、カウンタd1,2のク
リアを解除し、カウンタd1,2は、それぞれクロックφ
1,2をカウントする。 ここで、カウンタd1,2は、それぞれ３および５をカウ
ントすると出力が“1"になるカウンタであるとして、説
明を続ける。カウンタd1,2は、それぞれクロックφ1,2
が３回および５回立下った時点で出力を“1"とし、RSF/
Fa1,2をリセットする。クロックφ1,2が次に立上った時
点でDF/Fb1,2は出力を“0"とし、カウンタd1,2をクリア
状態とし動作を完了する。この場合、パルスはDF/Fb1,2
の出力H,Iとしてそれぞれ得られる。 上述のように、入力Ａにより、クロックφ1,2に同期
した２つのパルスH,Iが生成される。 〔考案が解決しようとする問題点〕 このように、上述した従来のパルス生成器では、入力
Ａの印加にもとづき、パルスφ１に同期してアクティブ
レベルであるハイレベルに立ち上がり、そしてカウンタ
d1のカウント値にもとづきパルスφ１に同期してインア
クティブレベルであるロウレベルに立ち下がるパルスＨ
と、パルスφ２に同期してハイレベルに立ち上がり、そ
してカウンタd2のカウント値にもとづきパルスφ２に同
期してロウレベルに立ち下がるパルスＩとが発生され
る。したがって、パルスＨを、クロックφ１に同期して
動作するブロックのためのリセット信号として使用する
ことができ、同様にパルスＩを、クロックφ２に同期し
て動作するブロックのためのリセット信号として使用す
ることができる。この場合、システムリセットとして入
力Ａを印加することにより、同ブロックはそれぞれのク
ロックに同期してリセットがかかることになる。 ところが、パルスＨはクロックφ１に同期してインア
クティブレベルに立ち下がる一方、パルスＩはクロック
φ２に同期してインアクティブレベルに立ち下がること
から、第４図に示すように、パルスＨのインアクティブ
レベルへの変化点と、パルスＩのインアクティブレベル
への変化点とがずれ、両変化点の差は、それぞれのクロ
ックの１周期より大きくなってしまう。すなわち、パル
スＨ、Ｉはそれぞれ対応するブロックのリセット信号と
して用いられるが、両パルスのインアクティブレベルへ
の変化、すなわち、対応するブロックのリセット解除の
時点が大きく異なってしまう。このため、それぞれのブ
ロックが再び動作を始めるタイミングが大きく異なり、
これに起因してシステムが誤動作を起こす場合がある。 この問題は、カウンタd1、d2のカウント値をそれぞれ
１にしても生じ得るものであることは第４図から容易に
分かる。 したがって、本考案の目的は、入力に基づき対応する
クロックに同期してアクティブレベルとなる複数のパル
スを発生させるとともに、それらのインアクティブレベ
ルの変化点のずれをクロックの１周期以内に抑えるパル
ス生成器を提供することにある。 〔問題点を解決するための手段〕 本考案におけるパルス生成器は、それぞれが入力の論
理レベルを第１および第２のクロックの対応するクロッ
クに同期してそれぞれ第１および第２の出力信号を出力
する第１および第２の手段と、それぞれが前記第１およ
び第２の出力信号を受けこの出力信号が第１の論理レベ
ルであれば供給される前記第１および第２のクロックの
対応するクロックをカウントし、第２の論理レベルであ
れば初期状態となる第１および第２のカウンタ回路であ
って、それぞれ所定数のクロックをカウントするとその
出力をアクティブレベルとする第１および第２のカウン
タ回路と、前記第１のカウンタの出力を受けこれがアク
ティブレベルであれば前記第１のカウンタ回路への前記
第１のクロックの供給を禁止する第１のゲート回路と、
前記第２のカウンタの出力を受けこれがアクティブレベ
ルであれば前記第２のカウンタ回路への前記第２のクロ
ックの供給を禁止する第２のゲート回路と、入力信号の
印加に応答して前記第１および第２の手段のそれぞれの
入力に前記第１の論理レベルを与え、前記第１および第
２のカウンタ回路の出力がともに前記アクティブレベル
であることに応答して前記第１および第２の手段のそれ
ぞれの入力に前記第２の論理レベルを与える第３の手段
とを有している。 〔実施例〕 次に本考案について、図面を参照して説明する。 第１図は、本考案の一実施例の回路図である。Ａは入
力、φ1,2はクロック、ａはRSF/F、b1,2はDF/F、c1,2は
インバータ、d1,2はカウンタ、f1,2は2NOR、ｇは2ANDで
ある。入力Ａおよび2ANDgの出力がそれぞれRSF/Faのセ
ットとリセットに入力される。RSF/Faの出力とφ1,2は
それぞれDF/Fb1,2の入力とクロックに入力される。DF/F
b1,2の出力はインバータc1,2に入力される。クロックφ
1,2とカウンタd1,2の出力は2NORf1,2に入力され、2NORf
1,2の出力とインバータc1,2の出力は、それぞれカウン
タd1,2のクロックとクリアに入力される。カウンタd1,2
の出力は2ANDgに入力される。 第２図にタイムチャートを示す。 最初、初期値として、入力Ａとクロックφ1,2は
“0"、RSF/FaとDF/Fb1,2とカウンタd1,2と2ANDgの出力
は“0"、インバータc1,2と2NORf1,2の出力は“1"とす
る。 次に、クロックφ1,2が別々のタイミングで動作を始
め、入力Ａに“1"が入力されると、RSF/Faがセットされ
る。DF/Fb1,2は、それぞれ次にクロックφ1,2が立上っ
た時点で、別々に出力を“1"にラッチする。DF/Fb1,2の
出力はインバータc1,2を介して反転され、“0"となり、
カウンタd1,2のクリアを解除し、カウンタd1,2は、それ
ぞれφ1,2をカウントする。カウンタd1,2はそれぞれク
ロックφ1,2が３回および５回立下った時点で出力を
“1"とする。ここまでは、前述の従来例と同じ動作であ
る。 カウンタd1,2の出力は、2NORf1,2を介して反転され
“0"となり、カウンタd1,2のクロックを禁止する。すな
わち、カウンタd1,2の出力は、“1"を保持する。カウン
タd1,2の出力が共に“1"になった時点で2ANDgが“1"に
なり、RSF/Faをリセットする。クロックφ1,2が次に立
上った時点でDF/Fb1,2は出力を“0"とし、カウンタd1,2
をクリア状態とし、動作を完了する。本実施例では、パ
ルスはDF/Fb1,2からそれぞれH,Iとして得られる。 以上説明したように、本実施例では入力Ａによりクロ
ックφ1,2に同期し、カウンタd1,2の出力が共に“1"に
なるまでパルス巾を長くすることにより、各パルス間の
インアクティブへの変化点の時間差を小さくしている。
したがって、これらパルスＨ、Ｉを前述のように、クロ
ックφ１で動作するブロックと、クロックφ２で動作す
るブロックのリセット信号としてそれぞれ用いた場合で
も、第２図からも分かるとおり、これらパルスがハイレ
ベルからローレベルに変化するタイミング差を、各クロ
ックの１周期以下にすることができる。したがって、そ
れぞれのブロックが再び動作を始めるタイミングも非常
に近くなるため、かかるタイミングの差に起因する誤動
作を回避することができる。 前述の実施例では２つのクロックにより２つのパルス
を生成しているが、2ANDを複数入力のANDに変えること
により、複数のクロックに同期したパルスを生成するこ
とは容易である。 〔考案の効果〕 以上説明したように、本考案は、カウンタ出力により
動作を禁止する手段と、複数のカウンタの各出力の状態
を確認する手段を有することにより、各パルス間のイン
アクティブへの変化点の時間差を同期させるべき各クロ
ックの１周期以下に短かくできる効果がある。
し、特に１つの入力に対して、複数のクロックに同期し
たパルス生成を行うパルス生成器に関する。 〔従来の技術〕 従来のこの種のパルス生成器の例としては第３図があ
る。第３図において、Ａは入力、φ1,2はクロック、a
1,2はリセット・セット型フリップフロップ（以下、RSF
/Fと呼ぶ）、b1,2はリーディング・エッジ・トリガのデ
ータ・ラッチ型フリップ・フロップ（以下、DF/Fと呼
ぶ）、c1,2およびe1,2はインバータ、d1,2はエッジ・ト
リガ動作のカウンタである。入力Ａおよびカウンタd1,2
の出力が、それぞれRSF/Fa1,2のセットとリセットに入
力される。RSF/Fa1,2の出力とクロックφ1,2が、それぞ
れDF/Fb1,2の入力とクロックに入力される。DF/Fb1,2の
出力はインバータc1,2を介して、前記カウンタd1,2のク
リアに入力される。カウンタd1,2は他に、クロックφ
1,2がインバータe1,2を介してクロックに入力される。 第４図にタイムチャートを示す。最初、初期値とし
て、入力Ａとクロックφ1,2は“0"、RSF/Fa1,2とDF/Fb
1,2とカウンタd1,2の出力は“0"、インバータc1,2とイ
ンバータe1,2の出力は“1"とする。次にクロックφ1,2
が別々のタイミングで動作を始め、入力Ａに“1"が入力
されると、RSF/Fa1,2が同時にセットされる。DF/Fb1,2
はそれぞれ次にクロックφ1,2が立上った時点で別々に
出力を“1"にラッチする。DF/Fb1,2の出力は、インバー
タc1,2を介して反転され“0"となり、カウンタd1,2のク
リアを解除し、カウンタd1,2は、それぞれクロックφ
1,2をカウントする。 ここで、カウンタd1,2は、それぞれ３および５をカウ
ントすると出力が“1"になるカウンタであるとして、説
明を続ける。カウンタd1,2は、それぞれクロックφ1,2
が３回および５回立下った時点で出力を“1"とし、RSF/
Fa1,2をリセットする。クロックφ1,2が次に立上った時
点でDF/Fb1,2は出力を“0"とし、カウンタd1,2をクリア
状態とし動作を完了する。この場合、パルスはDF/Fb1,2
の出力H,Iとしてそれぞれ得られる。 上述のように、入力Ａにより、クロックφ1,2に同期
した２つのパルスH,Iが生成される。 〔考案が解決しようとする問題点〕 このように、上述した従来のパルス生成器では、入力
Ａの印加にもとづき、パルスφ１に同期してアクティブ
レベルであるハイレベルに立ち上がり、そしてカウンタ
d1のカウント値にもとづきパルスφ１に同期してインア
クティブレベルであるロウレベルに立ち下がるパルスＨ
と、パルスφ２に同期してハイレベルに立ち上がり、そ
してカウンタd2のカウント値にもとづきパルスφ２に同
期してロウレベルに立ち下がるパルスＩとが発生され
る。したがって、パルスＨを、クロックφ１に同期して
動作するブロックのためのリセット信号として使用する
ことができ、同様にパルスＩを、クロックφ２に同期し
て動作するブロックのためのリセット信号として使用す
ることができる。この場合、システムリセットとして入
力Ａを印加することにより、同ブロックはそれぞれのク
ロックに同期してリセットがかかることになる。 ところが、パルスＨはクロックφ１に同期してインア
クティブレベルに立ち下がる一方、パルスＩはクロック
φ２に同期してインアクティブレベルに立ち下がること
から、第４図に示すように、パルスＨのインアクティブ
レベルへの変化点と、パルスＩのインアクティブレベル
への変化点とがずれ、両変化点の差は、それぞれのクロ
ックの１周期より大きくなってしまう。すなわち、パル
スＨ、Ｉはそれぞれ対応するブロックのリセット信号と
して用いられるが、両パルスのインアクティブレベルへ
の変化、すなわち、対応するブロックのリセット解除の
時点が大きく異なってしまう。このため、それぞれのブ
ロックが再び動作を始めるタイミングが大きく異なり、
これに起因してシステムが誤動作を起こす場合がある。 この問題は、カウンタd1、d2のカウント値をそれぞれ
１にしても生じ得るものであることは第４図から容易に
分かる。 したがって、本考案の目的は、入力に基づき対応する
クロックに同期してアクティブレベルとなる複数のパル
スを発生させるとともに、それらのインアクティブレベ
ルの変化点のずれをクロックの１周期以内に抑えるパル
ス生成器を提供することにある。 〔問題点を解決するための手段〕 本考案におけるパルス生成器は、それぞれが入力の論
理レベルを第１および第２のクロックの対応するクロッ
クに同期してそれぞれ第１および第２の出力信号を出力
する第１および第２の手段と、それぞれが前記第１およ
び第２の出力信号を受けこの出力信号が第１の論理レベ
ルであれば供給される前記第１および第２のクロックの
対応するクロックをカウントし、第２の論理レベルであ
れば初期状態となる第１および第２のカウンタ回路であ
って、それぞれ所定数のクロックをカウントするとその
出力をアクティブレベルとする第１および第２のカウン
タ回路と、前記第１のカウンタの出力を受けこれがアク
ティブレベルであれば前記第１のカウンタ回路への前記
第１のクロックの供給を禁止する第１のゲート回路と、
前記第２のカウンタの出力を受けこれがアクティブレベ
ルであれば前記第２のカウンタ回路への前記第２のクロ
ックの供給を禁止する第２のゲート回路と、入力信号の
印加に応答して前記第１および第２の手段のそれぞれの
入力に前記第１の論理レベルを与え、前記第１および第
２のカウンタ回路の出力がともに前記アクティブレベル
であることに応答して前記第１および第２の手段のそれ
ぞれの入力に前記第２の論理レベルを与える第３の手段
とを有している。 〔実施例〕 次に本考案について、図面を参照して説明する。 第１図は、本考案の一実施例の回路図である。Ａは入
力、φ1,2はクロック、ａはRSF/F、b1,2はDF/F、c1,2は
インバータ、d1,2はカウンタ、f1,2は2NOR、ｇは2ANDで
ある。入力Ａおよび2ANDgの出力がそれぞれRSF/Faのセ
ットとリセットに入力される。RSF/Faの出力とφ1,2は
それぞれDF/Fb1,2の入力とクロックに入力される。DF/F
b1,2の出力はインバータc1,2に入力される。クロックφ
1,2とカウンタd1,2の出力は2NORf1,2に入力され、2NORf
1,2の出力とインバータc1,2の出力は、それぞれカウン
タd1,2のクロックとクリアに入力される。カウンタd1,2
の出力は2ANDgに入力される。 第２図にタイムチャートを示す。 最初、初期値として、入力Ａとクロックφ1,2は
“0"、RSF/FaとDF/Fb1,2とカウンタd1,2と2ANDgの出力
は“0"、インバータc1,2と2NORf1,2の出力は“1"とす
る。 次に、クロックφ1,2が別々のタイミングで動作を始
め、入力Ａに“1"が入力されると、RSF/Faがセットされ
る。DF/Fb1,2は、それぞれ次にクロックφ1,2が立上っ
た時点で、別々に出力を“1"にラッチする。DF/Fb1,2の
出力はインバータc1,2を介して反転され、“0"となり、
カウンタd1,2のクリアを解除し、カウンタd1,2は、それ
ぞれφ1,2をカウントする。カウンタd1,2はそれぞれク
ロックφ1,2が３回および５回立下った時点で出力を
“1"とする。ここまでは、前述の従来例と同じ動作であ
る。 カウンタd1,2の出力は、2NORf1,2を介して反転され
“0"となり、カウンタd1,2のクロックを禁止する。すな
わち、カウンタd1,2の出力は、“1"を保持する。カウン
タd1,2の出力が共に“1"になった時点で2ANDgが“1"に
なり、RSF/Faをリセットする。クロックφ1,2が次に立
上った時点でDF/Fb1,2は出力を“0"とし、カウンタd1,2
をクリア状態とし、動作を完了する。本実施例では、パ
ルスはDF/Fb1,2からそれぞれH,Iとして得られる。 以上説明したように、本実施例では入力Ａによりクロ
ックφ1,2に同期し、カウンタd1,2の出力が共に“1"に
なるまでパルス巾を長くすることにより、各パルス間の
インアクティブへの変化点の時間差を小さくしている。
したがって、これらパルスＨ、Ｉを前述のように、クロ
ックφ１で動作するブロックと、クロックφ２で動作す
るブロックのリセット信号としてそれぞれ用いた場合で
も、第２図からも分かるとおり、これらパルスがハイレ
ベルからローレベルに変化するタイミング差を、各クロ
ックの１周期以下にすることができる。したがって、そ
れぞれのブロックが再び動作を始めるタイミングも非常
に近くなるため、かかるタイミングの差に起因する誤動
作を回避することができる。 前述の実施例では２つのクロックにより２つのパルス
を生成しているが、2ANDを複数入力のANDに変えること
により、複数のクロックに同期したパルスを生成するこ
とは容易である。 〔考案の効果〕 以上説明したように、本考案は、カウンタ出力により
動作を禁止する手段と、複数のカウンタの各出力の状態
を確認する手段を有することにより、各パルス間のイン
アクティブへの変化点の時間差を同期させるべき各クロ
ックの１周期以下に短かくできる効果がある。
【図面の簡単な説明】
第１図は本考案のパルス生成器の回路図、第２図は第１
図のタイムチャート、第３図は従来のパスル生成器の回
路図、第４図は第３図のタイムチャートである。 Ａ……入力、φ1,2……クロック、ａ……RSF/F、a1,2…
…RSF/F、b1,2……DF/F、c1,2……インバータ、d1,2…
…カウンタ、e1,2……インバータ、f1,2……2NOR、ｇ…
…2AND、H,I……出力。
図のタイムチャート、第３図は従来のパスル生成器の回
路図、第４図は第３図のタイムチャートである。 Ａ……入力、φ1,2……クロック、ａ……RSF/F、a1,2…
…RSF/F、b1,2……DF/F、c1,2……インバータ、d1,2…
…カウンタ、e1,2……インバータ、f1,2……2NOR、ｇ…
…2AND、H,I……出力。
Claims (1)
- (57)【実用新案登録請求の範囲】 １．それぞれが入力の論理レベルを第１および第２のク
ロックの対応するクロックに同期してそれぞれ第１およ
び第２の出力信号を出力する第１および第２の手段と、
それぞれが前記第１および第２の出力信号を受けこの出
力信号が第１の論理レベルであれば供給される前記第１
および第２のクロックの対応するクロックをカウント
し、第２の論理レベルであれば初期状態となる第１およ
び第２のカウンタ回路であって、それぞれ所定数のクロ
ックをカウントするとその出力をアクティブレベルとす
る第１および第２のカウンタ回路と、前記第１のカウン
タの出力を受けこれがアクティブレベルであれば前記第
１のカウンタ回路への前記第１のクロックの供給を禁止
する第１のゲート回路と、前記第２のカウンタの出力を
受けこれがアクティブレベルであれば前記第２のカウン
タ回路への前記第２のクロックの供給を禁止する第２の
ゲート回路と、入力信号の印加に応答して前記第１およ
び第２の手段のそれぞれの入力に前記第１の論理レベル
を与え、前記第１および第２のカウンタ回路の出力がと
もに前記アクティブレベルであることに応答して前記第
１および第２の手段のそれぞれの入力に前記第２の論理
レベルを与える第３の手段とを有することを特徴とする
パルス生成器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876587U JP2564105Y2 (ja) | 1987-12-11 | 1987-12-11 | パルス生成器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876587U JP2564105Y2 (ja) | 1987-12-11 | 1987-12-11 | パルス生成器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193833U JPH0193833U (ja) | 1989-06-20 |
| JP2564105Y2 true JP2564105Y2 (ja) | 1998-03-04 |
Family
ID=31479838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18876587U Expired - Lifetime JP2564105Y2 (ja) | 1987-12-11 | 1987-12-11 | パルス生成器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564105Y2 (ja) |
-
1987
- 1987-12-11 JP JP18876587U patent/JP2564105Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193833U (ja) | 1989-06-20 |
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