JPH09214301A - パルス発生装置 - Google Patents
パルス発生装置Info
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- JPH09214301A JPH09214301A JP8018554A JP1855496A JPH09214301A JP H09214301 A JPH09214301 A JP H09214301A JP 8018554 A JP8018554 A JP 8018554A JP 1855496 A JP1855496 A JP 1855496A JP H09214301 A JPH09214301 A JP H09214301A
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Abstract
(57)【要約】
【課題】 従来の技術では、複数のパルス発生用ＬＳＩ
で同等のパルスを発生させようとした時、各ＬＳＩの内
部カウンタの出力値は異なる位相のパルスでリセットさ
れている事になり、マイコンからの制御を同一に行えな
い。本発明は、上記問題点を解決したもので、映像表示
装置において必要となる各種パルスを発生するＬＳＩを
複数使用する際、外部同期出力を追加し、各ＬＳＩ内部
のカウント値を同一状態にして設定等の制御を簡易にし
たパルス発生装置を提供しようとするものである。 【解決手段】 カウンタ１０と、一致検出回路５と、発
生するパルス発生回路１１と、ＤＦＦ３、６、７、８
と、論理ゲート９と、マイコンで構成されている。この
構成で、各ＬＳＩ内部のカウンタ値が同一時間に同一値
であるため、任意のパルス発生の為の設定が容易にでき
る。
で同等のパルスを発生させようとした時、各ＬＳＩの内
部カウンタの出力値は異なる位相のパルスでリセットさ
れている事になり、マイコンからの制御を同一に行えな
い。本発明は、上記問題点を解決したもので、映像表示
装置において必要となる各種パルスを発生するＬＳＩを
複数使用する際、外部同期出力を追加し、各ＬＳＩ内部
のカウント値を同一状態にして設定等の制御を簡易にし
たパルス発生装置を提供しようとするものである。 【解決手段】 カウンタ１０と、一致検出回路５と、発
生するパルス発生回路１１と、ＤＦＦ３、６、７、８
と、論理ゲート９と、マイコンで構成されている。この
構成で、各ＬＳＩ内部のカウンタ値が同一時間に同一値
であるため、任意のパルス発生の為の設定が容易にでき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、映像表示装置にお
いて、各種パルスを発生するＬＳＩを複数使用する際、
各ＬＳＩ内部のカウンタのカウント値を同一状態にして
設定等の制御を簡易にしたパルス発生装置（国際特許分
類 Ｈ０３Ｋ ３／７８）に関する。
いて、各種パルスを発生するＬＳＩを複数使用する際、
各ＬＳＩ内部のカウンタのカウント値を同一状態にして
設定等の制御を簡易にしたパルス発生装置（国際特許分
類 Ｈ０３Ｋ ３／７８）に関する。
【０００２】
【従来の技術】液晶表示装置等においては、各種制御用
パルスが多く必要になる事がある。
パルスが多く必要になる事がある。
【０００３】この多くのパルスを制御するのに、これま
で例えば特開平４−１６５８１０号公報に示す様な方法
が取られていた。
で例えば特開平４−１６５８１０号公報に示す様な方法
が取られていた。
【０００４】以下に図４及び図５を用いて、従来のパル
ス発生装置に付いて説明する。図４は従来のパルス発生
装置を示すものであり、図５は従来のパルス発生装置の
複数使用を示したものである。
ス発生装置に付いて説明する。図４は従来のパルス発生
装置を示すものであり、図５は従来のパルス発生装置の
複数使用を示したものである。
【０００５】図４において、１０１は外部同期入力と一
致検出回路出力を入力するＡＮＤゲートである。１０２
は入力クロックをカウントしＡＮＤゲート１０１の出力
をリセット信号として入力するカウンタである。１０３
はカウンタ１０２の出力カウンタ値と制御信号値を比較
する一致検出回路である。１０４はカウンタ１０２の分
周比とパルスの発生位置を設定するマイコンである。１
０５はカウンタ１０２の出力とマイコン１０４からの設
定値からパルスを発生するパルス発生回路である。
致検出回路出力を入力するＡＮＤゲートである。１０２
は入力クロックをカウントしＡＮＤゲート１０１の出力
をリセット信号として入力するカウンタである。１０３
はカウンタ１０２の出力カウンタ値と制御信号値を比較
する一致検出回路である。１０４はカウンタ１０２の分
周比とパルスの発生位置を設定するマイコンである。１
０５はカウンタ１０２の出力とマイコン１０４からの設
定値からパルスを発生するパルス発生回路である。
【０００６】また、図５において、１０６は図４の回路
を内部回路とする第一のＬＳＩであり、１０７は追加さ
れた第二のＬＳＩであり、１０８はマイコンである。
を内部回路とする第一のＬＳＩであり、１０７は追加さ
れた第二のＬＳＩであり、１０８はマイコンである。
【０００７】以上のように構成された従来のパルス発生
装置の動作について説明する。図４において、ＡＮＤゲ
ート１０１はリセット信号を出力する。カウンタ１０２
はＡＮＤゲート１０１の出力がｌｏｗの時リセットされ
０を出力し、クロック数をカウントした値即ちカウント
値を出力する。一致検出回路１０３はカウンタ１０２の
出力カウンタ値と比較設定値を比べ値が一致している時
は、ｌｏｗを出力し、一致していないときはｈｉｇｈを
出力する。マイコン１０４は分周比の設定を行う制御
と、パルス位置の設定を行う。パルス発生回路１０５は
カウンタ１０２からのカウンタ値と、マイコン１０４の
パルス位置設定値から各種パルスを発生する。
装置の動作について説明する。図４において、ＡＮＤゲ
ート１０１はリセット信号を出力する。カウンタ１０２
はＡＮＤゲート１０１の出力がｌｏｗの時リセットされ
０を出力し、クロック数をカウントした値即ちカウント
値を出力する。一致検出回路１０３はカウンタ１０２の
出力カウンタ値と比較設定値を比べ値が一致している時
は、ｌｏｗを出力し、一致していないときはｈｉｇｈを
出力する。マイコン１０４は分周比の設定を行う制御
と、パルス位置の設定を行う。パルス発生回路１０５は
カウンタ１０２からのカウンタ値と、マイコン１０４の
パルス位置設定値から各種パルスを発生する。
【０００８】また、図５において、マイコン１０８は分
周比の設定とパルス位置の設定を行う。ＬＳＩ１０６は
図４の回路を内部に持つ集積回路で、第一の制御信号と
クロックを入力する、ＬＳＩ１０７は内部はＬＳＩ１０
６と同等であり、第二の制御信号とクロックと前記ＬＳ
Ｉ１０６で発生したパルスを外部同期入力端子より入力
する。ＬＳＩ１０６、１０７は共に、前記マイコン１０
８により位置設定されたパルスを出力する。なお両図に
またがるマイコンは同一でかまわない。
周比の設定とパルス位置の設定を行う。ＬＳＩ１０６は
図４の回路を内部に持つ集積回路で、第一の制御信号と
クロックを入力する、ＬＳＩ１０７は内部はＬＳＩ１０
６と同等であり、第二の制御信号とクロックと前記ＬＳ
Ｉ１０６で発生したパルスを外部同期入力端子より入力
する。ＬＳＩ１０６、１０７は共に、前記マイコン１０
８により位置設定されたパルスを出力する。なお両図に
またがるマイコンは同一でかまわない。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
構成では、複数のＬＳＩで同等のパルスを発生させよう
とした時も、各ＬＳＩの内部カウンタは、異なる位相の
パルスでリセットされている事になり、マイコンからの
制御を同一に行えない。
構成では、複数のＬＳＩで同等のパルスを発生させよう
とした時も、各ＬＳＩの内部カウンタは、異なる位相の
パルスでリセットされている事になり、マイコンからの
制御を同一に行えない。
【００１０】本発明は、上記問題点を考慮したもので、
映像表示装置において必要となる各種パルスを発生する
ＬＳＩを複数使用する際、外部同期出力を追加し、各Ｌ
ＳＩ内部のカウント値を同一状態にして設定等の制御を
簡易にしたパルス発生装置を提供しようとするものであ
る。
映像表示装置において必要となる各種パルスを発生する
ＬＳＩを複数使用する際、外部同期出力を追加し、各Ｌ
ＳＩ内部のカウント値を同一状態にして設定等の制御を
簡易にしたパルス発生装置を提供しようとするものであ
る。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の回路は、クロックをカウントするリセッ
ト付きカウンタと、前記カウンタの出力値と設定値を入
力して各種パルスを発生するパルス発生回路と、前記カ
ウンタの出力値と設定値を比較する一致検出回路と、外
部同期入力をラッチする第一のＤＦＦと、前記一致検出
回路の出力を入力とする第二のＤＦＦと、前記第二のＤ
ＦＦの出力を入力とする第三のＤＦＦと、前記第三のＤ
ＦＦ出力と前記第一のＤＦＦの出力を入力とするＡＮＤ
ゲートと、前記一致検出回路と前記パルス発生回路の設
定値を出力するマイコンとで構成される。
めに、本発明の回路は、クロックをカウントするリセッ
ト付きカウンタと、前記カウンタの出力値と設定値を入
力して各種パルスを発生するパルス発生回路と、前記カ
ウンタの出力値と設定値を比較する一致検出回路と、外
部同期入力をラッチする第一のＤＦＦと、前記一致検出
回路の出力を入力とする第二のＤＦＦと、前記第二のＤ
ＦＦの出力を入力とする第三のＤＦＦと、前記第三のＤ
ＦＦ出力と前記第一のＤＦＦの出力を入力とするＡＮＤ
ゲートと、前記一致検出回路と前記パルス発生回路の設
定値を出力するマイコンとで構成される。
【００１２】以上のように構成する事により、各ＬＳＩ
内部のカウンタ値が同一時間に同一値であるため、任意
のパルス発生の為の設定が容易にできる。
内部のカウンタ値が同一時間に同一値であるため、任意
のパルス発生の為の設定が容易にできる。
【００１３】
【発明の実施の形態】本発明の請求項１の記載の発明
は、任意のパルスを発生させるリセット付きカウンタ
と、前記リセット付きカウンタを制御する一致検出回路
と、ＤＦＦと、ＡＮＤゲートと、マイコンとで構成さ
れ、複数のカウンタのカウント値を同一状態にする事を
特徴とするパルス発生装置であり、パルス発生用ＬＳＩ
を複数使用し各種パルスを発生させる際、各ＬＳＩの内
部カウンタが同一時に同一値で動作しているため、その
設定が容易になるという作用を有する。
は、任意のパルスを発生させるリセット付きカウンタ
と、前記リセット付きカウンタを制御する一致検出回路
と、ＤＦＦと、ＡＮＤゲートと、マイコンとで構成さ
れ、複数のカウンタのカウント値を同一状態にする事を
特徴とするパルス発生装置であり、パルス発生用ＬＳＩ
を複数使用し各種パルスを発生させる際、各ＬＳＩの内
部カウンタが同一時に同一値で動作しているため、その
設定が容易になるという作用を有する。
【００１４】また、本発明の請求項２の記載の発明は、
リセット付きカウンタと、前記カウンタの出力と設定値
を入力して各種パルスを発生するパルス発生回路と、前
記カウンタの出力値と設定値を比較する一致検出回路
と、外部同期入力をラッチする第一のＤＦＦと、前記一
致検出回路出力を入力し外部同期出力を出力する第二の
ＤＦＦと、前記第二のＤＦＦ出力を入力する第三のＤＦ
Ｆと、前記第三のＤＦＦ出力と前記第一のＤＦＦ出力を
入力し出力をカウンタのリセットとするＡＮＤゲート
と、前記一致検出回路と前記パルス発生回路の設定値を
出力するマイコンとで構成されるパルス発生装置であ
り、パルス発生用ＬＳＩを複数使用し各種パルスを発生
させる際、各ＬＳＩの内部カウンタが同一時に同一値で
動作しているため、その設定が容易になるという作用を
有する。
リセット付きカウンタと、前記カウンタの出力と設定値
を入力して各種パルスを発生するパルス発生回路と、前
記カウンタの出力値と設定値を比較する一致検出回路
と、外部同期入力をラッチする第一のＤＦＦと、前記一
致検出回路出力を入力し外部同期出力を出力する第二の
ＤＦＦと、前記第二のＤＦＦ出力を入力する第三のＤＦ
Ｆと、前記第三のＤＦＦ出力と前記第一のＤＦＦ出力を
入力し出力をカウンタのリセットとするＡＮＤゲート
と、前記一致検出回路と前記パルス発生回路の設定値を
出力するマイコンとで構成されるパルス発生装置であ
り、パルス発生用ＬＳＩを複数使用し各種パルスを発生
させる際、各ＬＳＩの内部カウンタが同一時に同一値で
動作しているため、その設定が容易になるという作用を
有する。
【００１５】以下、今回の発明における実施の形態につ
いて図１、２及び３を用いて説明する。図１及び２は、
本発明における、パルス発生装置の実施の形態を示すも
のである。また、図３は、本発明におけるパルス発生装
置の信号の様子を示す信号波形図である。
いて図１、２及び３を用いて説明する。図１及び２は、
本発明における、パルス発生装置の実施の形態を示すも
のである。また、図３は、本発明におけるパルス発生装
置の信号の様子を示す信号波形図である。
【００１６】（実施の形態１）図１において、１はイン
クリメンタの加算機である。２はリセット信号入力で出
力を前記加算器の出力と０とを切り替える選択器であ
る。３はラッチ用の第一のＤＦＦである。４は分周比と
パルス位置等を設定するマイコンである。５は前記加算
器の出力と前記マイコンの設定値を比較する一致検出回
路である。６はラッチ用の第二のＤＦＦである。７はラ
ッチ用の第三のＤＦＦである。８は遅延用の第四のＤＦ
Ｆである。９は外部同期入力と前記第三のＤＦＦ出力を
入力し前記選択器のリセットを出力するＡＮＤゲートで
ある。１０は前記加算器と前記選択器と前記第一のＤＦ
Ｆで構成されるカウンタである。１１は前記カウンタ出
力とパルス位置設定信号から各種パルスを発生するパル
ス発生回路である。
クリメンタの加算機である。２はリセット信号入力で出
力を前記加算器の出力と０とを切り替える選択器であ
る。３はラッチ用の第一のＤＦＦである。４は分周比と
パルス位置等を設定するマイコンである。５は前記加算
器の出力と前記マイコンの設定値を比較する一致検出回
路である。６はラッチ用の第二のＤＦＦである。７はラ
ッチ用の第三のＤＦＦである。８は遅延用の第四のＤＦ
Ｆである。９は外部同期入力と前記第三のＤＦＦ出力を
入力し前記選択器のリセットを出力するＡＮＤゲートで
ある。１０は前記加算器と前記選択器と前記第一のＤＦ
Ｆで構成されるカウンタである。１１は前記カウンタ出
力とパルス位置設定信号から各種パルスを発生するパル
ス発生回路である。
【００１７】また、図２において、１２は図１の回路を
内部に持つ第一のＬＳＩである。１３は図１の回路を内
部に持つ第二のＬＳＩである。１４は各ＬＳＩに分周比
とパルス位置等を設定するマイコンである。ｃｋはクロ
ック入力である。
内部に持つ第一のＬＳＩである。１３は図１の回路を内
部に持つ第二のＬＳＩである。１４は各ＬＳＩに分周比
とパルス位置等を設定するマイコンである。ｃｋはクロ
ック入力である。
【００１８】また、図３において、分周比設定は、分周
したい値を任意に設定するものである。マイコン分周比
設定は、任意に設定した分周比設定から、マイコン４で
演算した（分周比設定−２）の値である。ＣＯＵＮＴ
は、第一のＤＦＦ３の出力値である。ＣＯＵＮＴ＋１は
加算器１の出力値である。外部同期出力は、第三のＤＦ
Ｆ７の出力である。ＲＥＳＥＴＡＮＤゲート９の出力で
ある。外部同期入力は第二のＬＳＩ１３の外部同期入力
である。ＲＥＳＥＴ２は、第二のＬＳＩ１３におけるＡ
ＮＤゲートの出力である。ＣＯＵＮＴ２は第二のＬＳＩ
１３における第一のＤＦＦの出力である。
したい値を任意に設定するものである。マイコン分周比
設定は、任意に設定した分周比設定から、マイコン４で
演算した（分周比設定−２）の値である。ＣＯＵＮＴ
は、第一のＤＦＦ３の出力値である。ＣＯＵＮＴ＋１は
加算器１の出力値である。外部同期出力は、第三のＤＦ
Ｆ７の出力である。ＲＥＳＥＴＡＮＤゲート９の出力で
ある。外部同期入力は第二のＬＳＩ１３の外部同期入力
である。ＲＥＳＥＴ２は、第二のＬＳＩ１３におけるＡ
ＮＤゲートの出力である。ＣＯＵＮＴ２は第二のＬＳＩ
１３における第一のＤＦＦの出力である。
【００１９】以上のように構成されたパルス発生装置の
動作について以下に説明する。加算器１と選択器２とＤ
ＦＦ３は、カウンタ１０を構成する。カウンタ１０は、
入力クロックをカウントする。但し、リセットが入力さ
れる時（ｌｏｗ）は、カウント動作は停止し、カウント
値は０となる。マイコン４は、分周比とパルス位置等を
設定する。一致検出回路５は前記加算器の出力と前記マ
イコンの設定値を比較し、同一値の時は、ｌｏｗレベル
を出力する。ＤＦＦ６は外部同期入力に対するラッチで
ある。ＤＦＦ７は前記一致検出回路出力をラッチする。
ＤＦＦ８はＤＦＦ７の出力を受け１クロックの遅延動作
を行う。ＡＮＤゲート９はＤＦＦ８の出力とＤＦＦ６の
出力を入力しカウンタ１０のリセット信号を出力する。
動作について以下に説明する。加算器１と選択器２とＤ
ＦＦ３は、カウンタ１０を構成する。カウンタ１０は、
入力クロックをカウントする。但し、リセットが入力さ
れる時（ｌｏｗ）は、カウント動作は停止し、カウント
値は０となる。マイコン４は、分周比とパルス位置等を
設定する。一致検出回路５は前記加算器の出力と前記マ
イコンの設定値を比較し、同一値の時は、ｌｏｗレベル
を出力する。ＤＦＦ６は外部同期入力に対するラッチで
ある。ＤＦＦ７は前記一致検出回路出力をラッチする。
ＤＦＦ８はＤＦＦ７の出力を受け１クロックの遅延動作
を行う。ＡＮＤゲート９はＤＦＦ８の出力とＤＦＦ６の
出力を入力しカウンタ１０のリセット信号を出力する。
【００２０】例えば、分周比を６とした時（図３：分周
比設定）、マイコン４では（分周比設定−２）の演算を
行い、その演算結果（マイコン分周比設定）を一致検出
回路５に入力する。一致検出回路５はマイコン分周比設
定とＣＯＵＮＴ＋１の値を比較し、同じ値の場合はｌｏ
ｗを出力する。一致検出回路５の出力をＤＦＦ７でラッ
チしたものが、外部同期出力である。外部同期出力は更
にＤＦＦ８でラッチされ、ＡＮＤゲート９へ入力され、
外部同期入力との論理積（ＲＥＳＥＴ）を得る。リセッ
ト信号を受けたＣＯＵＮＴ値は、０にリセットされる。
比設定）、マイコン４では（分周比設定−２）の演算を
行い、その演算結果（マイコン分周比設定）を一致検出
回路５に入力する。一致検出回路５はマイコン分周比設
定とＣＯＵＮＴ＋１の値を比較し、同じ値の場合はｌｏ
ｗを出力する。一致検出回路５の出力をＤＦＦ７でラッ
チしたものが、外部同期出力である。外部同期出力は更
にＤＦＦ８でラッチされ、ＡＮＤゲート９へ入力され、
外部同期入力との論理積（ＲＥＳＥＴ）を得る。リセッ
ト信号を受けたＣＯＵＮＴ値は、０にリセットされる。
【００２１】以上が図２における第一のＬＳＩ１２の内
部の様子である（外部同期入力は、ｌｏｗレベルに固
定）。次に第二のＬＳＩ１３の内部信号について説明す
る。
部の様子である（外部同期入力は、ｌｏｗレベルに固
定）。次に第二のＬＳＩ１３の内部信号について説明す
る。
【００２２】第一のＬＳＩ１２の外部同期出力を外部同
期入力とすると、ＲＥＳＥＴ２の信号を得て内部カウン
タは動作する。このときのカウンタ出力がＣＯＵＮＴ２
である。このように、ＣＯＵＮＴとＣＯＵＮＴ２は同時
に同値を出力している。
期入力とすると、ＲＥＳＥＴ２の信号を得て内部カウン
タは動作する。このときのカウンタ出力がＣＯＵＮＴ２
である。このように、ＣＯＵＮＴとＣＯＵＮＴ２は同時
に同値を出力している。
【００２３】ここで、従来例と異なる点を説明する。即
ち、従来例と異なる点は外部同期出力を別途持っている
点である。外部同期出力を持つため、ＬＳＩを複数使用
し、多くのパルスを得ようするときも、各ＬＳＩ内部の
カウンタ値は一致しており、設定が容易になっている。
ち、従来例と異なる点は外部同期出力を別途持っている
点である。外部同期出力を持つため、ＬＳＩを複数使用
し、多くのパルスを得ようするときも、各ＬＳＩ内部の
カウンタ値は一致しており、設定が容易になっている。
【００２４】
【発明の効果】以上のように、本発明では、各ＬＳＩ内
部のカウンタ値が同一時間に同一値であるため、任意の
パルス発生の為の設定が容易にできる。
部のカウンタ値が同一時間に同一値であるため、任意の
パルス発生の為の設定が容易にできる。
【００２５】例えば、複数のＬＳＩに亘る所用のパルス
発生が、マイコンプログラム開発においてソフトウエア
面からみて統一した設定値で設定できるため、ソフト−
ハード間の紛らわしさがなく設計上の混乱も発生しない
という効果を持つ。
発生が、マイコンプログラム開発においてソフトウエア
面からみて統一した設定値で設定できるため、ソフト−
ハード間の紛らわしさがなく設計上の混乱も発生しない
という効果を持つ。
【図１】本発明の実施の形態１におけるパルス発生装置
のブロック図
のブロック図
【図２】本発明の実施の形態１における複数のＬＳＩに
よるパルス発生装置のブロック図
よるパルス発生装置のブロック図
【図３】本発明の実施の形態１における動作を示す信号
波形図
波形図
【図４】従来のパルス発生装置を示すブロック図
【図５】従来のパルス発生装置を複数使用した時のブロ
ック図
ック図
１ 加算器 ２ 選択器 ３ 第一のＤＦＦ ４ マイコン ５ 一致検出回路 ６ 第二のＤＦＦ ７ 第三のＤＦＦ ８ 第四のＤＦＦ ９ ＡＮＤゲート １０ カウンタ １１ 各種パルス発生回路 １２ 第一のＬＳＩ １３ 第二のＬＳＩ １４ マイコン １０１ ＡＮＤゲート １０２ カウンタ １０３ 一致検出回路 １０４ マイコン １０５ パルス発生装置 １０６ 第一のＬＳＩ １０７ 第二のＬＳＩ １０８ マイコン
Claims (2)
- 【請求項１】 リセット付きカウンタと、前記カウンタ
の出力値と設定値を入力して各種パルスを発生するパル
ス発生回路と、前記カウンタの出力値と設定値を比較す
る一致検出回路と、外部同期入力をラッチする第一のＤ
ＦＦと、前記一致検出回路の出力を入力とし外部同期出
力を出力する第二のＤＦＦと、前記第二のＤＦＦ出力を
入力とする第三のＤＦＦと、前記第三のＤＦＦの出力と
前記第一のＤＦＦの出力を入力とし出力を前記カウンタ
のリセットとするＡＮＤゲートと、前記一致検出回路と
前記パルス発生回路の設定値を出力するマイコンとで構
成される事を特徴とするパルス発生装置。 - 【請求項２】 複数のＬＳＩまたはブロックに配設され
たパルス発生装置であって、１つのパルス発生装置の外
部同期出力を他のパルス発生装置の外部同期入力に接続
する事によりカウンタのカウント値を同一状態にする事
を特徴とする請求項１記載のパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018554A JPH09214301A (ja) | 1996-02-05 | 1996-02-05 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018554A JPH09214301A (ja) | 1996-02-05 | 1996-02-05 | パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214301A true JPH09214301A (ja) | 1997-08-15 |
Family
ID=11974855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8018554A Pending JPH09214301A (ja) | 1996-02-05 | 1996-02-05 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214301A (ja) |
-
1996
- 1996-02-05 JP JP8018554A patent/JPH09214301A/ja active Pending
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