CN114095015A - 去毛刺时钟分频电路、方法及终端 - Google Patents

Abstract

本发明提供了一种去毛刺时钟分频电路、方法及终端，包括第一触发模块，用于根据输入的分频系数对输入的参考时钟进行计数以输出第一计数数据；第二触发模块，用于根据分频系数和参考时钟生成中间时钟信号，并根据中间时钟信号对第一计数数据进行处理以输出第二计数数据；组合电路，与第二触发模块的输出端连接以对第二计数数据进行处理并输出中间输出信号；第三触发模块，用于根据中间时钟信号对中间输出信号输出第二电平异步复位信号；第四触发模块，第四触发模块的复位端与第三触发模块的输出端连接，根据第一计数数据和参考时钟生成分频时钟，本发明的分频电路不仅提高了电路工作时钟频率的上限，还提高了时钟的稳定性。

Description

去毛刺时钟分频电路、方法及终端

技术领域

本发明涉及数字电路技术领域，尤其涉及一种去毛刺时钟分频电路、方法及终端。

背景技术

一个完整的数字系统设计往往需要用到多个时钟。传统的时钟分频一般使用锁相环(Phase Locked Loop，PLL)来产生不同频率的时钟，但是其不能实现任意频率的分频并且切换频率需要一定的切换时间。

而目前采用数字时钟分频模块对输入时钟进行奇数分频时，数字时钟分频模块往往会同时用到输入时钟的上下沿对时钟进行时序逻辑处理，这样在电路的某个位置只有半个时钟周期的余量留给时序约束，以满足建立保持时间的要求。当时钟频率变快时，很容易产生时序违例，影响时钟的稳定性。

因此，有必要提供一种新型的去毛刺时钟分频电路、方法及终端以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种去毛刺时钟分频电路、方法及终端，使得留给时序约束的余量恢复为一个时钟周期，提高了电路工作时钟频率的上限，并提高了时钟的稳定性。

为实现上述目的，本发明的所述一种去毛刺时钟分频电路，包括：

第一触发模块，用于根据输入的分频系数信号对输入的参考时钟进行计数以输出第一计数数据；

第二触发模块，与所述第一触发模块连接的输出端连接，用于根据所述分频系数信号和所述参考时钟生成中间时钟信号，并根据所述中间时钟信号对所述第一计数数据进行处理以输出第二计数数据；

组合电路，与所述第二触发模块的输出端连接以对所述第二计数数据进行处理并输出中间输出信号；

第三触发模块，与所述组合电路的输出端连接，用于根据所述中间时钟信号对所述中间输出信号输出第二电平异步复位信号；

第四触发模块，与所述第三触发模块的输出端和所述第一触发模块的输出端连接，且所述第四触发模块的复位端与所述第三触发模块的输出端连接，并根据所述第一计数数据和参考时钟生成分频时钟。

本发明所述的去毛刺时钟分频电路的有益效果在于：通过第一触发模块根据分频系数信号对输入的参考时钟进行计数以输出第一计数数据，而第二触发模块根据生成的中间时钟信号对第一计数数据进行处理以输出第二计数数据，通过将组合电路的处理逻辑设置在输出第二计数数据的第二触发模块之后，使得整个电路在时钟分频的过程中，六个时序约束的余量从半个周期恢复到一个周期，有效提高了整个电路工作时时钟频率的上限，而且采用第四触发模块将最终的分频时钟输出，有效提高了输出时钟的稳定性。

可选的，所述组合电路包括第一加法器、第三比较器、第二加法器和反相器，所述第一加法器的一个输入端与所述第二触发模块的输出端连接，所述第一加法器的另一个输入端输入第一电平，所述第一加法器的输出端与所述第三比较器的一个输入端连接，所述第二加法器的一个输入端输入所述分频系数信号，另一个输入端输入第一电平，所述第二加法器的输出端与所述第三比较器的另一个输入端连接，所述第三比较器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述第三触发模块的输入端连接。其有益效果在于：通过上述的组合电路对经过第二触发模块处理输出的第二计数数据进行处理，从而将整个电路中时钟约束的余量由半个周期提高到一个周期。

可选的，所述第一触发模块包括第三加法器、第一比较器、选择器和第一触发器，所述第三加法器的一个输入端和所述第一比较器的一个输入端均与所述第一触发器的输出端连接，所述第三加法器的另一个输入端输入第一电平，所述第三加法器的输出端与所述选择器的一个输入端连接，所述选择器的另一个输入端输入第一选择信号，所述第一比较器的另一个输入端输入分频系数信号，所述第一比较器的输出端与所述选择器的选择信号输入端连接，所述选择器的输出端与所述第一触发器的数据输入端连接，所述第一触发器的输出端还与所述第二触发模块的输入端和所述第四触发模块的输入端连接，所述第一触发器的时钟输入端输入所述参考时钟；

所述第二触发模块包括第二触发器和异或门，所述第二触发器的数据输入端与所述第一触发器的输出端连接，所述异或门的两个输入端分别输入所述分频系数信号和所述参考时钟，所述异或门根据所述分频系数信号和所述参考时钟输出中间时钟信号，所述异或门的输出端分别与所述第二触发器的时钟输入端和所述第三触发模块的时钟输入端连接；

所述第三触发模块包括第三触发器，所述第三触发器的数据输入端与所述反相器的输出端连接，所述第三触发器的时钟输入端与所述异或门的输出端连接，所述第三触发器的输出端与所述第四触发模块连接；

所述第四触发模块包括第二比较器、或门和第四触发模块，所述第二比较器的一个输入端与所述第一触发器的输出端连接，所述第二比较器的另一个输入端输入所述分频系数信号，所述第二比较器的输出端与所述或门的一个输入端连接，所述或门的另一个输入端与所述第四触发器的输出端连接，所述或门的输出端与所述第四触发器的数据输入端连接，所述第四触发器的时钟输入端输入所述参考时钟，所述第三触发器的输出端与所述第四触发器的复位输入端连接，所述第四触发器的输出端输出所述分频时钟。

可选的，所述第一触发器、所述第二触发器和所述第三触发器均输入同一复位信号。

本发明还提供了一种去毛刺时钟分频方法，包括：

输入分频系数信号和参考时钟至所述第一触发模块以根据所述分频系数信号对所述参考时钟进行计数获得第一计数数据；

将所述参考时钟、所述分频系数信号输入所述第二触发模块以生成中间时钟信号，将所述第一计数数据输入所述第二触发模块以根据所述中间时钟信号生成第二计数数据；

输入所述第二计数数据至组合电路并生成中间输出信号，将所述中间输出信号输入到第三触发模块，并将所述中间时钟信号输入到所述第三触发模块的时钟输入端并输出第二电平异步复位信号；

将所述第一计数数据和所述参考时钟输入至第四触发模块以输出分频时钟。

本发明所述的去毛刺时钟分频方法的有益效果在于：通过第一触发模块根据分频系数信号对输入的参考时钟进行计数以输出第一计数数据，而第二触发模块根据生成的中间时钟信号对第一计数数据进行处理以输出第二计数数据，通过将组合电路的处理逻辑设置在输出第二计数数据的第二触发模块之后，使得整个电路在时钟分频的过程中，六个时序约束的余量从半个周期恢复到一个周期，有效提高了整个电路工作时时钟频率的上限，而且采用第四触发模块将最终的分频时钟输出，有效提高了输出时钟的稳定性。

可选的，所述输入所述第二计数数据至组合电路并生成中间输出信号，包括：

将所述第一计数数据输入至第一加法器的一个输入端，并在所述第一加法器的另一个输入端输入第一电平，以通过所述第一加法器生成第一加法信号；

将所述分频系数信号输入第二加法器的一个输入端，并在所述第二加法器的另一个输入端输入第一电平信号以生成第二加法信号；

将所述第一加法信号输入至第三比较器的一个输入端，将所述第二加法信号输入至所述第三比较器的另一个输入端，以通过所述第三比较器输出中间处理信号；

将所述中间处理信号输入至反相器进行处理并生成所述中间输出信号。

可选的，所述将所述参考时钟、所述分频系数信号输入所述第二触发模块以生成中间时钟信号，将所述第一计数数据输入所述第二触发模块以根据所述中间时钟信号生成第二计数数据，包括：

分别将所述分频系数信号和所述参考时钟输入至异或门的两个输入端以生成中间时钟信号；

将所述中间时钟信号输入至第二触发器的时钟输入端，将所述第一计数数据输入至所述第二触发器的数据输入端，以根据所述分频系数信号对所述中间时钟信号进行计数生成所述第二计数数据。

可选的，所述将所述第一计数数据和所述参考时钟输入至第四触发模块以输出分频时钟，包括：

将所述分频系数信号和所述第一计数数据输入至第二比较器，以根据所述第一计数数据和所述分频系数信号的大小生成上升沿信号；

将所述上升沿信号输入至或门，并根据所述参考时钟的上升沿和所述上升沿信号输出所述分频时钟。

本发明进一步提供了一种终端，所述终端包括上述的去毛刺时钟分频电路。

附图说明

图1为本发明实施例所述去毛刺时钟分频电路的电路图；

图2为本发明实施例所述去毛刺时钟分频电路的时序图；

图3为本发明实施例所述去毛刺时钟分频方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种去毛刺时钟分频电路，包括：

第一触发模块1，用于根据输入的分频系数信号对输入的参考时钟进行计数以输出第一计数数据；

第二触发模块2，与所述第一触发模块1连接的输出端连接，用于根据所述分频系数信号和所述参考时钟生成中间时钟信号，并根据所述中间时钟信号对所述第一计数数据进行处理以输出第二计数数据；

组合电路5，与所述第二触发模块2的输出端连接以对所述第二计数数据进行处理并输出中间输出信号；

第三触发模块3，与所述组合电路5的输出端连接，用于根据所述中间时钟信号对所述中间输出信号输出第二电平异步复位信号；

第四触发模块4，与所述第三触发模块3的输出端和所述第一触发模块1的输出端连接，且所述第四触发模块4的复位端与所述第三触发模块3的输出端连接，并根据所述第一计数数据和参考时钟生成分频时钟。

在上述电路中，通过将分频系数信号和参考时钟信号输入到第一触发模块1之中，使得第一触发模块1根据分频系数信号对所述参考时钟信号进行计数，从而输出第一计数数据，之后将第一计数数据输入到第二触发模块2，并同时输入分频系数信号和参考时钟以生成中间时钟信号，以使得第二触发模块2根据分频系数信号对中间时钟信号进行计数，从而得到第二计数数据，由于在第一触发模块1和第二触发模块2之间没有增加组合逻辑电路，从而使得第一触发模块1和第二触发模块2之间的处理时序更加快速，提高了效率，之后将第二计数数据输出到组合电路5之中，通过组合电路5的组合逻辑对第二计数数据进行处理，以输出中间输出信号至第三触发模块3，以输出第二电平异步复位信号作为第四触发模块4的复位信号，之后第四触发模块4根据第一计数数据和参考时钟输出最终的分频时钟，在上述处理过程中，留给时序约束的余量由半个时钟周期变为了一个时钟周期，有效提高了整个电路的最高工作频率，同时采用第四触发模块4代替传统的组合逻辑电路输出分频时钟，实现了去毛刺，提高了时钟的稳定性。

在一些实施例中，所述组合电路5包括第一加法器501、第三比较器502、第二加法器503和反相器504，所述第一加法器501的一个输入端与所述第二触发模块2的输出端连接，所述第一加法器501的另一个输入端输入第一电平，所述第一加法器501的输出端与所述第三比较器502的一个输入端连接，所述第二加法器503的一个输入端输入所述分频系数信号，另一个输入端输入第一电平，所述第二加法器503的输出端与所述第三比较器502的另一个输入端连接，所述第三比较器502的输出端与所述反相器504的输入端连接，所述反相器504的输出端与所述第三触发模块3的输入端连接。

通过组合电路5对第二触发模块2输出的第二计数数据进行组合逻辑处理，在处理过程中，由于组合电路5是设置在第二触发模块2和第三触发模块3之间的，而第二触发模块2和第三触发模块3之间的间隔时序为周期，从而使得组合电路5在处理数据的过程中时序更加宽裕，提高了数据处理效率，而且也将整个电路中时序约束的余量由半个周期提高到了一个周期，提高了电路的最高工作频率。

其中，所述第三比较器502只有在两个输入端输入信号相同时，才会产生有效输出信号。

在又一些实施例中，所述去毛刺时钟分频电路的电路结构如下，现以第一电平为高电平，第二电平为低电平，所述第二电平异步复位信号为低电平异步复位信号为例对所述去毛刺时钟分频电路进行说明。

所述第一触发模块1包括第三加法器101、第一比较器102、选择器103和第一触发器104，所述第三加法器101的一个输入端和所述第一比较器102的一个输入端均与所述第一触发器104的输出端连接，所述第三加法器101的另一个输入端输入高电平，所述第三加法器101的输出端与所述选择器103的一个输入端连接，所述选择器103的另一个输入端输入第一选择信号h1，所述第一比较器102的另一个输入端输入分频系数信号，所述第一比较器102的输出端与所述选择器103的选择信号输入端连接，所述选择器103的输出端与所述第一触发器104的数据输入端连接，所述第一触发器104的输出端还与所述第二触发模块2的输入端和所述第四触发模块4的输入端连接，所述第一触发器104的时钟输入端输入所述参考时钟。

所述第二触发模块2包括第二触发器201和异或门202，所述第二触发器201的数据输入端与所述第一触发器104的输出端连接，所述异或门202的两个输入端分别输入所述分频系数信号和所述参考时钟，所述异或门202根据所述分频系数信号和所述参考时钟输出中间时钟信号，所述异或门202的输出端分别与所述第二触发器201的时钟输入端和所述第三触发模块3的时钟输入端连接。

需要说明的是，在本实施例中，所述异或门202也可以由采用选择器替代以得到对应的输出信号，具体的，当采用选择器代替异或门202时，选择器的输出根据分频系数信号和参考时钟clk_in来确定，当分频系数信号为高电平1时，选择器的输出的中间时钟clk_neg为输入参考时钟clk_in的反相，即输入参考时钟clk_in＝1，输出中间时钟clk_neg＝0，输入参考时钟clk_in＝0，输出中间时钟clk_neg＝1；而当分频系数信号为低电平0时，选择器输出的中间时钟clk_neg为与输入的参考时钟clk_in相同，此处不再赘述。

所述第三触发模块3包括第三触发器301，所述第三触发器301的数据输入端与所述反相器504的输出端连接，所述第三触发器301的时钟输入端与所述异或门202的输出端连接，所述第三触发器301的输出端与所述第四触发模块4连接。

所述第四触发模块4包括第二比较器401、或门402和第四触发模块403，所述第二比较器401的一个输入端与所述第一触发器104的输出端连接，所述第二比较器401的另一个输入端输入所述分频系数信号，所述第二比较器401的输出端与所述或门402的一个输入端连接，所述或门402的另一个输入端与所述第四触发器403的输出端连接，所述或门402的输出端与所述第四触发器403的数据输入端连接，所述第四触发器403的时钟输入端输入所述参考时钟，所述第三触发器301的输出端与所述第四触发器403的复位输入端连接，所述第四触发器403的输出端输出所述分频时钟。

在上述电路中，以奇数分频3分频为例，将奇数的分频系数div[9:0]输入到第一比较器102的另一个输入端，并将参考时钟clk_in输入到第一触发器104的时钟输入端之后，通过第三加法器101、第一比较器102和选择器103组成的组合逻辑对形成输出信号以输出至第一触发器104的数据输入端，从而第一触发器104根据分频系数信号对输入的参考时钟clk_in进行计数并输出第一计数数据counter，所述第一选择信号h1为高电平1，当counter≥div时，选择器103选择输出1到第一触发104器的输入端，即第一触发器104的输出在1至分频系数div之间循环，其时序参考图2中的标号A位置，而将第一计数数据counter和分频系数信号分别输入到第二比较器401的两个输入端之后，以通过第二比较器401输出上升沿信号rise_edge，以通过上升沿信号rise_edge标记最终输出的分频时钟clk_out何时变为高电平，具体的，也就是当第一计数数据counter大于或等于分频系数div的时候，上升沿信号rise_edge输出高电平，其时序参考图2中的标号B位置。

而在将分频系数信号和参考时钟clk_in输入到异或门202的两个输入端之后，异或门202输出中间时钟clk_neg，由于分频系数div为奇数，因此所述中间时钟clk_neg和所述参考时钟clk_in刚好反向，之后中间时钟clk_neg输入到第二触发器201的时钟输入端作为时钟，而第一计数数据counter输出到第二触发器201的数据输入端，通过第二触发器201进行处理，从而在中间时钟clk_neg的上升沿以分频系数div为周期对中间时钟clk_neg进行计数，以输出第二计数数据counter_neg，其时序参考图2中的标号C位置。

而在第二计数数据counter_neg输出至第一加法器501中之后，分频系数信号输入到第二加法器503的一个输入端，在第二加法器503的另一个输入端输入高电平信号，从而输出第二加法信号half，而第一加法器501的两个输入端分别输入第二计数数据counter_neg和高电平信号，并输出第一加法信号，在第一加法信号和第二加法信号half分别输入到第三比较器502的两个输入端之后，所述第三比较器502输出中间处理信号，所述中间处理信号经过反相器504处理之后输出中间输出信号，而中间输出信号输入至第三触发器301的数据输入端，同时中间时钟clk_neg输入至第三触发器301的时钟输入端，通过第三触发器301输出第二电平异步复位信号fail_edge，其中，第二电平异步复位信号fail_edge是第三触发器303的输出，触发沿是中间时钟clk_neg上升沿，标记分频时钟clk_out何时变低，由第二计数数据counter_neg和第二加法信号half决定，其中half＝(div+1)/2，当第二计数数据counter_neg+1和第二加法信号half相等时，第二电平异步复位信号fail_edge为低，其时序参考图2中的标号D位置；之后将第二电平异步复位信号fail_edge输入至所述第四触发器403的复位输入端，以将第二电平异步复位信号fail_edge作为第四触发器403的复位信号，第四触发器403的输出端为分频时钟clk_out，通过第四触发器403输出，触发沿是参考时钟clk_in处于上升沿的时候，而当第二电平异步复位信号fail_edge处于下降沿的时候则触发分频时钟clk_out变低，其时序参考图2中的标号E位置；而在参考时钟clk_in上升沿触发之后，如果采样到上升沿信号rise_edge位于高电平，则触发分频时钟clk_out变高，其时序参考图2中的标号F位置。从而根据分频系数信号和参考时钟clk_in完成时钟分频并输出分频时钟clk_out。通过上述电路将时序约束的余量从半个周期提高到了一个周期，参考图2，传统分频方式中时序约束的余量为参考时钟clk_in上升沿和中间时钟clk_neg上升沿的间隔S0，而本方案的分频电路的时序约束的余量为中间时钟clk_neg的两个上升沿的间隔S1，显然本方案的分频电路提高了时序约束的余量，而且最终采用触发器将分频时钟clk_out输出，提高了时钟的稳定性，实现去毛刺的效果。

在一些实施例中，所述第一触发器104、所述第二触发器201和所述第三触发器303均输入同一复位信号rst_n。

需要说明的是，在方案的去毛刺时钟分频电路中，也可以将第一电平设置为低电平，第二电平设置为高电平，则此时第二加法信号half＝(div+0)/2，在其余过程的上升沿触发、上升沿采样和上升沿信号对应调整为下降沿触发、下降沿采样和下降沿信号，其余与第一电平、第二电平相关联的内容则根据第一电平为低电平、第二电平为高电平对应进行调整，由于这两种实施方式都是基于本方案中的去毛刺时钟分频电路，两者工作原理和过程基本类似，此处不再赘述。

本发明还公开了一种去毛刺时钟分频方法，参考图3，包括如下步骤：

S301、输入分频系数信号和参考时钟至所述第一触发模块以根据所述分频系数信号对所述参考时钟进行计数获得第一计数数据。

通过第一触发模块对分频系数信号和参考时钟进行处理，使得第一触发模块以分频系数div为周期对输入的参考时钟clk_in进行计数并输出第一计数数据counter。

S302、将所述参考时钟、所述分频系数信号输入所述第二触发模块以生成中间时钟信号，将所述第一计数数据输入所述第二触发模块以根据所述中间时钟信号生成第二计数数据。

在一些实施例中，上述过程包括：

分别将所述分频系数信号和所述参考时钟输入至异或门的两个输入端以生成中间时钟信号；

将所述中间时钟信号输入至第二触发器的时钟输入端，将所述第一计数数据输入至所述第二触发器的数据输入端，以根据所述分频系数信号对所述中间时钟信号进行计数生成所述第二计数数据。

通过将分频系数信号和参考时钟输入至异或门的两个输入端以生成中间时钟信号，从而使得输出的中间时钟clk_neg与参考时钟clk_in反向，之后将中间时钟信号输入至第二触发器的时钟输入端，同时将第一计数数据counter输入至第二触发器的数据输入端，使得第二触发器在中间时钟clk_neg上升沿以分频系数div对中间时钟clk_neg进行计数以输出第二计数数据counter_neg。

S303、输入所述第二计数数据至组合电路并生成中间输出信号，将所述中间输出信号输入到第三触发模块，并将所述中间时钟信号输入到所述第三触发模块的时钟输入端并输出第二电平异步复位信号。

在一些实施例中，所述输入所述第二计数数据至组合电路并生成中间输出信号，包括：

将所述第一计数数据输入至第一加法器的一个输入端，并在所述第一加法器的另一个输入端输入第一电平，以通过所述第一加法器生成第一加法信号；

将所述分频系数信号输入第二加法器的一个输入端，并在所述第二加法器的另一个输入端输入第一电平信号以生成第二加法信号；

将所述第一加法信号输入至第三比较器的一个输入端，将所述第二加法信号输入至所述第三比较器的另一个输入端，以通过所述第三比较器输出中间处理信号；

将所述中间处理信号输入至反相器进行处理并生成所述中间输出信号。

之后将中间输出信号输入至第三触发器301的数据输入端，并将中间时钟clk_neg输入至第三触发器303的时钟输入端，从而通过第三触发器301根据第二计数数据counter_neg和中间时钟clk_neg输出第二电平异步复位信号fail_edge。

S304、将所述第一计数数据和所述参考时钟输入至第四触发模块以输出分频时钟。

在一些实施例中，所述将所述第一计数数据和所述参考时钟输入至第四触发模块以输出分频时钟，包括：

将所述分频系数信号和所述第一计数数据输入至第二比较器，以根据所述第一计数数据和所述分频系数信号的大小生成上升沿信号rise_edge；

将所述上升沿信号rise_edge输入至或门，并将所述第二电平异步复位信号fail_edge输入至第四触发器403的复位输入端，从而根据所述上升沿信号rise_edge和所述第二电平异步复位信号fail_edge的电平高低输出所述分频时钟clk_out。

本发明还公开了一种终端，所述终端包括上述的去毛刺时钟分频电路。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (9)

1.一种去毛刺时钟分频电路，其特征在于，包括：

第一触发模块，用于根据输入的分频系数信号对输入的参考时钟进行计数以输出第一计数数据；

第二触发模块，与所述第一触发模块连接的输出端连接，用于根据所述分频系数信号和所述参考时钟生成中间时钟信号，并根据所述中间时钟信号对所述第一计数数据进行处理以输出第二计数数据；

组合电路，与所述第二触发模块的输出端连接以对所述第二计数数据进行处理并输出中间输出信号；

第三触发模块，与所述组合电路的输出端连接，用于根据所述中间时钟信号对所述中间输出信号输出第二电平异步复位信号；

第四触发模块，与所述第三触发模块的输出端和所述第一触发模块的输出端连接，且所述第四触发模块的复位端与所述第三触发模块的输出端连接，并根据所述第一计数数据和参考时钟生成分频时钟。

2.根据权利要求1所述的去毛刺时钟分频电路，其特征在于，所述组合电路包括第一加法器、第三比较器、第二加法器和反相器，所述第一加法器的一个输入端与所述第二触发模块的输出端连接，所述第一加法器的另一个输入端输入第一电平，所述第一加法器的输出端与所述第三比较器的一个输入端连接，所述第二加法器的一个输入端输入所述分频系数信号，另一个输入端输入第一电平，所述第二加法器的输出端与所述第三比较器的另一个输入端连接，所述第三比较器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述第三触发模块的输入端连接。

3.根据权利要求2所述的去毛刺时钟分频电路，其特征在于，所述第一触发模块包括第三加法器、第一比较器、选择器和第一触发器，所述第三加法器的一个输入端和所述第一比较器的一个输入端均与所述第一触发器的输出端连接，所述第三加法器的另一个输入端输入第一电平，所述第三加法器的输出端与所述选择器的一个输入端连接，所述选择器的另一个输入端输入第一选择信号，所述第一比较器的另一个输入端输入分频系数信号，所述第一比较器的输出端与所述选择器的选择信号输入端连接，所述选择器的输出端与所述第一触发器的数据输入端连接，所述第一触发器的输出端还与所述第二触发模块的输入端和所述第四触发模块的输入端连接，所述第一触发器的时钟输入端输入所述参考时钟；

所述第二触发模块包括第二触发器和异或门，所述第二触发器的数据输入端与所述第一触发器的输出端连接，所述异或门的两个输入端分别输入所述分频系数信号和所述参考时钟，所述异或门根据所述分频系数信号和所述参考时钟输出中间时钟信号，所述异或门的输出端分别与所述第二触发器的时钟输入端和所述第三触发模块的时钟输入端连接；

所述第三触发模块包括第三触发器，所述第三触发器的数据输入端与所述反相器的输出端连接，所述第三触发器的时钟输入端与所述异或门的输出端连接，所述第三触发器的输出端与所述第四触发模块连接；

所述第四触发模块包括第二比较器、或门和第四触发模块，所述第二比较器的一个输入端与所述第一触发器的输出端连接，所述第二比较器的另一个输入端输入所述分频系数信号，所述第二比较器的输出端与所述或门的一个输入端连接，所述或门的另一个输入端与所述第四触发器的输出端连接，所述或门的输出端与所述第四触发器的数据输入端连接，所述第四触发器的时钟输入端输入所述参考时钟，所述第三触发器的输出端与所述第四触发器的复位输入端连接，所述第四触发器的输出端输出所述分频时钟。

4.根据权利要求3所述的去毛刺时钟分频电路，其特征在于，所述第一触发器、所述第二触发器和所述第三触发器均输入同一复位信号。

5.一种去毛刺时钟分频方法，其特征在于，包括：

输入分频系数信号和参考时钟至第一触发模块以根据所述分频系数信号对所述参考时钟进行计数获得第一计数数据；

将所述参考时钟、所述分频系数信号输入第二触发模块以生成中间时钟信号，将所述第一计数数据输入所述第二触发模块以根据所述中间时钟信号生成第二计数数据；

输入所述第二计数数据至组合电路并生成中间输出信号，将所述中间输出信号输入到第三触发模块，并将所述中间时钟信号输入到所述第三触发模块的时钟输入端并输出第二电平异步复位信号；

将所述第一计数数据和所述参考时钟输入至第四触发模块以输出分频时钟。

6.根据权利要求5所述的去毛刺时钟分频方法，其特征在于，所述输入所述第二计数数据至组合电路并生成中间输出信号，包括：

将所述第一计数数据输入至第一加法器的一个输入端，并在所述第一加法器的另一个输入端输入第一电平，以通过所述第一加法器生成第一加法信号；

将所述分频系数信号输入第二加法器的一个输入端，并在所述第二加法器的另一个输入端输入第一电平信号以生成第二加法信号；

将所述第一加法信号输入至第三比较器的一个输入端，将所述第二加法信号输入至所述第三比较器的另一个输入端，以通过所述第三比较器输出中间处理信号；

将所述中间处理信号输入至反相器进行处理并生成所述中间输出信号。

7.根据权利要求5所述的去毛刺时钟分频方法，其特征在于，所述将所述参考时钟、所述分频系数信号输入所述第二触发模块以生成中间时钟信号，将所述第一计数数据输入所述第二触发模块以根据所述中间时钟信号生成第二计数数据，包括：

分别将所述分频系数信号和所述参考时钟输入至异或门的两个输入端以生成中间时钟信号；

将所述中间时钟信号输入至第二触发器的时钟输入端，将所述第一计数数据输入至所述第二触发器的数据输入端，以根据所述分频系数信号对所述中间时钟信号进行计数生成所述第二计数数据。

8.根据权利要求5所述的去毛刺时钟分频方法，其特征在于，所述将所述第一计数数据和所述参考时钟输入至第四触发模块以输出分频时钟，包括：

将所述分频系数信号和所述第一计数数据输入至第二比较器，以根据所述第一计数数据和所述分频系数信号的大小生成上升沿信号；

将所述上升沿信号输入至或门，并根据所述参考时钟的上升沿和所述上升沿信号输出所述分频时钟。

9.一种终端，其特征在于，所述终端包括权利要求1至4任一项所述的去毛刺时钟分频电路。

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