CN115632656A - 一种能够多相位、多频率输出的锁相环 - Google Patents

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Abstract

本发明公开了一种能够多相位、多频率输出的锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器；还包括预分频电路，预分频电路的输入端连接压控振荡器的输出端，预分频电路的输出端连接反馈分频器的输入端；预分频电路，用于对压控振荡器输出的频率进行预分频处理，实现降低输入到反馈分频器的频率；还能够实现产生多相位和多频率信号输出。本发明通过加入预分频电路，预分频电路可对压控振荡器输出信号，进行预分频处理，解决了想要输出更高的频率信号时，会受到反馈分频器限制的问题，且在预分频的过程中，可将压控振荡器的信号进行多相位多频率信号输出，提高锁相环的应用范围。

Description

一种能够多相位、多频率输出的锁相环
技术领域
本发明涉及高频时钟电路技术领域，具体涉及一种能够多相位、多频率输出的锁相环。
背景技术
常用锁相环的压控振荡器的输出信号仅为单端信号或者正反相差分信号，对于改进型的多相位输出锁相环技术，大部分是采用延迟单元，因此锁相环达到工作频率稳定输出的时间较长，且一般采用改进鉴频鉴相器的方式，或者借助锁相环以外的电路来帮助寻找需要的时钟相位，但是，当想要得到更高频率的时钟信号时，仍受限于反馈分频器。
因此，常用锁相环电路中存在压控振荡器输出的频率过高时，受限于反馈分频器的问题；并且常规锁相环还存在仅单端信号或者正反相差分信号输出时，应用范围窄的问题。
发明内容
本发明所要解决的技术问题是现有常用锁相环中存在压控振荡器输出的频率过高时，受限于反馈分频器的问题；并且还存在仅单端信号或者正反相差分信号输出时，应用范围窄的问题。本发明目的在于提供一种能够多相位、多频率输出的锁相环，在压控振荡器和反馈分频器之间加入预分频电路，预分频电路可对压控振荡器输出信号，进行预分频处理，解决了想要输出更高的频率信号时，会受到反馈分频器限制的问题，且在预分频的过程中，可将压控振荡器的信号进行多相位多频率信号输出，提高锁相环的应用范围。
本发明通过下述技术方案实现：
一种能够多相位、多频率输出的锁相环，该锁相环包括依次连接的鉴频鉴相器、电荷泵、环路滤波器、环形压控振荡器和反馈分频器；该锁相环还包括预分频电路，预分频电路的输入端连接环形压控振荡器的输出端，预分频电路的输出端连接反馈分频器的输入端；
预分频电路，用于对压控振荡器输出的频率进行预分频，增大压控振荡器的输出频率范围；同时，还用于实现产生多相位和多频率信号输出。
在一些可能的实施方案中，预分频电路包括第一正反相差分电路、第二正反相差分电路、第三正反相差分电路、第四正反相差分电路、第五正反相差分电路、第六正反相差分电路、第七正反相差分电路、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器；
第一正反相差分电路，用于输入压控振荡器的输出信号，并对压控振荡器的输出信号进行二分频处理，输出0°相位的第一时钟信号CK和180°相位的第二时钟信号XCK；
第一D触发器，用于根据第一时钟信号CK的上升沿作用，输出0°相位的第一二分频信号D1；第二D触发器，用于根据第二时钟信号XCK的上升沿作用，输出90°相位的第二二分频信号D2；
第二正反相差分电路，用于对第一二分频信号D1进行二分频处理，输出0°相位的第三时钟信号D1_P和180°相位的第四时钟信号D1_N；
第三D触发器，用于根据第三时钟信号D1_P的上升沿作用，输出0°相位的第一四分频信号D3；第四D触发器，用于根据第三时钟信号D1_N的上升沿作用，输出90°相位的第二四分频信号D4；
第三正反相差分电路，用于对第二二分频信号D2进行二分频处理，输出90°相位的第五时钟信号D2_P和270°相位的第六时钟信号D2_N；
第五D触发器，用于根据第五时钟信号D2_P的上升沿作用，输出45°相位的第三四分频信号D5；第六D触发器，用于根据第六时钟信号D2_N的上升沿作用，输出135°相位的第四四分频信号D6；
第四正反相差分电路，用于对第一四分频信号D3进行八分频处理，输出0°相位的第七时钟信号D3_P和180°相位的第八时钟信号D3_N；
第五正反相差分电路，用于对第二四分频信号D4进行八分频处理，输出90°相位的第九时钟信号D4_P和270°相位的第十时钟信号D4_N；
第六正反相差分电路，用于对第三四分频信号D5进行八分频处理，输出45°相位的第十一时钟信号D5_P和225°相位的第十二时钟信号D5_N；
第七正反相差分电路，用于对第四四分频信号D6进行八分频处理，输出135°相位的第十三时钟信号D6_P和315°相位的第十四时钟信号D6_N。
在一些可能的实施方案中，第一正反相差分电路的输入端输入压控振荡器的输出信号，第一正反相差分电路的第一输出端输出的第一时钟信号CK连接第一D触发器的时钟触发引脚CK，第一正反相差分电路的第二输出端输出的第二时钟信号XCK连接第二D触发器的时钟触发引脚CK；
第一D触发器的Q输出引脚连接第二正反相差分电路的输入端，第一D触发器的
Figure BDA0003922684150000021
输出引脚(
Figure BDA0003922684150000022
输出引脚是Q输出引脚的反，即若第一D触发器DFF1的Q输出为低电平，则
Figure BDA0003922684150000023
为高电平)连接第一D触发器的D输入引脚；第二D触发器的Q输出引脚连接第三正反相差分电路的输入端，第二D触发器的
Figure BDA0003922684150000024
输出引脚连接第二D触发器的D输入引脚；
第二正反相差分电路的第一输出端输出的第三时钟信号D1_P连接第三D触发器的时钟触发引脚CK，第二正反相差分电路的第二输出端输出的第四时钟信号D1_N连接第四D触发器的时钟触发引脚CK；
第三D触发器的Q输出引脚连接第四正反相差分电路的输入端，第三D触发器的
Figure BDA0003922684150000031
输出引脚连接第三D触发器的D输入引脚；第四D触发器的Q输出引脚连接第五正反相差分电路的输入端，第四D触发器的
Figure BDA0003922684150000032
输出引脚连接第四D触发器的D输入引脚；
第三正反相差分电路的第一输出端输出的第五时钟信号D2_P连接第五D触发器的时钟触发引脚CK，第三正反相差分电路的第二输出端输出的第六时钟信号D2_N连接第六D触发器的时钟触发引脚CK；
第五D触发器的Q输出引脚连接第六正反相差分电路的输入端，第五D触发器的
Figure BDA0003922684150000033
输出引脚连接第五D触发器的D输入引脚；第六D触发器的Q输出引脚连接第七正反相差分电路的输入端，第六D触发器的
Figure BDA0003922684150000034
输出引脚连接第六D触发器的D输入引脚；
第四正反相差分电路的第一输出端输出第七时钟信号D3_P，第四正反相差分电路的第二输出端输出第八时钟信号D3_N；
第五正反相差分电路的第一输出端输出第九时钟信号D4_P，第五正反相差分电路的第二输出端输出第十时钟信号D4_N；
第六正反相差分电路的第一输出端输出第十一时钟信号D5_P，第六正反相差分电路的第二输出端输出第十二时钟信号D5_N；
第七正反相差分电路的第一输出端输出第十三时钟信号D6_P，第七正反相差分电路的第二输出端输出第十四时钟信号D6_N。
在一些可能的实施方案中，第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器均采用除法器接法，除法器接法用于将输入信号进行二分频处理。
在一些可能的实施方案中，第一正反相差分电路、第二正反相差分电路、第三正反相差分电路、第四正反相差分电路、第五正反相差分电路、第六正反相差分电路和第七正反相差分电路均采用如下正反相差分电路；
正反相差分电路包括缓冲器、第一反相器和cross latch结构，缓冲器、第一反相器并联连接；输入信号分别经过缓冲器和反相器，使得输出两路相位相反的两路输出信号，分别为0°的OUT_P和180°的OUT_N；并且输出信号的两条电路间连接有cross latch结构，采用该结构可减小输出正反相差分信号的相位偏差。
在一些可能的实施方案中，cross latch结构包括第二反相器和第三反相器，第二反相器的输入端连接缓冲器的输出端，第二反相器的输出端连接第一反相器的输出端；
第三反相器的输入端连接第一反相器的输出端，第三反相器的输出端连接缓冲器的输出端。
在一些可能的实施方案中，第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器的复位引脚均连接有D触发器控制电路，D触发器控制电路，用于根据多位的使能信号DFF_EN<5:0>，对每一个触发器进行控制。
在一些可能的实施方案中，当PLL_EN为0时，预分频电路处于待机模式；当PLL_EN为1时，预分频电路进行工作使能。
在一些可能的实施方案中，D触发器控制电路包括与门，与门的输入信号为EN<n>和PLL_EN使能信号，与门的输出信号为D触发器的使用控制信号DFF_EN<n>，n为D触发器的标号。
在一些可能的实施方案中，还包括预分频电路输出控制电路，预分频电路的输出端连接预分频电路输出控制电路；
预分频电路输出控制电路包括二选一输入选择器、与非门和第四反相器，二选一输入选择器的输入端接入各时钟信号，二选一输入选择器的输出端连接与非门的第一输入端，与非门的第二输入端接入输出使能信号OUT_EN<m>，与非门的输出端连接第四反相器的输入端，反相器的输出端作为输出频率信号，m为该锁相环的输出标号。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明的锁相环在压控振荡器和反馈分频器之间引入预分频电路，对锁相环的压控振荡器输出的时钟信号进行预分频，有效解决想要输出更高的频率信号时，会受到反馈分频器限制的问题；并在进行分频时，通过D触发器和正反相差分电路的组合接入，输出与普通锁相环相比的，更多相位的时钟信号，拓宽锁相环的使用范围。
2、本发明在该预分频电路加入DFF控制信号，跟随锁相环的待机和工作模式，并引入了待机模式保护，防止加入该电路后引入不确定电平对锁相环电路造成影响。在该预分频电路中加入了预分频电路输出控制电路，根据使用情况进行相应的多频率多相位信号的输出。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为现有技术常用的锁相环结构示意图。
图2为本发明一种能够多相位、多频率输出的锁相环结构示意图。
图3为本发明预分频电路示意图。
图4为本发明预分频电路的输入输出信号波形图。
图5为本发明正反相差分电路示意图。
图6为本发明D触发器控制电路示意图。
图7为本发明预分频电路输出控制电路示意图。
具体实施方式
在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。
在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。
在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。
应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。
在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
现有常用的锁相环结构如图1所示，现有常用的锁相环包括依次连接的鉴频鉴相器、电荷泵、环路滤波器、环形压控振荡器和反馈分频器。现有常用的锁相环结构中，压控振荡器输出的信号为单端或者正反相差分信号，其输出直接通过反馈分频器进行分频，然而在高频电路中，由于反馈分频器的电路内含多种计数器电路，电路结构较为复杂，且分频基数较大，频率过高的话，可能无法正常分频。其输出频率大小如图1所示，若输入比较频率为Fin(INCK频率)，反馈分频器的最大分频数为M，则压控振荡器的最大输出频率Fo(输出频率)＝Fin×M；
因此，本发明针对现有常用的锁相环结构进行改进，改进后的锁相环结构如图2所示，在压控振荡器与反馈分频器之间加入一个预分频电路，对压控振荡器输出的频率进行一次预分频，降低输入到反馈分频器的频率，此时压控振荡器最大输出频率Fo＝Fin×M×N，其最大输出频率相比于现有常用的锁相环结构的最大输出频率增加了N倍；
此外，改进之后，对压控振荡器的输出进行预分频，使输出频率的范围增大的同时，还可产生多相位和多频率信号输出，相比于现有常用的锁相环结构仅输出的单端和正反相差分信号，可输出多相位时钟信号，拓宽锁相环的应用范围。
实施例
如图2所示，本发明一种能够多相位、多频率输出的锁相环，该锁相环包括依次连接的鉴频鉴相器、电荷泵、环路滤波器、环形压控振荡器和反馈分频器；该锁相环还包括预分频电路，预分频电路的输入端连接环形压控振荡器的输出端，预分频电路的输出端连接反馈分频器的输入端；
预分频电路，用于对压控振荡器输出的频率进行预分频，增大压控振荡器的输出频率范围；同时，还实现了该预分频电路产生多相位和多频率信号输出。
其中，鉴频鉴相器、电荷泵、环路滤波器、环形压控振荡器和反馈分频器中各个器件的作用与现有技术常用的锁相环结构中对应的器件作用保持一致，对现有技术部分在实施例中不再一一阐述。
本实施例中，如图3所示，预分频电路包括第一正反相差分电路、第二正反相差分电路、第三正反相差分电路、第四正反相差分电路、第五正反相差分电路、第六正反相差分电路、第七正反相差分电路、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器；
第一正反相差分电路，用于输入压控振荡器的输出信号，并对压控振荡器的输出信号进行二分频处理，输出0°相位的第一时钟信号CK和180°相位的第二时钟信号XCK；
第一D触发器，用于根据第一时钟信号CK的上升沿作用，输出0°相位的第一二分频信号D1；第二D触发器，用于根据第二时钟信号XCK的上升沿作用，输出90°相位的第二二分频信号D2；
第二正反相差分电路，用于对第一二分频信号D1进行二分频处理，输出0°相位的第三时钟信号D1_P和180°相位的第四时钟信号D1_N；
第三D触发器，用于根据第三时钟信号D1_P的上升沿作用，输出0°相位的第一四分频信号D3；第四D触发器，用于根据第三时钟信号D1_N的上升沿作用，输出90°相位的第二四分频信号D4；
第三正反相差分电路，用于对第二二分频信号D2进行二分频处理，输出90°相位的第五时钟信号D2_P和270°相位的第六时钟信号D2_N；
第五D触发器，用于根据第五时钟信号D2_P的上升沿作用，输出45°相位的第三四分频信号D5；第六D触发器，用于根据第六时钟信号D2_N的上升沿作用，输出135°相位的第四四分频信号D6；
第四正反相差分电路，用于对第一四分频信号D3进行八分频处理，输出0°相位的第七时钟信号D3_P和180°相位的第八时钟信号D3_N；
第五正反相差分电路，用于对第二四分频信号D4进行八分频处理，输出90°相位的第九时钟信号D4_P和270°相位的第十时钟信号D4_N；
第六正反相差分电路，用于对第三四分频信号D5进行八分频处理，输出45°相位的第十一时钟信号D5_P和225°相位的第十二时钟信号D5_N；
第七正反相差分电路，用于对第四四分频信号D6进行八分频处理，输出135°相位的第十三时钟信号D6_P和315°相位的第十四时钟信号D6_N。
其中，预分频电路中各个元件的连接关系为：第一正反相差分电路的输入端输入压控振荡器的输出信号，第一正反相差分电路的第一输出端输出的第一时钟信号CK连接第一D触发器的时钟触发引脚CK，第一正反相差分电路的第二输出端输出的第二时钟信号XCK连接第二D触发器的时钟触发引脚CK；
第一D触发器的Q输出引脚连接第二正反相差分电路的输入端，第一D触发器的
Figure BDA0003922684150000071
输出引脚(
Figure BDA0003922684150000072
输出引脚是Q输出引脚的反，即若第一D触发器DFF1的Q输出为低电平，则
Figure BDA0003922684150000073
为高电平)连接第一D触发器的D输入引脚；第二D触发器的Q输出引脚连接第三正反相差分电路的输入端，第二D触发器的
Figure BDA0003922684150000074
输出引脚连接第二D触发器的D输入引脚；
第二正反相差分电路的第一输出端输出的第三时钟信号D1_P连接第三D触发器的时钟触发引脚CK，第二正反相差分电路的第二输出端输出的第四时钟信号D1_N连接第四D触发器的时钟触发引脚CK；
第三D触发器的Q输出引脚连接第四正反相差分电路的输入端，第三D触发器的
Figure BDA0003922684150000075
输出引脚连接第三D触发器的D输入引脚；第四D触发器的Q输出引脚连接第五正反相差分电路的输入端，第四D触发器的
Figure BDA0003922684150000081
输出引脚连接第四D触发器的D输入引脚；
第三正反相差分电路的第一输出端输出的第五时钟信号D2_P连接第五D触发器的时钟触发引脚CK，第三正反相差分电路的第二输出端输出的第六时钟信号D2_N连接第六D触发器的时钟触发引脚CK；
第五D触发器的Q输出引脚连接第六正反相差分电路的输入端，第五D触发器的
Figure BDA0003922684150000082
输出引脚连接第五D触发器的D输入引脚；第六D触发器的Q输出引脚连接第七正反相差分电路的输入端，第六D触发器的
Figure BDA0003922684150000083
输出引脚连接第六D触发器的D输入引脚；
第四正反相差分电路的第一输出端输出第七时钟信号D3_P，第四正反相差分电路的第二输出端输出第八时钟信号D3_N；
第五正反相差分电路的第一输出端输出第九时钟信号D4_P，第五正反相差分电路的第二输出端输出第十时钟信号D4_N；
第六正反相差分电路的第一输出端输出第十一时钟信号D5_P，第六正反相差分电路的第二输出端输出第十二时钟信号D5_N；
第七正反相差分电路的第一输出端输出第十三时钟信号D6_P，第七正反相差分电路的第二输出端输出第十四时钟信号D6_N。
该预分频电路结构如图3所示，该预分频电路输入输出信号波形如图4所示。
在图3电路中，第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六D触发器DFF6均采用除法器接法；该除法器接法可将输入信号进行二分频处理。以DFF1为例，初始时刻假设DFF1输出Q为低电平，则
Figure BDA0003922684150000084
为高电平，由于DFF1的输入信号D是反馈信号
Figure BDA0003922684150000085
根据D触发器的逻辑表达式，其输出Qn+1＝D，而此时
Figure BDA0003922684150000086
则有
Figure BDA0003922684150000087
因此CK上升沿触发时，输出Q会由原来的低电平转变为
Figure BDA0003922684150000088
的高电平，而
Figure BDA0003922684150000089
由于Q的变化会变为低电平，即在第一个CK的时钟周期里，DFF1输出的D1信号为高电平；当CK的第二个上升沿到来时，输出Q会因为
Figure BDA00039226841500000810
变为低电平，然后
Figure BDA00039226841500000811
会再次变为高电平，即两个CK的时钟周期对应一个输出信号D1的时钟周期，实现了对CK信号频率的二分频；
在图3电路中，压控振荡器的输出信号CLK经过第一正反相差分电路后，输出0°相位的第一时钟信号CK和180°相位的第二时钟信号XCK信号，CK、XCK分别作为DFF1和DFF2的时钟信号；CK和XCK的上升沿作用DFF1和DFF2之后输出二分频信号D1和D2，但由于CK和XCK信号完全反相，CK为下降沿时，XCK才为上升沿，所以输出的D1和D2信号的相位差为CK信号的1/2个周期、为D1、D2自身周期的1/4，即D1和D2相位相差为90°，令D1为分频后信号的0°相位，则D2为90°相位；
D1时钟信号经过正反相差分电路后输出的信号D1_P和D1_N，分别为0°和180°；D2时钟信号经过正反相差分电路后输出的信号D2_P和D2_N，分别为90°和270°，即通过第二正反相差分电路和第三正反相差分电路出了四相位信号；
由上同理，在图3的后续电路中，以DFF3～DFF6分别对D1_P、D1_N、D2_P和D2_N进行二分频；即实现了对压控振荡器信号的四分频输出(每个信号的时钟周期对应4个CK信号的时钟周期)；
在D3～D6信号的相位方面，D3与D4的相位差为1/2个D1的始终周期，即1个CK的时钟周期，D5与D6同理；又因为D1和D2的相位差为1/2个CK的时钟周期，则D3与D5的相位差为1/2个CK的时钟周期，与D6的相位差为3/2个CK的时钟周期，由于每个信号的时钟周期对应4个CK信号的时钟周期，令D3为0°相位，则D4为90°相位，D5为45°相位，D6为135°相位；
D3时钟信号经过第四正反相差分电路后输出的信号D3_P和D3_N为0°和180°，D4时钟信号经过第五正反相差分电路后输出的信号D4_P和D4_N为90°和270°，D5时钟信号经过第六正反相差分电路后输出的信号D5_P和D5_N为45°和225°，D6时钟信号经过第六正反相差分电路后输出的信号D6_P和D6_N为135°和315°，即通过第四正反相差分电路、第五正反相差分电路、第六正反相差分电路和第七正反相差分电路输出了八相位信号；
其中，图3电路中的第一正反相差分电路、第二正反相差分电路、第三正反相差分电路、第四正反相差分电路、第五正反相差分电路、第六正反相差分电路和第七正反相差分电路均采用如下正反相差分电路；正反相差分电路结构如图5所示，正反相差分电路的输入信号分别经过缓冲器BUF和第一反相器INV1，使得输出两路相位相反的两路输出信号，分别为0°的OUT_P和180°的OUT_N，并且输出信号的两条电路间使用cross latch结构，采用该结构可减小输出正反相差分信号的相位偏差；
本实施例中，cross latch结构包括第二反相器INV2和第三反相器INV3，第二反相器INV2的输入端连接缓冲器BUF的输出端，第二反相器INV2的输出端连接第一反相器INV1的输出端；
第三反相器INV3的输入端连接第一反相器INV1的输出端，第三反相器INV3的输出端连接缓冲器BUF的输出端。
另外，在D触发器控制电路方面，增加其实用性，在图3中的各个D触发器的RST引脚端，加入多位的使能信号DFF_EN<5:0>，对每一个D触发器进行控制，DFF_EN<5:0>输入信号端子控制电路如图6所示，为了配合锁相环一起工作，当PLL_EN为0时，该预分频处于待机模式，不管EN<5:0>为何值输入，DFF_EN<5:0>时钟输出始终为低电平，即所有支路输出为低电平，对电路进行待机模式保护，防止待机模式时，出现不确定电平；当锁相环工作即PLL_EN为1，此时DFF_EN<5:0>信号才会跟随EN<5:0>的输入，输出为1时，相应DFF进行工作使能。
如图6所示，D触发器控制电路包括与门，与门的输入信号为EN<n>和PLL_EN使能信号，与门的输出信号为D触发器的使用控制信号DFF_EN<n>，n为D触发器的标号。
另外在锁相环的输出方面，设计了预分频电路输出控制电路，预分频电路的输出端连接预分频电路输出控制电路；预分频电路输出控制电路包括二选一输入选择器、与非门和第四反相器，二选一输入选择器的输入端接入各时钟信号，二选一输入选择器的输出端连接与非门的第一输入端，与非门的第二输入端接入输出使能信号OUT_EN<m>，与非门的输出端连接第四反相器的输入端，反相器的输出端输出频率信号，m为该锁相环的输出标号。
如图7所示，在输出0°、180°、90°和270°时，通过SEL<3:0>信号，对二选一选择器进行选择输出，信号对2分频信号或者4分频信号进行选择，SEL每个位信号为0时，选择2分频输出，为1时，选择4分频输出；并通过OUT_EN<7:0>信号使能输出，为0时，该预分频电路的对应支路对外输出低电平，不输出频率信号；为1时，使能对应支路对外输出频率信号；使用与非门的目的为了改善输出波形的TrTf，并在与非门后接入一个第四反相器，使得输出的频率信号通过与非门而发生的相位变化还原的同时，进一步改善输出波形的TrTf，提高电路的驱动能力；在反馈给反馈分频器的输出上增加了二选一选择电器，并通过PREDIV_EN信号使能输出，为0时，该预分频电路的对应支路对反馈分频器输出低电平，不输出频率信号；为1时，才输出频率信号；其中PREDIV信号为0时，选择第三时钟信号D1_P输出，即为2分频的预分频，为1时，选择第七时钟信号D3_P输出，即为4分频的预分频，根据实际使用需求选择，通过该方式选择来减小反馈分频器的分频压力。
本发明的锁相环在压控振荡器和反馈分频器之间引入预分频电路，对锁相环的压控振荡器输出的时钟信号进行预分频，有效解决想要输出更高的频率信号时，会受到反馈分频器限制的问题；并在进行分频时，通过D触发器和正反相差分电路的组合接入，输出与普通锁相环相比的，更多相位的时钟信号，拓宽锁相环的使用范围；在该预分频电路加入DFF控制信号，跟随锁相环的待机和工作模式，并引入了待机模式保护，防止加入该电路后引入不确定电平对锁相环电路造成影响。在该预分频电路中加入了预分频电路输出控制电路，根据使用情况进行相应的多频率多相位信号的输出。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种能够多相位、多频率输出的锁相环，该锁相环包括依次连接的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频器；其特征在于，该锁相环还包括预分频电路，所述预分频电路的输入端连接压控振荡器的输出端，预分频电路的输出端连接反馈分频器的输入端；
所述预分频电路，用于对压控振荡器输出的频率进行预分频，增大压控振荡器的输出频率范围；同时，还用于实现产生多相位和多频率信号输出。
2.根据权利要求1所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述预分频电路包括第一正反相差分电路、第二正反相差分电路、第三正反相差分电路、第四正反相差分电路、第五正反相差分电路、第六正反相差分电路、第七正反相差分电路、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器；
第一正反相差分电路，用于输入压控振荡器的输出信号，并对压控振荡器的输出信号进行二分频处理，输出0°相位的第一时钟信号和180°相位的第二时钟信号；
第一D触发器，用于根据第一时钟信号的上升沿作用，输出0°相位的第一二分频信号；第二D触发器，用于根据第二时钟信号的上升沿作用，输出90°相位的第二二分频信号；
第二正反相差分电路，用于对第一二分频信号进行二分频处理，输出0°相位的第三时钟信号和180°相位的第四时钟信号；
第三D触发器，用于根据第三时钟信号的上升沿作用，输出0°相位的第一四分频信号；第四D触发器，用于根据第三时钟信号的上升沿作用，输出90°相位的第二四分频信号；
第三正反相差分电路，用于对第二二分频信号进行二分频处理，输出90°相位的第五时钟信号和270°相位的第六时钟信号；
第五D触发器，用于根据第五时钟信号的上升沿作用，输出45°相位的第三四分频信号；第六D触发器，用于根据第六时钟信号的上升沿作用，输出135°相位的第四四分频信号；
第四正反相差分电路，用于对第一四分频信号进行八分频处理，输出0°相位的第七时钟信号和180°相位的第八时钟信号；
第五正反相差分电路，用于对第二四分频信号进行八分频处理，输出90°相位的第九时钟信号和270°相位的第十时钟信号；
第六正反相差分电路，用于对第三四分频信号进行八分频处理，输出45°相位的第十一时钟信号和225°相位的第十二时钟信号；
第七正反相差分电路，用于对第四四分频信号进行八分频处理，输出135°相位的第十三时钟信号和315°相位的第十四时钟信号。
3.根据权利要求2所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述第一正反相差分电路的输入端输入压控振荡器的输出信号，第一正反相差分电路的第一输出端输出的第一时钟信号连接第一D触发器的时钟触发引脚CK，第一正反相差分电路的第二输出端输出的第二时钟信号连接第二D触发器的时钟触发引脚CK；
第一D触发器的Q输出引脚连接第二正反相差分电路的输入端，第一D触发器的
Figure FDA0003922684140000021
输出引脚连接第一D触发器的D输入引脚；第二D触发器的Q输出引脚连接第三正反相差分电路的输入端，第二D触发器的
Figure FDA0003922684140000022
输出引脚连接第二D触发器的D输入引脚；
第二正反相差分电路的第一输出端输出的第三时钟信号连接第三D触发器的时钟触发引脚CK，第二正反相差分电路的第二输出端输出的第四时钟信号连接第四D触发器的时钟触发引脚CK；
第三D触发器的Q输出引脚连接第四正反相差分电路的输入端，第三D触发器的
Figure FDA0003922684140000023
输出引脚连接第三D触发器的D输入引脚；第四D触发器的Q输出引脚连接第五正反相差分电路的输入端，第四D触发器的
Figure FDA0003922684140000024
输出引脚连接第四D触发器的D输入引脚；
第三正反相差分电路的第一输出端输出的第五时钟信号连接第五D触发器的时钟触发引脚CK，第三正反相差分电路的第二输出端输出的第六时钟信号连接第六D触发器的时钟触发引脚CK；
第五D触发器的Q输出引脚连接第六正反相差分电路的输入端，第五D触发器的
Figure FDA0003922684140000025
输出引脚连接第五D触发器的D输入引脚；第六D触发器的Q输出引脚连接第七正反相差分电路的输入端，第六D触发器的
Figure FDA0003922684140000026
输出引脚连接第六D触发器的D输入引脚；
第四正反相差分电路的输出端输出第七时钟信号和第八时钟信号；第五正反相差分电路的输出端输出第九时钟信号和第十时钟信号；第六正反相差分电路的输出端输出第十一时钟信号和第十二时钟信号；第七正反相差分电路的输出端输出第十三时钟信号和第十四时钟信号。
4.根据权利要求2所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器均采用除法器接法，所述除法器接法用于将输入信号进行二分频处理。
5.根据权利要求2所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述第一正反相差分电路、第二正反相差分电路、第三正反相差分电路、第四正反相差分电路、第五正反相差分电路、第六正反相差分电路和第七正反相差分电路均采用如下正反相差分电路；
所述正反相差分电路包括缓冲器、第一反相器和cross latch结构，所述缓冲器、第一反相器并联连接；输入信号分别经过缓冲器和反相器，使得输出两路相位相反的两路输出信号；并且输出信号的两条电路间连接有cross latch结构。
6.根据权利要求5所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述cross latch结构包括第二反相器和第三反相器，第二反相器的输入端连接缓冲器的输出端，第二反相器的输出端连接第一反相器的输出端；
第三反相器的输入端连接第一反相器的输出端，第三反相器的输出端连接缓冲器的输出端。
7.根据权利要求2所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器和第六D触发器的复位引脚均连接有D触发器控制电路，所述D触发器控制电路，用于根据多位的使能信号DFF_EN<5:0>，对每一个触发器进行控制。
8.根据权利要求7所述的一种能够多相位、多频率输出的锁相环，其特征在于，当PLL_EN为0时，所述预分频电路处于待机模式；当PLL_EN为1时，所述预分频电路进行工作使能。
9.根据权利要求7所述的一种能够多相位、多频率输出的锁相环，其特征在于，所述D触发器控制电路包括与门，所述与门的输入信号为EN<n>和PLL_EN使能信号，所述与门的输出信号为D触发器的使用控制信号DFF_EN<n>，n为D触发器的标号。
10.根据权利要求2所述的一种能够多相位、多频率输出的锁相环，其特征在于，还包括预分频电路输出控制电路，所述预分频电路的输出端连接预分频电路输出控制电路；
所述预分频电路输出控制电路包括二选一输入选择器、与非门和第四反相器，所述二选一输入选择器的输入端接入各时钟信号，所述二选一输入选择器的输出端连接与非门的第一输入端，与非门的第二输入端接入输出使能信号OUT_EN<m>，与非门的输出端连接第四反相器的输入端，反相器的输出端作为输出频率信号，m为该锁相环的输出标号。
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