CN117176139B - 分频比为2的n次方加减1的分频器构建方法和分频器 - Google Patents

Abstract

本发明提供一种分频比为2的N次方加减1的分频器构建方法和分频器，通过为预设分频比设计按二进制码顺序的循环二进制数的序列，确定二进制数中各位的逻辑表达式，并通过逻辑门组合电路和D触发器电路实现该逻辑表达式，再通过对第N位对应的输出信号进行延迟和逻辑运算，实现了输出占空比为50％的分频数为2的N次方加减1分频器，能在仅使用N+1或N+2个D触发器的情况下实现分频数为2的N次方加减1的同步分频电路，比其他相同分频比的电路能节约了多个触发器，且设计流程简单，所需的触发器结构也相对较简单，在集成电路中能够有效的节约面积和成本。

Description

分频比为2的N次方加减1的分频器构建方法和分频器

技术领域

本发明涉及信号处理技术领域，尤其涉及一种分频比为2的N次方加减1的分频器构建方法和分频器。

背景技术

随着芯片内部电路系统的规模化发展，尤其在复杂数模混合系统中，通常会有多个时钟存在，在多时钟系统中经常会用数字计数分频器来产生子时钟，且实际应用中锁相环倍频电路中的反馈时钟也是由分频器产生，因此预设分频比的分频器在现有电路系统中的重要性可见一斑。目前，无论是奇数分频器还是偶数分频器，为了保证输出信号的占空比为50％，多数是采用触发器的级联实现。例如，公开号为CN104660222A的专利公开了一种5分频触发器，使用了5个D触发器的级联来搭建5分频电路。然而，类似这样的触发器级联结构所需触发器的个数相对较多，且触发器结构相对复杂，相对普通的触发器多出了开关控制信号和CLKN端口，不适用于芯片面积趋于减小的实际应用场景。

发明内容

本发明提供一种分频比为2的N次方加减1的分频器构建方法和分频器，用以解决现有技术中所需触发器的个数相对较多，且触发器结构相对复杂的缺陷。

本发明提供一种分频比为2的N次方加减1的分频器构建方法，包括：

基于分频比确定所述分频比对应的二进制序列；其中，所述二进制序列中二进制数的位数是能够表示所述分频比的最小二进制位数，所述二进制序列中二进制数的数量等于所述分频比，所述二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1；

基于所述二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式；其中，所述二进制数中任一位的逻辑表达式由所述二进制数中特定位及所述特定位之间的逻辑运算关系组成；

基于所述二进制数中每一位的逻辑表达式，构建所述二进制数中每一位对应的二进制位运算电路；所述二进制数中每一位对应的二进制位运算电路由相应位对应的逻辑门组合电路和一个D触发器电路串联而成，任一位对应的逻辑门组合电路用于执行所述任一位的逻辑表达式，所述D触发器电路的时钟输入端与待分频的参考时钟相连；

构建针对所述二进制数中第N位的信号输出电路；所述信号输出电路的数据输入端与所述第N位对应的二进制位运算电路的输出端相连，所述信号输出电路的时钟输入端与反相的所述参考时钟相连，所述信号输出电路输出对应所述分频比的分频信号。

根据本发明提供的一种分频比为2的N次方加减1的分频器构建方法，所述基于所述二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式，具体包括：

针对所述二进制数中的任一位，从所述二进制序列中第一个二进制数开始，确定当前二进制数的下一个二进制数中所述任一位的值，作为所述当前二进制数对应所述任一位的结果值；

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中所述任一位的逻辑表达式。

根据本发明提供的一种分频比为2的N次方加减1的分频器构建方法，所述基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中每一位的逻辑表达式，具体包括：

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，构建所述任一位对应的卡诺图；

对所述任一位对应的卡诺图进行化简，得到所述二进制数中所述任一位的逻辑表达式。

根据本发明提供的一种分频比为2的N次方加减1的分频器构建方法，所述基于所述二进制数中每一位的逻辑表达式，构建所述二进制数中每一位对应的二进制位运算电路，具体包括：

基于所述二进制数中任一位的逻辑表达式，确定所述任一位对应的逻辑门组合电路中的逻辑门；

基于所述任一位的逻辑表达式确定所述任一位对应的逻辑门组合电路中逻辑门之间的连接方式，以及所述任一位对应的逻辑门组合电路中逻辑门与所述二进制数中相应位对应的二进制位运算电路中D触发器电路的连接方式；

其中，所述任一位对应的二进制位运算电路中D触发器电路的同相输出端的输出为所述任一位对应的信号，反相输出端的输出为反相的所述任一位对应的信号，时钟为待分频的参考时钟。

根据本发明提供的一种分频比为2的N次方加减1的分频器构建方法，所述构建针对所述二进制数中第N位的信号输出电路，具体包括：

基于D触发器电路构建所述二进制数中第N位对应的信号延迟电路；所述第N位对应的信号延迟电路用于将所述第N位对应的二进制位运算电路输出的信号延迟半个参考时钟的时钟周期；

构建针对所述第N位对应的二进制位运算电路输出的信号和所述第N位对应的信号延迟电路输出的信号进行或运算的逻辑或运算电路；

其中，所述针对所述二进制数中第N位的信号输出电路包含所述第N位对应的信号延迟电路和所述逻辑或运算电路，所述逻辑或运算电路输出对应所述分频比的分频信号。

本发明还提供一种分频比为2的N次方加减1的分频器，包括：

分频比对应的二进制序列的二进制数中每一位对应的二进制位运算电路，以及针对所述二进制数中第N位的信号输出电路；

其中，所述二进制序列中二进制数的位数是能够表示所述分频比的最小二进制位数，所述二进制序列中二进制数的数量等于所述分频比，所述二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1；

所述二进制数中每一位对应的二进制位运算电路由相应位对应的逻辑门组合电路和一个D触发器电路串联而成，任一位对应的逻辑门组合电路用于执行所述任一位的逻辑表达式，所述D触发器电路的时钟输入端与待分频的参考时钟相连；所述二进制数中每一位的逻辑表达式是基于所述二进制序列中的各个二进制数确定的；所述二进制数中任一位的逻辑表达式由所述二进制数中特定位及所述特定位之间的逻辑运算关系组成；

所述信号输出电路的数据输入端与所述第N位对应的二进制位运算电路的输出端相连，所述信号输出电路的时钟输入端与反相的所述参考时钟相连，所述信号输出电路输出对应所述分频比的分频信号。

根据本发明提供的一种分频比为2的N次方加减1的分频器，所述二进制数中每一位的逻辑表达式是基于如下步骤确定的：

针对所述二进制数中的任一位，从所述二进制序列中第一个二进制数开始，确定当前二进制数的下一个二进制数中所述任一位的值，作为所述当前二进制数对应所述任一位的结果值；

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中所述任一位的逻辑表达式。

根据本发明提供的一种分频比为2的N次方加减1的分频器，所述基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中每一位的逻辑表达式，具体包括：

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，构建所述任一位对应的卡诺图；

对所述任一位对应的卡诺图进行化简，得到所述二进制数中所述任一位的逻辑表达式。

根据本发明提供的一种分频比为2的N次方加减1的分频器，所述二进制数中每一位对应的二进制位运算电路是基于如下步骤构建的：

基于所述二进制数中任一位的逻辑表达式，确定所述任一位对应的逻辑门组合电路中的逻辑门；

基于所述任一位的逻辑表达式确定所述任一位对应的逻辑门组合电路中逻辑门之间的连接方式，以及所述任一位对应的逻辑门组合电路中逻辑门与所述二进制数中相应位对应的二进制位运算电路中D触发器电路的连接方式；

其中，所述任一位对应的二进制位运算电路中D触发器电路的同相输出端的输出为所述任一位对应的信号，反相输出端的输出为反相的所述任一位对应的信号，时钟为待分频的参考时钟。

根据本发明提供的一种分频比为2的N次方加减1的分频器，所述二进制数中第N位的信号输出电路包含所述第N位对应的信号延迟电路和逻辑或运算电路；

其中，所述第N位对应的信号延迟电路用于将所述第N位对应的二进制位运算电路输出的信号延迟半个参考时钟的时钟周期；所述逻辑或运算电路用于针对所述第N位对应的二进制位运算电路输出的信号和所述第N位对应的信号延迟电路输出的信号进行或运算；

所述逻辑或运算电路输出对应所述分频比的分频信号。

本发明提供的分频比为2的N次方加减1的分频器构建方法和分频器，通过为预设分频比设计按二进制码顺序的循环二进制数的序列，确定二进制数中各位的逻辑表达式，并通过逻辑门组合电路和D触发器电路实现该逻辑表达式，再通过对第N位对应的输出信号进行延迟和逻辑运算，实现了输出占空比为50％的分频数为2的N次方加减1分频器，能在仅使用N+1或N+2个D触发器的情况下实现分频数为2的N次方加减1的同步分频电路，比其他相同分频比的电路能节约了多个触发器，且设计流程简单，所需的触发器结构也相对较简单，在集成电路中能够有效的节约面积和成本。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的分频比为2的N次方加减1的分频器构建方法的流程示意图；

图2是本发明提供的逻辑表达式确定方法的流程示意图；

图3是本发明提供的分频比为2的N次方加减1的分频器的结构示意图；

图4是本发明提供的分频比为15时的信号波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的分频比为2的N次方加减1的分频器构建方法的流程示意图，如图1所示，该方法包括：

步骤110，基于分频比确定所述分频比对应的二进制序列；其中，所述二进制序列中二进制数的位数是能够表示所述分频比的最小二进制位数，所述二进制序列中二进制数的数量等于所述分频比，所述二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1；

步骤120，基于所述二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式；其中，所述二进制数中任一位的逻辑表达式由所述二进制数中特定位及所述特定位之间的逻辑运算关系组成；

步骤130，基于所述二进制数中每一位的逻辑表达式，构建所述二进制数中每一位对应的二进制位运算电路；所述二进制数中每一位对应的二进制位运算电路由相应位对应的逻辑门组合电路和一个D触发器电路串联而成，任一位对应的逻辑门组合电路用于执行所述任一位的逻辑表达式，所述D触发器电路的时钟输入端与待分频的参考时钟相连；

步骤140，构建针对所述二进制数中第N位的信号输出电路；所述信号输出电路的数据输入端与所述第N位对应的二进制位运算电路的输出端相连，所述信号输出电路的时钟输入端与反相的所述参考时钟相连，所述信号输出电路输出对应所述分频比的分频信号。

具体而言，设定分频比P为2的N次方加减1，即P＝2^N±1，其中N≥2。针对该分频比，按照二进制码的顺序设计该分频比对应的二进制序列。其中，该二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1，最大的二进制数值为2^N－2或2^N(取决于分频比为2^N－1还是2^N+1)，即二进制序列中二进制数的数量等于上述分频比。并且，二进制序列中二进制数的位数是能够表示该分频比的最小二进制位数，各个二进制数的位数是相等的。以分频比为2⁴－1(即15)为例，其对应的二进制序列为“0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110”。

根据该二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式。假设该二进制序列中各个二进制数的位数为i，各个二进制数中的每一位可以表示为Ti、Ti-1、..、T1。可见，二进制数中的各位Ti、Ti-1、..、T1在该二进制序列中的不同二进制数中的取值可能不同。针对二进制数中的任一位Tj，可以根据该二进制序列的各个二进制数中各位的取值，确定Tj与Ti、Ti-1、..、T1中特定位之间的逻辑关系，从而得到Tj的逻辑表达式。其中，二进制数中Tj的逻辑表达式由二进制数中特定位及特定位之间的逻辑运算关系组成，且需要说明的是，上述特定位可以包括Tj本身。

同样以分频比为2⁴－1(即15)为例，将其二进制序列中二进制数表示为T4T3T2T1，可以分别针对T4、T3、T2和T1确定各自的逻辑表达式。例如，T4的逻辑表达式为(T4)&(T3！)+(T4)&(T2！)+(T3)&(T2)&(T1)，T3的逻辑表达式为(T3)&(T2！)+(T3！)&(T2)&(T1)+(T4！)&(T3)&(T1！)，T2的逻辑表达式为(T2！)&(T1)+(T4！)&(T2)&(T1！)+(T3！)&(T2)&(T1！)，T1的逻辑表达式为(T2！)&(T1！)+(T4！)&(T1！)+(T4)&(T3！)&(T1！)。

在一些实施例中，如图2所示，所述基于所述二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式，具体包括：

步骤210，针对所述二进制数中的任一位，从所述二进制序列中第一个二进制数开始，确定当前二进制数的下一个二进制数中所述任一位的值，作为所述当前二进制数对应所述任一位的结果值；

步骤220，基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中所述任一位的逻辑表达式。

具体而言，针对二进制序列中二进制数中的任一位Tj，可以从该二进制序列中的第一个二进制数开始，逐一确定当前二进制数的下一个二进制数中Tj的值，作为当前二进制数对应Tj的结果值。需要说明的是，上述二进制序列为循环序列，因此，在确定二进制序列中最后一个二进制数对应Tj的结果值时，可以通过确定首个二进制数中Tj的取值得到。

以分频比为2⁴－1(即15)为例，其对应的二进制序列为“0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110”，针对二进制数的T4位，0000对应T4的结果值为0001中T4的取值(即0)，0001对应T4的结果值为0010中T4的取值(即0)，以此类推，1101对应T4的结果值为1110中T4的取值(即1)，1110对应T4的结果值为0000中T4的取值(即0)；针对二进制数的T3位，0000对应T3的结果值为0001中T3的取值(即0)，0001对应T3的结果值为0010中T3的取值(即0)，以此类推，1101对应T3的结果值为1110中T3的取值(即1)，1110对应T3的结果值为0000中T3的取值(即0)；针对二进制数的T2位，0000对应T2的结果值为0001中T2的取值(即0)，0001对应T2的结果值为0010中T2的取值(即1)，以此类推，1101对应T2的结果值为1110中T2的取值(即1)，1110对应T2的结果值为0000中T2的取值(即0)；针对二进制数的T1位，0000对应T1的结果值为0001中T1的取值(即1)，0001对应T1的结果值为0010中T1的取值(即0)，以此类推，1101对应T1的结果值为1110中T1的取值(即0)，1110对应T1的结果值为0000中T1的取值(即0)。

随后，基于二进制序列中各个二进制数中各位的数值以及各个二进制数对应Tj的结果值，可以确定Tj与Ti、Ti-1、..、T1中特定位之间的逻辑关系，从而得到二进制数中Tj的逻辑表达式。

在另一些实施例中，可以基于二进制序列中各个二进制数中各位的数值以及各个二进制数对应Tj的结果值，构建Tj对应的卡诺图，然后对Tj对应的卡诺图进行化简，得到Tj的逻辑表达式。通过对上述卡诺图中可以合并的项进行合并实现化简，即可得到各位的逻辑表达式，其中卡诺图中几何相邻或对称相邻的1即为可以合并的项。需要说明的是，由于各位二进制位的部分取值可能不在二进制序列中(例如分频比为2⁴－1对应的二进制序列中不包含1111)，因此上述不在二进制序列中的二进制数(如1111)在卡诺图中的值可以设为一个特殊符号(如X)以示区分，且该特殊符号在卡诺图化简时可以被视作1。

需要说明的是，获取Tj的逻辑表达式的方式不局限于上述基于卡诺图的方式，例如，也可以筛选出对应Tj的结果值为1时二进制数中各位的数值，从而确定Tj的逻辑表达式。

得到各位的逻辑表达式之后，可以构建各位对应的二进制位运算电路。其中，针对二进制数中的任一位Tj，可以利用多种逻辑门组合而成Tj对应的逻辑门组合电路，以执行Tj的逻辑表达式，此外再引入一个D触发器电路与该逻辑门组合电路串联，接收该逻辑门组合电路的输出作为D触发器电路的输入。其中，二进制位运算电路中的D触发器电路的时钟输入端与待分频的参考时钟CLK相连，且其为上升沿触发。

在一些实施例中，可以基于Tj的逻辑表达式，确定Tj对应的逻辑门组合电路中的逻辑门。其中，为了方便构建逻辑门组合电路，可以对Tj的逻辑表达式进行转换，将其转换为与非运算以及或非运算等易于实现的运算方式。基于Tj的逻辑表达式确定Tj对应的逻辑门组合电路中逻辑门之间的连接方式，以及Tj对应的逻辑门组合电路中逻辑门与Tj的逻辑表达式中涉及的位对应的二进制位运算电路中D触发器电路的连接方式。需要说明的是，任一位对应的二进制位运算电路中D触发器电路的同相输出端的输出为该位对应的信号，反相输出端的输出为反相的该位对应的信号，时钟为待分频的参考时钟。例如，若Tj的逻辑表达式中需要对Tk进行运算，则相应逻辑门的输入端可以与Tk对应的二进制位运算电路中D触发器电路的同相输出端相连，若Tj的逻辑表达式中需要对Tk！进行运算，则相应逻辑门的输入端可以与Tk对应的二进制位运算电路中D触发器电路的反相输出端相连。

除此之外，单独构建针对二进制数中第N位的信号输出电路，利用该信号输出电路对第N位对应的二进制位运算电路中D触发器电路输出的信号进行进一步处理，得到预设分频比的分频信号。其中，信号输出电路的数据输入端与第N位对应的二进制位运算电路的输出端相连，信号输出电路的时钟输入端与反相的参考时钟相连，且该信号输出电路输出对应上述分频比的分频信号。以分频比为2⁴－1(即15)为例，则构建针对二进制数中TN的信号输出电路，以对第4位对应的二进制位运算电路中D触发器电路输出的信号进行进一步处理。

在一些实施例中，可以基于D触发器电路构建二进制数中第N位对应的信号延迟电路。其中，第N位对应的信号延迟电路用于将第N位对应的二进制位运算电路输出的信号延迟半个参考时钟的时钟周期。具体而言，可以对参考时钟CLK进行反相后，将反相的参考时钟作为第N位对应的信号延迟电路中的D触发器电路的时钟，然后将该D触发器电路的D端与第N位对应的二进制位运算电路中D触发器电路的同相输出端相连，实现信号延迟。此外，构建用于对第N位对应的二进制位运算电路中D触发器电路输出的信号和第N位对应的信号延迟电路输出的信号进行或运算的逻辑或运算电路。可见，针对二进制数中第N位的信号输出电路包含上述第N位对应的信号延迟电路和逻辑或运算电路，且该逻辑或运算电路输出对应上述分频比的分频信号。

综上所述，本发明实施例提供的方法，通过为预设分频比设计按二进制码顺序的循环二进制数的序列，确定二进制数中各位的逻辑表达式，并通过逻辑门组合电路和D触发器电路实现该逻辑表达式，再通过对第N位对应的输出信号进行延迟和逻辑运算，实现了输出占空比为50％的分频数为2的N次方加减1分频器，能在仅使用N+1或N+2个D触发器的情况下实现分频数为2的N次方加减1的同步分频电路，比其他相同分频比的电路能节约了多个触发器，且设计流程简单，所需的触发器结构也相对较简单，在集成电路中能够有效的节约面积和成本。

下面对本发明提供的分频比为2的N次方加减1的分频器进行描述，下文描述的分频比为2的N次方加减1的分频器与上文描述的分频比为2的N次方加减1的分频器构建方法可相互对应参照。

基于上述任一实施例，图3是本发明提供的分频比为2的N次方加减1的分频器的结构示意图，如图3所示，该分频器包括：

分频比对应的二进制序列的二进制数中每一位对应的二进制位运算电路311、312、...、31N、31m(m为该二进制序列中二进制数的位数)，以及针对二进制数中第N位的信号输出电路320。需要说明的是，二进制序列中二进制数的位数m的值为N+1(2N+1分频器)或者值为N(2N－1分频器)。当二进制序列中二进制数的位数m恰好等于N时，图3中第N位对应的二进制位运算电路31N和第m位对应的二进制位运算电路31m实际为同一电路。以分频比为15为例，分频比为15时其对应的二进制序列的二进制数的位数m＝N＝4，因此分频器中共4个二进制位运算电路，构建相应的二进制位运算电路后，CLK、T1、T2、T3和T4的波形如图4所示。

其中，上述二进制序列中二进制数的位数m是能够表示上述分频比(即2的N次方加减1)的最小二进制位数，二进制序列中二进制数的数量等于上述分频比，二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1；

二进制数中每一位对应的二进制位运算电路311、312、...、31N、31m由相应位对应的逻辑门组合电路和一个D触发器电路串联而成，任一位对应的逻辑门组合电路用于执行该位的逻辑表达式，该D触发器电路的时钟输入端与待分频的参考时钟CLK相连；二进制数中每一位的逻辑表达式是基于二进制序列中的各个二进制数确定的；二进制数中任一位的逻辑表达式由二进制数中特定位及特定位之间的逻辑运算关系组成；

信号输出电路320的数据输入端与第N位对应的二进制位运算电路31N的输出端相连，信号输出电路320的时钟输入端与反相的参考时钟相连，信号输出电路输出对应上述分频比的分频信号。

在一些实施例中，如图3所示，所述二进制数中第N位的信号输出电路320包含所述第N位对应的信号延迟电路321和逻辑或运算电路322；

其中，所述第N位对应的信号延迟电路321用于将所述第N位对应的二进制位运算电路31N输出的信号延迟半个参考时钟的时钟周期，具体可以基于反相的参考时钟CLK！(即CLK信号经过一个反相器323之后的信号)作为一个D触发器电路的时钟，将该D触发器电路的D端与第N位对应的二进制位运算电路31N中D触发器电路的同相输出端相连，实现信号延迟；所述逻辑或运算电路322用于针对所述第N位对应的二进制位运算电路输出的信号和所述第N位对应的信号延迟电路输出的信号进行或运算；所述逻辑或运算电路322输出对应所述分频比的分频信号。以分频比为15为例，信号延迟电路321可以由一个D触发器实现，逻辑或运算电路可以由或门实现，信号延迟电路的输出信号T4X以及逻辑或运算电路的输出信号P如图4所示。

本发明实施例提供的分频器，通过为预设分频比设计按二进制码顺序的循环二进制数的序列，确定二进制数中各位的逻辑表达式，并通过逻辑门组合电路和D触发器电路实现该逻辑表达式，再通过对第N位对应的输出信号进行延迟和逻辑运算，实现了输出占空比为50％的分频数为2的N次方加减1分频器，能在仅使用N+1或N+2个D触发器的情况下实现分频数为2的N次方加减1的同步分频电路，比其他相同分频比的电路能节约了多个触发器，且设计流程简单，所需的触发器结构也相对较简单，在集成电路中能够有效的节约面积和成本。

基于上述任一实施例，所述二进制数中每一位的逻辑表达式是基于如下步骤确定的：

针对所述二进制数中的任一位，从所述二进制序列中第一个二进制数开始，确定当前二进制数的下一个二进制数中所述任一位的值，作为所述当前二进制数对应所述任一位的结果值；

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中所述任一位的逻辑表达式。

基于上述任一实施例，所述基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中每一位的逻辑表达式，具体包括：

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，构建所述任一位对应的卡诺图；

对所述任一位对应的卡诺图进行化简，得到所述二进制数中所述任一位的逻辑表达式。

需要说明的是，获取任一位的逻辑表达式的方式不局限于上述基于卡诺图的方式，例如，可以筛选出对应该位的结果值为1时二进制数中各位的数值，从而确定该位的逻辑表达式。

基于上述任一实施例，所述二进制数中每一位对应的二进制位运算电路是基于如下步骤构建的：

基于所述二进制数中任一位的逻辑表达式，确定所述任一位对应的逻辑门组合电路中的逻辑门；

基于所述任一位的逻辑表达式确定所述任一位对应的逻辑门组合电路中逻辑门之间的连接方式，以及所述任一位对应的逻辑门组合电路中逻辑门与所述二进制数中相应位对应的二进制位运算电路中D触发器电路的连接方式；

其中，所述任一位对应的二进制位运算电路中D触发器电路的同相输出端的输出为所述任一位对应的信号，反相输出端的输出为反相的所述任一位对应的信号，时钟为待分频的参考时钟。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种分频比为2的N次方加减1的分频器构建方法，其特征在于，包括：

基于分频比确定所述分频比对应的二进制序列；其中，所述二进制序列中二进制数的位数是能够表示所述分频比的最小二进制位数，所述二进制序列中二进制数的数量等于所述分频比，所述二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1；

基于所述二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式；其中，所述二进制数中任一位的逻辑表达式由所述二进制数中特定位及所述特定位之间的逻辑运算关系组成；

基于所述二进制数中每一位的逻辑表达式，构建所述二进制数中每一位对应的二进制位运算电路；所述二进制数中每一位对应的二进制位运算电路由相应位对应的逻辑门组合电路和一个D触发器电路串联而成，任一位对应的逻辑门组合电路用于执行所述任一位的逻辑表达式，所述D触发器电路的时钟输入端与待分频的参考时钟相连；

构建针对所述二进制数中第N位的信号输出电路；所述信号输出电路的数据输入端与所述第N位对应的二进制位运算电路的输出端相连，所述信号输出电路的时钟输入端与反相的所述参考时钟相连，所述信号输出电路输出对应所述分频比的分频信号；其中，N≥2；

所述基于所述二进制序列中的各个二进制数，确定二进制数中每一位的逻辑表达式，具体包括：

针对所述二进制数中的任一位，从所述二进制序列中第一个二进制数开始，确定当前二进制数的下一个二进制数中所述任一位的值，作为所述当前二进制数对应所述任一位的结果值；

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中所述任一位的逻辑表达式。

2.根据权利要求1所述的分频比为2的N次方加减1的分频器构建方法，其特征在于，所述基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中每一位的逻辑表达式，具体包括：

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，构建所述任一位对应的卡诺图；

对所述任一位对应的卡诺图进行化简，得到所述二进制数中所述任一位的逻辑表达式。

3.根据权利要求1所述的分频比为2的N次方加减1的分频器构建方法，其特征在于，所述基于所述二进制数中每一位的逻辑表达式，构建所述二进制数中每一位对应的二进制位运算电路，具体包括：

基于所述二进制数中任一位的逻辑表达式，确定所述任一位对应的逻辑门组合电路中的逻辑门；

基于所述任一位的逻辑表达式确定所述任一位对应的逻辑门组合电路中逻辑门之间的连接方式，以及所述任一位对应的逻辑门组合电路中逻辑门与所述二进制数中相应位对应的二进制位运算电路中D触发器电路的连接方式；

其中，所述任一位对应的二进制位运算电路中D触发器电路的同相输出端的输出为所述任一位对应的信号，反相输出端的输出为反相的所述任一位对应的信号，时钟为待分频的参考时钟。

4.根据权利要求1所述的分频比为2的N次方加减1的分频器构建方法，其特征在于，所述构建针对所述二进制数中第N位的信号输出电路，具体包括：

基于D触发器电路构建所述二进制数中第N位对应的信号延迟电路；所述第N位对应的信号延迟电路用于将所述第N位对应的二进制位运算电路输出的信号延迟半个参考时钟的时钟周期；

构建针对所述第N位对应的二进制位运算电路输出的信号和所述第N位对应的信号延迟电路输出的信号进行或运算的逻辑或运算电路；

其中，所述针对所述二进制数中第N位的信号输出电路包含所述第N位对应的信号延迟电路和所述逻辑或运算电路，所述逻辑或运算电路输出对应所述分频比的分频信号。

5.一种分频比为2的N次方加减1的分频器，其特征在于，包括：

分频比对应的二进制序列的二进制数中每一位对应的二进制位运算电路，以及针对所述二进制数中第N位的信号输出电路；

其中，所述二进制序列中二进制数的位数是能够表示所述分频比的最小二进制位数，所述二进制序列中二进制数的数量等于所述分频比，所述二进制序列中的二进制数由0开始，且相邻二进制数之间的差值为1；

所述二进制数中每一位对应的二进制位运算电路由相应位对应的逻辑门组合电路和一个D触发器电路串联而成，任一位对应的逻辑门组合电路用于执行所述任一位的逻辑表达式，所述D触发器电路的时钟输入端与待分频的参考时钟相连；所述二进制数中每一位的逻辑表达式是基于所述二进制序列中的各个二进制数确定的；所述二进制数中任一位的逻辑表达式由所述二进制数中特定位及所述特定位之间的逻辑运算关系组成；

所述信号输出电路的数据输入端与所述第N位对应的二进制位运算电路的输出端相连，所述信号输出电路的时钟输入端与反相的所述参考时钟相连，所述信号输出电路输出对应所述分频比的分频信号；其中，N≥2；

所述二进制数中每一位的逻辑表达式是基于如下步骤确定的：

针对所述二进制数中的任一位，从所述二进制序列中第一个二进制数开始，确定当前二进制数的下一个二进制数中所述任一位的值，作为所述当前二进制数对应所述任一位的结果值；

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中所述任一位的逻辑表达式。

6.根据权利要求5所述的分频比为2的N次方加减1的分频器，其特征在于，所述基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，确定所述二进制数中每一位的逻辑表达式，具体包括：

基于所述二进制序列中各个二进制数中各位的数值以及各个二进制数对应所述任一位的结果值，构建所述任一位对应的卡诺图；

对所述任一位对应的卡诺图进行化简，得到所述二进制数中所述任一位的逻辑表达式。

7.根据权利要求5所述的分频比为2的N次方加减1的分频器，其特征在于，所述二进制数中每一位对应的二进制位运算电路是基于如下步骤构建的：

基于所述二进制数中任一位的逻辑表达式，确定所述任一位对应的逻辑门组合电路中的逻辑门；

基于所述任一位的逻辑表达式确定所述任一位对应的逻辑门组合电路中逻辑门之间的连接方式，以及所述任一位对应的逻辑门组合电路中逻辑门与所述二进制数中相应位对应的二进制位运算电路中D触发器电路的连接方式；

其中，所述任一位对应的二进制位运算电路中D触发器电路的同相输出端的输出为所述任一位对应的信号，反相输出端的输出为反相的所述任一位对应的信号，时钟为待分频的参考时钟。

8.根据权利要求5所述的分频比为2的N次方加减1的分频器，其特征在于，所述二进制数中第N位的信号输出电路包含所述第N位对应的信号延迟电路和逻辑或运算电路；

其中，所述第N位对应的信号延迟电路用于将所述第N位对应的二进制位运算电路输出的信号延迟半个参考时钟的时钟周期；所述逻辑或运算电路用于针对所述第N位对应的二进制位运算电路输出的信号和所述第N位对应的信号延迟电路输出的信号进行或运算；

所述逻辑或运算电路输出对应所述分频比的分频信号。