JP2006522527A - 直交クロック分周器 - Google Patents

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Abstract

n分周プロセスは、4/nスケールプロセス(110,210,310)及び後続する4分周プロセス(120,220,320)によって行われる。直交入力クロックは、クロック位相選択プロセスによって、4/nスケールプロセスを容易にする。終わりの4分周プロセスを組み込むことによって、直交出力信号は簡単に供給される。3分周直交分周器は、3つごとの直交クロック位相の選択によって4/nスケールプロセスを行い、4分周プロセスの直交出力は、この3つごとのクロック位相選択を行うために制御信号を供給する。

Description

本発明は、電子回路及び通信の分野に関し、特に、直交クロック信号を生成するためのシステム及び方法に関する。
直交信号方式は、通信システムに一般に用いられる。この方式では、2つの信号が情報信号をエンコードするために使用され、これらの2つの信号の各々が4分の1サイクル分位相が隔てられている。これらの直角位相信号をエンコードし、デコードし又は他の処理を行うために、2つのクロック信号の各々が4分の1サイクル分位相が隔てられている直交クロックが使用される。4分周(divide-by-four)カウンタは、一般に、直交クロック信号を生成するために使用される。
通信システムは、一般に、より低い中間周波数での後続処理のために高周波入力信号をダウンコンバートするように構成される。通常、中間周波数は、入力信号の高周波の整数分周である。
米国特許第6,389,095号明細書(発行日:2002年5月14日、発明者:Bo Sun)は、3分周カウンタを開示する。このカウンタは、入力同相クロック(Iin)の1/3の周波数において「同相」出力クロック(Iout)を生成するように構成される一対のフリップフロップと、入力直角位相クロック(Qin)の1/3の周波数において「直角位相」出力クロック(Qout)を生成する他の対のフリップフロップと、を含む。これらの複数対のフリップフロップは、冗長性を最小化するために適切に結合される。
本発明の目的は、直交入力クロックからn分周クロック信号を効率的に生成するためのシステム及び方法を提供することにある。本発明の他の目的は、入力クロックからn分周直交出力クロック信号を効率的に生成するためのシステム及び方法を提供することにある。本発明の他の目的は、直交入力クロックからn分周直交出力クロック信号を効率的に生成するためのシステム及び方法を提供することにある。本発明の他の目的は、直交入力クロックから3分周直交出力クロックを効率的に生成するためのシステム及び方法を提供することにある。
これら及び他の目的は、4/nスケール(scale-by-4/n)プロセス及び後続する4分周プロセスによりn分周プロセスを行うシステム及び方法によって達成される。直交入力クロックは、クロック位相選択プロセスによって、4/nスケールプロセスを容易にする。最後にくる4分周プロセスを組み込むことによって、直交出力信号は簡単に供給される。3分周直交分周器は、3つごと(3つに1つ、every-third)の直交クロック位相を選択することによって、4/nスケールプロセスを行い、4分周プロセスの直交出力は、この3つごとのクロック位相選択を行うために制御信号を供給する。
各図面を通して、同じ参照符号は、同じ構成要素又は実質的に同じ機能を実施する構成要素を示す。
図1は、本発明によるn分周クロックジェネレータ100の一実施例のブロック図を示す。このn分周クロックジェネレータ100は、4/nスケーラ110と、その後に続く4分周カウンタ120と、を含み;オプションとして、フィードバックがカウンタ120からスケーラ110に与えられて、下記に詳述されるように、制御を容易にし又は複雑さを低減する。例示される構造は、図2に示されるように、直交クロックが入力クロックとして利用でき、直交クロックが出力クロックとして望まれ、又はその両方が可能である直交クロックシステムでの使用を容易にするために供給される。直交入力クロックは、下記に詳述されるように、4/nスケーラのインプリメンテーションを容易にし、4分周カウンタ120は、これも下記に詳述されるように、直交出力クロックの生成を容易にする。本発明は、特に、直交入力/直交出力n分周プロセスに十分に適しているけれども、入力スケーラ110又は出力カウンタ120の何れかによってもたらされる利点により、効率的な直交入力/単一出力分周器、又は単一入力/直交出力分周器を提供することが実現され得ることにも留意されたい。これ以降、本発明は、直交入力/直交出力分周器として提示される。
図2は、本発明による直交n分周クロックジェネレータの一実施例のブロック図を示す。直交4/nスケーラ210は、直交入力クロックの4/n倍の周波数で中間クロック信号を供給する。直交入力クロックは、4つの入力信号、Iin,Qin,Iin−及びQin−を、それぞれ、0°、90°、180°及び270°の相対的な位相で含んでいる。即ち、利用できる入力クロック信号の各々は、4分の1サイクル分ずつ離れている。
通常、一般的なm/nスケーリングのような分数スケーリングは、複雑なプロセスであり、大量の位相ジッタを発生することが多い。しかし、本出願では、直交入力クロックによって、4/nスケーリングがクロック選択スキームを介して行われることができる。即ち、例えば、4/3スケーリングは、3つごとの4分の1位相クロック信号を選択することによって行われ;4/5スケーリングは、5つごとの4分の1位相クロック信号を選択することによって行われることができる。即ち、4/3スケーリングは、利用できる入力クロックIin,Qin,Iin−及びQin−の中から、0°、270°、540°810°、1080°などにて生じる入力クロック信号を選択することによって行われ;4/5スケーリングは、0°、450°、900°などにて生じる入力クロック信号を選択する。これらの入力クロック信号が、互いに位相関係において正確であるものとされるので、出力クロック信号は、最小限の位相ジッタを呈する。当該分野で知られているように、複数の利用できる入力信号の中から選択することは、一般に、マルチプレクサにより行われ、それゆえ、直交入力4/nスケーラ210は、適切な選択制御信号をもつ単なる4:1マルチプレクサである。
4分周カウンタ220は、通常の4分周カウンタであり、この一実施例が図3に詳しく説明されている。このカウンタ220は、単一クロック入力を受け取り、4つの出力信号Iout,Qout,Iout−及びQoutを、それぞれ、0°、90°、180°及び270°の相対的な位相において、中間クロック入力の4分の1の周波数で生成する。中間クロック入力が、スケーラ210に対する直交クロック入力の周波数の4/nにあるので、これらの直交出力信号は、直交クロック入力の1/nの周波数である。
図3は、本発明による3分周クロックジェネレータの一実施例のブロック図を示す。本発明の好ましい実施形態では、図4に詳述されるように、直交クロック入力信号の中からの選択を行うために、直交クロック出力信号Iout,Qout,Iout−及びQout−が用いられて、4/3スケーリングをもたらす。上記されたように、4/3スケーリングを達成するために、0°、270°、540°、810°、1080°などにて生じるクロック信号が、シーケンシャルに選択される。言い換えると、4/3スケーラ310の単一中間出力クロックは、クロック入力信号Iin,Qin,Iin−,Qin−などのシーケンシャルな選択に対応する。
図4は、本発明による3分周クロックジェネレータに使用するための4/3スケーラの一実施例のブロック図を示す。当業者であれば、図4が4:1マルチプレクサのブロック図であることも分かるであろう。ブール項(Boolean terms)において、中間クロック信号Ckは、以下のように与えられる。
Ck =(Iout-* Qout-)*Iin +(Iout*Qout-)*Qin-+(Iout*Qout)*Iin-+(Iout-*Qout)*Qin
この回路の動作原理について次に説明する。Iout及びQoutの初期状態がゼロにリセットされているものとする。この状態において、ANDゲート311は、ゲート315がIinクロック信号をゲート319に伝播することを可能にし、その他のゲート312〜314の各々が、これらのゲートに対応するゲート316〜318をディスエーブルにする。Iinのアクティブエッジが生じると共に、クロック出力Ckに伝播される場合、このクロックは、Iout信号をトグル(toggle)するために、図3の4分周カウンタ220をトリガする。アサート(assert)されたIout信号により、ゲート311はゲート315をディスエーブルにし、それにより、Iin信号が出力クロックCkに更に伝播されることを防止する。Ioutをアサートすることによって、ゲート314がゲート318をイネーブルにするようになり、それによって、必要に応じて、Qin−信号を出力クロックCkに伝播する。Qin−信号が4分周カウンタ220に伝播される場合、Qout信号はトグルされ、その結果として、ゲート318をディスエーブルにすると共にゲート316をイネーブルにし、それにより、Iin−信号をクロック出力Ckに伝播する。Iin−信号が上記カウンタ220をトリガする場合、Iout信号もトグルされ、それにより、ゲート316をディスエーブルにすると共にゲート313をイネーブルにし、それによって、Qin信号をクロック出力Ckに伝播する。Qin信号が4分周カウンタ220をトグルする場合、Qout信号もトグルされ、それにより、カウンタ220を初期のリセット状態に戻し、上記に説明されたシーケンスが繰り返される。
当業者にとっては明らかであろうが、図4に示される論理関数は、それ自体が論理ゲートとしてインプリメントされる必要はない。好ましい実施形態では、例えば、CSL(current steering logic;電流ステアリング論理)が高速性能を達成するために使用される。
当業者であれば、更に、通常の4:1マルチプレクサへの入力制御信号の他の組み合わせが、n番目の4分の1サイクル入力クロック信号を選択するために考案され得ることは、追加のシーケンシャルな回路がフルサイクルの中で識別するのに必要とされるとはいえ、分かるであろう。例えば、4/7スケーリングを行うために、7つごとの4分の1サイクル入力を選択することは、上記に説明された3つごとの4分の1サイクル入力の選択と同様に、Iin,Qin−Iin−,Qin,Iinなどの同じシーケンシャルな選択を使用する。更に、入力信号のフルクロックサイクルについて全てのセレクタ315〜318をディスエーブルにするために、追加の制御信号が必要とされる。同じように、5つごとの4分の1サイクル入力の選択は、1つおきの4分の1サイクルの選択を識別するために、フルクロックサイクルをディスエーブルにすることを必要とし;4/11スケーリングを行うために11ごとの4分の1サイクル入力を選択することは、2つのサイクルをディスエーブルにすることを必要とする等である。
例示されるように、本発明は、特に、3分周直交入力/直交出力クロックジェネレータを達成するのに上手く適している。図3の3分周クロックジェネレータ300は、参照された米国特許第6,389,095号明細書に上述された2対のフリップフロップ及び幾つかの組み合せ論理の要求と比較して、1対のフリップフロップ及び1つの4:1マルチプレクサにより、直交クロック入力信号から直交クロック出力信号を生成する。類似の効率は、他のn分周実施例に呈示されるであろう。
前述のことは、単に、本発明の原理を例示しているに過ぎない。従って、当業者であれば、本願明細書に明確に説明され又は示されていなくても、本発明の原理を具現化し、それゆえ、本発明の範囲及び精神の範囲内にある種々の装置を考案することが可能であることが理解されるであろう。例えば、他の周波数の出力信号が、本発明の例示されたn分周カウンタから得られる。例えば、4/nの周波数は、4/nスケーラ210の出力部で直接得られる。同様に、2/nの周波数は、n分周カウンタの直交出力部、Iout及びQoutの排他的ORを形成することによって得られる。これらの及び他のシステム構成並びに最適化機能は、添付の請求項の範囲内に含まれると共に、この開示を考慮すれば当業者にとって明らかであろう。
本発明によるn分周クロックジェネレータの一実施例のブロック図である。 本発明による直交n分周クロックジェネレータの一実施例のブロック図である。 本発明による3分周クロックジェネレータの一実施例のブロック図である。 本発明による3分周クロックジェネレータに使用するための4/3スケーラの一実施例のブロック図である。

Claims (17)

  1. 入力クロックの入力周波数のスケーリングを行い、前記入力周波数の4/n倍の中間周波数において中間クロックを生成するように構成されるスケーラと、
    前記中間周波数の分周を行い、前記中間周波数の1/4倍である出力周波数において出力クロックを生成するように構成されるカウンタと、
    を有するn分周システム。
  2. 前記スケーラが、4:1マルチプレクサを有する、請求項1に記載のシステム。
  3. 前記入力クロックが、入力直交クロック信号の組を含む、請求項2に記載のシステム。
  4. 前記出力クロックが、出力直交クロック信号の組を含む、請求項3に記載のシステム。
  5. 前記入力クロックが、前記入力直交クロック信号の組を含む、請求項1に記載のシステム。
  6. 前記出力クロックが、前記出力直交クロック信号の組を含む、請求項1に記載のシステム。
  7. 前記出力直交クロック信号の組が、前記入力クロックの前記スケーリングを容易にするように、前記スケーラに動作可能に結合される、請求項6に記載のシステム。
  8. 前記入力クロックが、前記直交入力クロック信号Iin,Iin−,Qin及びQin−の組を有し;
    前記出力クロックが、前記直交出力クロック信号Iout,Iout−,Qout及びQout−の組を有し;
    前記スケーラが、前記中間クロックCkを:
    Ck = (Iout- * Qout-)*Iin + (Iout*Qout-)*Qin- + (Iout*Qout)*Iin- + (Iout-*Qout)*Qin
    として規定し、これによって3分周プロセスを行う、請求項6に記載のシステム。
  9. 前記出力直交クロック信号の2つの排他的ORによって生成される他の出力クロックを更に含む、請求項6に記載のシステム。
  10. 前記中間クロックが、当該システムの前記他の出力クロックとして供給される、請求項1に記載のシステム。
  11. 入力クロックの入力周波数を分周し、nのファクタで分周された前記入力周波数に等しい出力周波数において出力クロックを生成する方法であって、
    前記入力周波数の4/n倍の周波数において中間信号を生成するために、前記入力クロックをスケーリングするステップと、
    前記出力周波数において前記出力クロックを生成するために、4のファクタで前記中間信号を分周するステップと、
    を含む方法。
  12. 前記入力クロックが、直交入力クロック信号の組を含む、請求項11に記載の方法。
  13. 前記入力クロックをスケーリングする前記ステップが、前記直交入力クロック信号の組の中から選択することによって行われる、請求項12に記載の方法。
  14. 前記出力クロックが、直交出力クロック信号の組を含む、請求項13に記載の方法。
  15. 前記入力クロックが、前記直交入力クロック信号Iin,Iin−,Qin及びQin−の組を有し;
    前記出力クロックが、前記直交出力クロック信号Iout,Iout−,Qout及びQout−の組を有し;
    前記中間信号Ckを生成するために、前記入力クロックをスケーリングする前記ステップが:
    Ck = (Iout- * Qout-)*Iin + (Iout*Qout-)*Qin- + (Iout*Qout)*Iin- + (Iout-*Qout)*Qin
    として行われ、これによって3分周プロセスを行う、請求項11に記載の方法。
  16. 前記直交出力クロック信号の2つの排他的ORによって他の出力クロックを生成するステップを更に含む、請求項14に記載の方法。
  17. 前記中間信号が、他の出力クロックとして供給される、請求項11に記載の方法。
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