JP2006522527A

JP2006522527A - 直交クロック分周器

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Publication number: JP2006522527A
Application number: JP2006506361A
Authority: JP
Inventors: ウィリアムレドマン−ホワイト
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-03-19
Filing date: 2004-03-19
Publication date: 2006-09-28
Anticipated expiration: 2024-03-19
Also published as: CN1762098B; EP1606881A1; US7508273B2; JP4560039B2; US20070139127A1; WO2004084412A1; CN1762098A

Abstract

ｎ分周プロセスは、４／ｎスケールプロセス（１１０，２１０，３１０）及び後続する４分周プロセス（１２０，２２０，３２０）によって行われる。直交入力クロックは、クロック位相選択プロセスによって、４／ｎスケールプロセスを容易にする。終わりの４分周プロセスを組み込むことによって、直交出力信号は簡単に供給される。３分周直交分周器は、３つごとの直交クロック位相の選択によって４／ｎスケールプロセスを行い、４分周プロセスの直交出力は、この３つごとのクロック位相選択を行うために制御信号を供給する。

Description

本発明は、電子回路及び通信の分野に関し、特に、直交クロック信号を生成するためのシステム及び方法に関する。

直交信号方式は、通信システムに一般に用いられる。この方式では、２つの信号が情報信号をエンコードするために使用され、これらの２つの信号の各々が４分の１サイクル分位相が隔てられている。これらの直角位相信号をエンコードし、デコードし又は他の処理を行うために、２つのクロック信号の各々が４分の１サイクル分位相が隔てられている直交クロックが使用される。４分周（divide-by-four）カウンタは、一般に、直交クロック信号を生成するために使用される。

通信システムは、一般に、より低い中間周波数での後続処理のために高周波入力信号をダウンコンバートするように構成される。通常、中間周波数は、入力信号の高周波の整数分周である。

米国特許第６，３８９，０９５号明細書（発行日：２００２年５月１４日、発明者：Bo Sun）は、３分周カウンタを開示する。このカウンタは、入力同相クロック（Ｉ_ｉｎ）の１／３の周波数において「同相」出力クロック（Ｉ_ｏｕｔ）を生成するように構成される一対のフリップフロップと、入力直角位相クロック（Ｑ_ｉｎ）の１／３の周波数において「直角位相」出力クロック（Ｑ_ｏｕｔ）を生成する他の対のフリップフロップと、を含む。これらの複数対のフリップフロップは、冗長性を最小化するために適切に結合される。

本発明の目的は、直交入力クロックからｎ分周クロック信号を効率的に生成するためのシステム及び方法を提供することにある。本発明の他の目的は、入力クロックからｎ分周直交出力クロック信号を効率的に生成するためのシステム及び方法を提供することにある。本発明の他の目的は、直交入力クロックからｎ分周直交出力クロック信号を効率的に生成するためのシステム及び方法を提供することにある。本発明の他の目的は、直交入力クロックから３分周直交出力クロックを効率的に生成するためのシステム及び方法を提供することにある。

これら及び他の目的は、４／ｎスケール（scale-by-4/n）プロセス及び後続する４分周プロセスによりｎ分周プロセスを行うシステム及び方法によって達成される。直交入力クロックは、クロック位相選択プロセスによって、４／ｎスケールプロセスを容易にする。最後にくる４分周プロセスを組み込むことによって、直交出力信号は簡単に供給される。３分周直交分周器は、３つごと（３つに１つ、every-third）の直交クロック位相を選択することによって、４／ｎスケールプロセスを行い、４分周プロセスの直交出力は、この３つごとのクロック位相選択を行うために制御信号を供給する。

各図面を通して、同じ参照符号は、同じ構成要素又は実質的に同じ機能を実施する構成要素を示す。

図１は、本発明によるｎ分周クロックジェネレータ１００の一実施例のブロック図を示す。このｎ分周クロックジェネレータ１００は、４／ｎスケーラ１１０と、その後に続く４分周カウンタ１２０と、を含み；オプションとして、フィードバックがカウンタ１２０からスケーラ１１０に与えられて、下記に詳述されるように、制御を容易にし又は複雑さを低減する。例示される構造は、図２に示されるように、直交クロックが入力クロックとして利用でき、直交クロックが出力クロックとして望まれ、又はその両方が可能である直交クロックシステムでの使用を容易にするために供給される。直交入力クロックは、下記に詳述されるように、４／ｎスケーラのインプリメンテーションを容易にし、４分周カウンタ１２０は、これも下記に詳述されるように、直交出力クロックの生成を容易にする。本発明は、特に、直交入力／直交出力ｎ分周プロセスに十分に適しているけれども、入力スケーラ１１０又は出力カウンタ１２０の何れかによってもたらされる利点により、効率的な直交入力／単一出力分周器、又は単一入力／直交出力分周器を提供することが実現され得ることにも留意されたい。これ以降、本発明は、直交入力／直交出力分周器として提示される。

図２は、本発明による直交ｎ分周クロックジェネレータの一実施例のブロック図を示す。直交４／ｎスケーラ２１０は、直交入力クロックの４／ｎ倍の周波数で中間クロック信号を供給する。直交入力クロックは、４つの入力信号、Ｉ_ｉｎ，Ｑ_ｉｎ，Ｉ_ｉｎ−及びＱ_ｉｎ−を、それぞれ、０°、９０°、１８０°及び２７０°の相対的な位相で含んでいる。即ち、利用できる入力クロック信号の各々は、４分の１サイクル分ずつ離れている。

通常、一般的なｍ／ｎスケーリングのような分数スケーリングは、複雑なプロセスであり、大量の位相ジッタを発生することが多い。しかし、本出願では、直交入力クロックによって、４／ｎスケーリングがクロック選択スキームを介して行われることができる。即ち、例えば、４／３スケーリングは、３つごとの４分の１位相クロック信号を選択することによって行われ；４／５スケーリングは、５つごとの４分の１位相クロック信号を選択することによって行われることができる。即ち、４／３スケーリングは、利用できる入力クロックＩ_ｉｎ，Ｑ_ｉｎ，Ｉ_ｉｎ−及びＱ_ｉｎ−の中から、０°、２７０°、５４０°８１０°、１０８０°などにて生じる入力クロック信号を選択することによって行われ；４／５スケーリングは、０°、４５０°、９００°などにて生じる入力クロック信号を選択する。これらの入力クロック信号が、互いに位相関係において正確であるものとされるので、出力クロック信号は、最小限の位相ジッタを呈する。当該分野で知られているように、複数の利用できる入力信号の中から選択することは、一般に、マルチプレクサにより行われ、それゆえ、直交入力４／ｎスケーラ２１０は、適切な選択制御信号をもつ単なる４:１マルチプレクサである。

４分周カウンタ２２０は、通常の４分周カウンタであり、この一実施例が図３に詳しく説明されている。このカウンタ２２０は、単一クロック入力を受け取り、４つの出力信号Ｉ_ｏｕｔ，Ｑ_ｏｕｔ，Ｉ_ｏｕｔ−及びＱ_ｏｕｔを、それぞれ、０°、９０°、１８０°及び２７０°の相対的な位相において、中間クロック入力の４分の１の周波数で生成する。中間クロック入力が、スケーラ２１０に対する直交クロック入力の周波数の４／ｎにあるので、これらの直交出力信号は、直交クロック入力の１／ｎの周波数である。

図３は、本発明による３分周クロックジェネレータの一実施例のブロック図を示す。本発明の好ましい実施形態では、図４に詳述されるように、直交クロック入力信号の中からの選択を行うために、直交クロック出力信号Ｉ_ｏｕｔ，Ｑ_ｏｕｔ，Ｉ_ｏｕｔ−及びＱ_ｏｕｔ−が用いられて、４／３スケーリングをもたらす。上記されたように、４／３スケーリングを達成するために、０°、２７０°、５４０°、８１０°、１０８０°などにて生じるクロック信号が、シーケンシャルに選択される。言い換えると、４／３スケーラ３１０の単一中間出力クロックは、クロック入力信号Ｉ_ｉｎ，Ｑ_ｉｎ，Ｉ_ｉｎ−，Ｑ_ｉｎ−などのシーケンシャルな選択に対応する。

図４は、本発明による３分周クロックジェネレータに使用するための４／３スケーラの一実施例のブロック図を示す。当業者であれば、図４が４:１マルチプレクサのブロック図であることも分かるであろう。ブール項（Boolean terms）において、中間クロック信号Ｃｋは、以下のように与えられる。
Ck =（Iout-* Qout-）*Iin +（Iout*Qout-）*Qin-+（Iout*Qout）*Iin-+（Iout-*Qout）*Qin

この回路の動作原理について次に説明する。Ｉ_ｏｕｔ及びＱ_ｏｕｔの初期状態がゼロにリセットされているものとする。この状態において、ＡＮＤゲート３１１は、ゲート３１５がＩ_ｉｎクロック信号をゲート３１９に伝播することを可能にし、その他のゲート３１２〜３１４の各々が、これらのゲートに対応するゲート３１６〜３１８をディスエーブルにする。Ｉ_ｉｎのアクティブエッジが生じると共に、クロック出力Ｃｋに伝播される場合、このクロックは、Ｉ_ｏｕｔ信号をトグル（toggle）するために、図３の４分周カウンタ２２０をトリガする。アサート（assert）されたＩ_ｏｕｔ信号により、ゲート３１１はゲート３１５をディスエーブルにし、それにより、Ｉ_ｉｎ信号が出力クロックＣｋに更に伝播されることを防止する。Ｉ_ｏｕｔをアサートすることによって、ゲート３１４がゲート３１８をイネーブルにするようになり、それによって、必要に応じて、Ｑ_ｉｎ−信号を出力クロックＣｋに伝播する。Ｑ_ｉｎ−信号が４分周カウンタ２２０に伝播される場合、Ｑ_ｏｕｔ信号はトグルされ、その結果として、ゲート３１８をディスエーブルにすると共にゲート３１６をイネーブルにし、それにより、Ｉ_ｉｎ−信号をクロック出力Ｃｋに伝播する。Ｉ_ｉｎ−信号が上記カウンタ２２０をトリガする場合、Ｉ_ｏｕｔ信号もトグルされ、それにより、ゲート３１６をディスエーブルにすると共にゲート３１３をイネーブルにし、それによって、Ｑ_ｉｎ信号をクロック出力Ｃｋに伝播する。Ｑ_ｉｎ信号が４分周カウンタ２２０をトグルする場合、Ｑ_ｏｕｔ信号もトグルされ、それにより、カウンタ２２０を初期のリセット状態に戻し、上記に説明されたシーケンスが繰り返される。

当業者にとっては明らかであろうが、図４に示される論理関数は、それ自体が論理ゲートとしてインプリメントされる必要はない。好ましい実施形態では、例えば、ＣＳＬ（current steering logic；電流ステアリング論理）が高速性能を達成するために使用される。

当業者であれば、更に、通常の４:１マルチプレクサへの入力制御信号の他の組み合わせが、ｎ番目の４分の１サイクル入力クロック信号を選択するために考案され得ることは、追加のシーケンシャルな回路がフルサイクルの中で識別するのに必要とされるとはいえ、分かるであろう。例えば、４／７スケーリングを行うために、７つごとの４分の１サイクル入力を選択することは、上記に説明された３つごとの４分の１サイクル入力の選択と同様に、Ｉ_ｉｎ，Ｑ_ｉｎ−，_Ｉｉｎ−，Ｑ_ｉｎ，Ｉ_ｉｎなどの同じシーケンシャルな選択を使用する。更に、入力信号のフルクロックサイクルについて全てのセレクタ３１５〜３１８をディスエーブルにするために、追加の制御信号が必要とされる。同じように、５つごとの４分の１サイクル入力の選択は、１つおきの４分の１サイクルの選択を識別するために、フルクロックサイクルをディスエーブルにすることを必要とし；４／１１スケーリングを行うために１１ごとの４分の１サイクル入力を選択することは、２つのサイクルをディスエーブルにすることを必要とする等である。

例示されるように、本発明は、特に、３分周直交入力／直交出力クロックジェネレータを達成するのに上手く適している。図３の３分周クロックジェネレータ３００は、参照された米国特許第６，３８９，０９５号明細書に上述された２対のフリップフロップ及び幾つかの組み合せ論理の要求と比較して、１対のフリップフロップ及び１つの４：１マルチプレクサにより、直交クロック入力信号から直交クロック出力信号を生成する。類似の効率は、他のｎ分周実施例に呈示されるであろう。

前述のことは、単に、本発明の原理を例示しているに過ぎない。従って、当業者であれば、本願明細書に明確に説明され又は示されていなくても、本発明の原理を具現化し、それゆえ、本発明の範囲及び精神の範囲内にある種々の装置を考案することが可能であることが理解されるであろう。例えば、他の周波数の出力信号が、本発明の例示されたｎ分周カウンタから得られる。例えば、４／ｎの周波数は、４／ｎスケーラ２１０の出力部で直接得られる。同様に、２／ｎの周波数は、ｎ分周カウンタの直交出力部、Ｉ_ｏｕｔ及びＱ_ｏｕｔの排他的ORを形成することによって得られる。これらの及び他のシステム構成並びに最適化機能は、添付の請求項の範囲内に含まれると共に、この開示を考慮すれば当業者にとって明らかであろう。

本発明によるｎ分周クロックジェネレータの一実施例のブロック図である。本発明による直交ｎ分周クロックジェネレータの一実施例のブロック図である。本発明による３分周クロックジェネレータの一実施例のブロック図である。本発明による３分周クロックジェネレータに使用するための４／３スケーラの一実施例のブロック図である。

Claims

入力クロックの入力周波数のスケーリングを行い、前記入力周波数の４／ｎ倍の中間周波数において中間クロックを生成するように構成されるスケーラと、
前記中間周波数の分周を行い、前記中間周波数の１／４倍である出力周波数において出力クロックを生成するように構成されるカウンタと、
を有するｎ分周システム。
前記スケーラが、４：１マルチプレクサを有する、請求項１に記載のシステム。
前記入力クロックが、入力直交クロック信号の組を含む、請求項２に記載のシステム。
前記出力クロックが、出力直交クロック信号の組を含む、請求項３に記載のシステム。
前記入力クロックが、前記入力直交クロック信号の組を含む、請求項１に記載のシステム。
前記出力クロックが、前記出力直交クロック信号の組を含む、請求項１に記載のシステム。
前記出力直交クロック信号の組が、前記入力クロックの前記スケーリングを容易にするように、前記スケーラに動作可能に結合される、請求項６に記載のシステム。
前記入力クロックが、前記直交入力クロック信号Ｉ_ｉｎ，Ｉ_ｉｎ−，Ｑ_ｉｎ及び_Ｑｉｎ−の組を有し；
前記出力クロックが、前記直交出力クロック信号Ｉ_ｏｕｔ，Ｉ_ｏｕｔ−，Ｑ_ｏｕｔ及びＱ_ｏｕｔ−の組を有し；
前記スケーラが、前記中間クロックCｋを：
Ck = (Iout- * Qout-)*Iin + (Iout*Qout-)*Qin- + (Iout*Qout)*Iin- + (Iout-*Qout)*Qin
として規定し、これによって３分周プロセスを行う、請求項６に記載のシステム。
前記出力直交クロック信号の２つの排他的ORによって生成される他の出力クロックを更に含む、請求項６に記載のシステム。
前記中間クロックが、当該システムの前記他の出力クロックとして供給される、請求項１に記載のシステム。
入力クロックの入力周波数を分周し、ｎのファクタで分周された前記入力周波数に等しい出力周波数において出力クロックを生成する方法であって、
前記入力周波数の４／ｎ倍の周波数において中間信号を生成するために、前記入力クロックをスケーリングするステップと、
前記出力周波数において前記出力クロックを生成するために、４のファクタで前記中間信号を分周するステップと、
を含む方法。
前記入力クロックが、直交入力クロック信号の組を含む、請求項１１に記載の方法。
前記入力クロックをスケーリングする前記ステップが、前記直交入力クロック信号の組の中から選択することによって行われる、請求項１２に記載の方法。
前記出力クロックが、直交出力クロック信号の組を含む、請求項１３に記載の方法。
前記入力クロックが、前記直交入力クロック信号Ｉ_ｉｎ，Ｉ_ｉｎ−，Ｑ_ｉｎ及び_Ｑｉｎ−の組を有し；
前記出力クロックが、前記直交出力クロック信号Ｉ_ｏｕｔ，Ｉ_ｏｕｔ−，Ｑ_ｏｕｔ及びＱ_ｏｕｔ−の組を有し；
前記中間信号Cｋを生成するために、前記入力クロックをスケーリングする前記ステップが：
Ck = (Iout- * Qout-)*Iin + (Iout*Qout-)*Qin- + (Iout*Qout)*Iin- + (Iout-*Qout)*Qin
として行われ、これによって３分周プロセスを行う、請求項１１に記載の方法。
前記直交出力クロック信号の２つの排他的ORによって他の出力クロックを生成するステップを更に含む、請求項１４に記載の方法。
前記中間信号が、他の出力クロックとして供給される、請求項１１に記載の方法。