JP2005505979A - 周波数合成装置用の位相切換デュアル・モジュラス・プレスケーラ回路 - Google Patents
周波数合成装置用の位相切換デュアル・モジュラス・プレスケーラ回路 Download PDFInfo
- Publication number
- JP2005505979A JP2005505979A JP2003535335A JP2003535335A JP2005505979A JP 2005505979 A JP2005505979 A JP 2005505979A JP 2003535335 A JP2003535335 A JP 2003535335A JP 2003535335 A JP2003535335 A JP 2003535335A JP 2005505979 A JP2005505979 A JP 2005505979A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- signals
- phase shift
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000009977 dual effect Effects 0.000 title claims description 36
- 230000010363 phase shift Effects 0.000 claims abstract description 57
- 230000007704 transition Effects 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 210000000707 wrist Anatomy 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本発明は、直列に接続された非同期型のいくつかの１：２分周器（１０、１２）、２個の１：２分周器（１０、１２）の間に挿入された位相選択器ブロック（１１）、および選択されたモードに従って制御信号（Ｓ０、Ｓ１、Ｓ２）を選択器ブロックに供給する制御ブロック（１３）を備える周波数合成装置用の２モード分周計数回路に関する。前記選択器ブロックは、第１のマスタスレーブ型分周器から互いに９０°位相がシフトした４つの信号を受け取り、４つの位相シフト信号から選択された１つを供給する。分周の特定の周期に４つの出力位相シフト信号のうちの１つ（Ｆ２）を選択する選択器ブロックに、制御信号（Ｓ０、Ｓ１、Ｓ２）が供給される。モードの中の選ばれた１つにおいて、制御ブロック（１３）で供給された制御信号に基づいて、選択器ブロックは、分周の各周期で、各ブランチで選択された２つの位相シフト信号間の位相切換えを動作させる。選択された第２の位相シフト信号は、第１の位相シフト信号に対して９０°位相が進んでいる。
Description
【技術分野】
【０００１】
本発明は、周波数合成装置用の位相切換デュアル・モジュラス・プレスケーラすなわち分周計数回路に関する。この回路は、少なくとも１つの高周波信号の周波数を第１の選ばれたモードで第１の因子で分周し、さらに第２の選ばれたモードで第２の因子で分周する。この回路は、直列に接続された複数の非同期２分周器を備える。２分周器のうちの１つは、反対位相の２つの入力信号を受け取りかつ互いに９０°位相がシフトした４つの信号を供給するマスタスレーブ型である。さらに、この回路は、マスタスレーブ型の第１の分周器から４つの位相シフト信号を受け取りかつ４つの位相シフト信号のうちの選択された１つを第２の分周器に供給する、２個の２分周器の間に挿入された位相選択器ユニットを備えている。制御ユニットが、位相シフト信号を選択するために位相選択器ユニットに制御信号を供給する。
【背景技術】
【０００２】
周波数合成装置は、例えば無線通信システムで、また一般の電気通信システムで高周波信号を供給するために使用される。高周波信号は、例えば、受信ＲＦ信号を復調するために使用される。
【０００３】
図１は、デュアル・モジュラス・プレスケーラ回路を有する従来の周波数合成装置の一実施形態を示す。この合成装置は図示されない基準発信器を含み、この基準発信器は、安定した周波数で基準信号Ｆｒｅｆを位相及び周波数検出器２に供給する。この位相及び周波数検出器２は、デュアル・モジュラス・プレスケーラ回路５から分周周波数信号Ｆｄｉｖも受け取り、基準信号と分周された周波数信号を比較する。この検出器は、信号ＦｒｅｆとＦｄｉｖの間の位相と周波数差の関数である比較信号を、電圧制御発信器（ＶＣＯ）４に接続された低域フィルタ３に供給する。この電圧制御発信器は低域フィルタから生じる電圧制御信号を受け取り、その結果、この発信器は少なくとも信号ＦｒｅｆとＦｄｉｖの比較に依存した高周波信号を生成する。
【０００４】
電圧制御発信器は、反対位相の２つの高周波信号Ｆｓ、Ｆｓｂを位相ロック・ループでプレスケーラ回路５に供給する差動型発信器である。このようにして、高周波信号ＦｓまたはＦｓｂの少なくとも１つを、例えば無線周波信号受信機における復調動作に使用することができる。
【０００５】
２モード・プレスケーラ回路５は、選択されたモードに依存する分周因子で周波数分周を行う。このために、一般に、２つの計数器Ａ、Ｂを有する論理回路が、モード選択機能を有するプレスケーラ回路を実現するために使用されている。この技術分野でよく知られている論理回路６は、マイクロプロセッサと分周された周波数信号Ｆｄｉｖによって制御される。２個の計数器Ａ、Ｂは、基本的に、同じくロック信号で同期してクロック動作するが、リセット前に各計数器が計数する数は異なっている。これによって、論理回路６は、モード信号をプレスケーラ回路に供給して、特定の周期で分周モードを変えることができる。
【０００６】
デュアル・モジュラス型プレスケーラ回路のいくつかの実施形態が既に提案されているが、これらの回路は高速で動作しなければならないので、簡単な固定分周比周波数分周器よりも設計するのが困難である。１つの問題は、第１と第２の分周因子を使用して周波数分周を行う際に、回路の論理部分が回路全体を遅くすることである。
【０００７】
米国特許第６，０６７，３３９号には、従来のデュアル・モジュラス・プレスケーラ回路の一例が記載されている。分周因子は、選択されたモードに依存して、一方で６４か６５、または他方で１２８か１３０かである。この回路は、分周因子を選択するための同期分周の第１の部分と、非同期分周の第２の部分とを有する。したがって、そのために、回路は直列に接続された複数の２分周器を備える。同期分周器で構成されたユニットは１／４または１／５に分周し、他方の分周器は非同期である。
【０００８】
同期分周器ユニットが特定の数の論理ゲートを使用することによって、回路は２つの分周因子のうちの選択された１つで高周波信号を分周することができる。前記同期分周器ユニットのクリティカル・パスにある論理ゲートによって、最大入力周波数の低下が起こる可能性がある。このユニットは、同じクロック信号によってクロック動作する３個のＤ型フリップ・フロップを備え、このクロック信号は、第１の２分周器の出力信号である。しかし、このユニットのフリップ・フロップの１つは、６５または１３０の分周因子を得るためにだけ使用される。
【０００９】
上述の型の同期分周器ユニットは、通常、高周波信号を直接受け取るように作られている。そのために、同期分周器ユニットのフリップ・フロップは高周波で動作し、このことは、特に電力消費の観点から不利点である。この問題に対する部分的な解決策は、米国特許第６，０３７，３３９号に記載されている回路であり、この回路では、非同期の２分周器が同期分周器ユニットの前にある。しかし、第１の分周器は高周波信号の周波数を２に分周するだけである。このことは、同期分周器ユニットのフリップ・フロップがいっそう高い周波数で動作しなければならないことを意味する。
【００１０】
この型の回路の他の不利な点は、２つの分周因子で周波数分周を微調整することができないことである。その理由は、特に、第１の２分周器は高周波信号の周波数を下げるために使用されるからである。したがって、分周因子間の差がより小さな分周因子で周波数分周を実現することができない。
【００１１】
同期分周器ユニットを使用しないデュアル・モジュラス・プレスケーラ回路の例が、１９９６年７月７日のＩＥＥＥ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｊｏｕｒｎａｌ、Ｖｏｌｕｍｅ ３１に発表されたＭｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘおよびＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｔによる論文に記載されている。本発明のように、このデュアル・モジュラス・プレスケーラ回路は、直列に接続された非同期２分周器だけを備える。したがって、このデュアル・モジュラス回路は、１／１２８または１／１２９の周波数分周を可能にするように位相選択器ユニットで分断された７個の非同期２分周器のチェーンを備える。第１の２分周器だけが最高周波数すなわち少なくとも１つの受信高周波信号Ｆｉｎの周波数で動作する。
【００１２】
マスタスレーブ型の第２の２分周器が、第１の２分周器に接続され、そして、第１の分周器で供給される２つの位相反対の信号に基づいて、互いに９０°位相がシフトした４つの信号を位相選択ユニットに供給する。したがって、マスタスレーブ型分周器で供給される４つの信号のうちの第１のものを基準として、他の信号は９０°、１８０°、２７０°だけ位相がシフトしている。選択器ユニットは、４つの位相シフト信号を増幅しかつ選択する２個の差動増幅器、および４つの信号のうちの選択された１つを出力から供給する選択手段を備える。
【００１３】
選択器ユニットは、選択されたモードに応じて制御論理ユニットによって制御される。第１の選択されたモードでは、前記の回路は、１２８に等しい分周因子で高周波信号の周波数を分周しなければならない。この場合、全ての分周周期において、選択器ユニットは４つの信号のうちの１つだけを選択する。第２の選択されたモードでは、回路は、１２９に等しい分周因子で高周波信号の周波数を分周しなければならない。この因子を得るために、４つの位相シフト信号のうちの２つの間の位相切換えが、制御ユニットで生成される制御信号に応じて選択器ユニット内で行われる。したがって、各分周周期で、第２の分周器で供給される第１の信号と、第１の信号の位相に対して９０°位相が遅れた第２の信号の間の位相切換えが得られる。このために、制御ユニットは、最後の２分周器の出力信号によってクロック動作し、その結果、各分周周期で位相切換えを行うように制御信号が位相選択器ユニットに供給される。
【００１４】
選択されたモードに応じて制御ユニットの状態を修正するために、ＮＡＮＤ型論理ゲートが、モード信号と最後の２分周器からの出力信号とを受け取る。モード信号の値が０の場合、制御ユニットでの出力信号の変化は全然影響がない。これに反して、モード信号の値が１の場合、出力信号はＮＡＮＤゲートで反転されて、制御ユニットをクロック動作させかつ選択器ユニットが信号位相切換えを行うことができる。留意されたいことであるが、選択器ユニットの制御部はもはや完全には同期的でない。
【００１５】
Ｍｒｓ．ＣｒａｎｉｎｃｋｘとＳｔｅｙａｅｒｔの論文に記載された解決法の重要な欠点は、第２の選択されたモードでの位相切換えの時に選択ユニットの出力信号に電圧降下が起こる可能性があることである。この電圧降下は、第１の信号から第１の信号に対して９０°位相が遅れている第２の信号への選択器ユニットでの切り替えで生じる。この場合、選択器ユニットの出力信号の補足パルスのために、分周因子はもはや１２９に等しくなく、１２８よりもずっと小さいかもしれない。制御信号を供給する論理部分が十分に早く反応しないことで生じるこの問題を避けるために、前記回路の入力に供給される高周波信号の周波数は高くなければならない。他方で、前記高周波信号の周波数が十分に高くない場合、位相切換え時に出力信号に電圧降下が生じる。
【００１６】
この問題を解決するために、制御ユニットで供給される制御信号の遷移の開始および／または傾きを遅くすることが必要である。分周すべき受信された高周波信号の周波数を考慮して制御信号の遷移の開始および／または傾きを調整することは困難である。
【００１７】
図５ａで理解することができるように、選択手段からの制御信号Ｃ０の遷移の傾きＩ１が比較的急峻である場合には、出力信号Ｆ４に大きな電圧降下が起こる。これに反して、遷移の傾きＩ２がゆるやかな場合には、出力信号Ｆ４の電圧降下は分周因子にさらなる影響を実質的に及ぼさない。それにもかかわらず、Ｍｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘとＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔの論文で提案された回路は、通常、比較的低い周波数の信号を分周することができない。高周波信号は、特定の最低周波数よりも高い周波数でなければならない。さらに、電圧降下の問題は、デュアル・モジュラス・プレスケーラ回路の電源電圧にも依存する。このために、回路は特定の最小電圧と最大電圧の間でだけ動作することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
したがって、本発明の主目的は、特に位相切換え時の不適当な電圧降下の発生を防止する手段を有する高速デュアル・モジュラス・プレスケーラ回路を提供して、従来技術の欠点を軽減することである。
【課題を解決するための手段】
【００１９】
このために、本発明は、前に引用した型のデュアル・モジュラス・プレスケーラ回路であり、この回路では、制御ユニットが、２つのモードのうちの選択された１つで選択器ユニットに制御信号供給するように構成され、その結果、選択器ユニットが各ブランチで選択された２つの位相シフト信号間の位相切換えを各分周周期で行うようになり、その際、第２の位相シフト信号は第１の位相シフト信号に対して位相が９０°進んでいる。
【００２０】
本発明のデュアル・モジュラス・プレスケーラ回路の１つの利点は、このデュアル・モジュラス・プレスケーラ回路が、この回路の入力に加えられる高周波信号の周波数に無関係であることである。第１の信号と、第１の信号に対して９０°位相が進んだ第２の信号の間の位相切換えのため、選択器ユニットの出力信号に電圧降下が生じることはない。このために、制御信号遷移の開始および／または傾きを遅くする必要はない。
【００２１】
本発明の高速デュアル・モジュラス・プレスケーラ回路は、特定の最小電源電圧から任意のより高い電圧まで動作することができる。電源電圧は、位相シフト信号の位相の切換えに影響を及ぼすことはない。
【００２２】
本発明のデュアル・モジュラス・プレスケーラ回路の他の利点は、２つの分周因子を互いに非常に近づけることができることである。これによって、周波数合成装置の位相ロック・ループで高周波信号の周波数を微調整することが可能になる。第１の選択されたモードでは、高周波信号の周波数は例えば６４に等しい第１の因子で分周することができる。第２の選択されたモードでは、高周波信号の周波数は例えば６３．５に等しい第２の因子で分周することができる。
【００２３】
本発明のデュアル・モジュラス・プレスケーラ回路の他の利点は、分周器のチェーンの最後の２分周器の出力信号に対応するクロック信号で制御ユニットが同期的にクロック動作することである。したがって、そのクロック信号は、制御ユニットの動作をクロック動作させるために中断されることは決してない。さらに、前記制御ユニットで生成される制御信号は、外乱および／または遅延を受けない。
【００２４】
位相選択器ユニットは、好ましくは、４つの位相シフト信号のうちの２つを受け取る第１の選択ブランチ、他の２つの位相シフト信号を受け取る第２の選択ブランチ、および各ブランチに接続された選択要素を有する。各ブランチは、２つの位相シフト信号のうちの１つを選択するように制御信号で制御される差動増幅器を備える。留意されたいことであるが、選択器ユニットの選択要素によってその中から１つが選択されることになるこの２つの位相シフト信号の各変化の前に、各増幅器制御信号は安定化される。
【００２５】
留意されたいことであるが、分周器チェーンに２分周器特に非同期分周器を使用することによって、前記の高速デュアル・モジュラス・プレスケーラ回路の具現が容易になる。
【発明を実施するための最良の形態】
【００２６】
本デュアル・モジュラス・プレスケーラ回路の目的、利点および特徴は、図面に示される実施形態についての以下の説明を考慮して、いっそうはっきりと明白になる。
図１は、既に引用した、デュアル・モジュラス・プレスケーラ回路を有する従来の周波数合成装置を示す図である。
図２は、本発明のデュアル・モジュラス・プレスケーラ回路を示す図である。
図３は、複数のフリップ・フロップおよび論理ゲートを備えた、本発明のデュアル・モジュラス・プレスケーラ回路用の制御ユニットの一実施形態を示す図である。
図４は、制御信号遷移に応じた選択器ユニットの位相シフト信号間の位相切換えのグラフ、および位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示す図である。
図５ａは、既に引用した、第１の信号と第１の信号に対して９０°位相が遅れた第２の信号の間の位相切換えのグラフ、および従来技術に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
図５ｂは、第１の信号と第１の信号に対して９０°位相が進んだ第２の信号の間の位相切換えのグラフ、および本発明に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
【００２７】
留意されたいことであるが、デュアル・モジュラス・プレスケーラすなわち分周計数回路の部品は当業者にはよく知られているので、以下の説明で詳細に説明しない。
【００２８】
図１に関連して上で説明したように、周波数合成装置の制御ループでデュアル・モジュラス・プレスケーラ回路が使用される。合成装置は、例えば近距離無線通信用の小型携帯デバイスで用いられる無線周波信号送信機および／または受信機で使用することができる。近距離無線通信の無線周波信号の周波数は、０．５ＧＨｚに近く、例えば４３４ＭＨｚである。原則として、合成装置は、無線周波信号を復調するための高周波信号を供給する。合成装置は、例えば腕時計に組み込むように設計することができ、この腕時計は小さな蓄電池または電池を含む。デュアル・モジュラス・プレスケーラ回路は、合成装置が動作している周期中に特にほとんど電流を消費すべきでない。
【００２９】
本発明のデュアル・モジュラス・プレスケーラ回路は、１９９６年７月７日のＩＥＥＥ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｊｏｕｒｎａｌ，Ｖｏｌ．３１に記載された、Ｍｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘおよびＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔによる論文に記載された回路に部分的に基づいている。したがって、読者は、本発明のデュアル・モジュラス・プレスケーラ回路の特定の等価部品の設計のより詳しい細部に関して、その論文を参照することができる。
【００３０】
図２は、デュアル・モジュラス・プレスケーラ回路５を示し、この回路は、第１の選択されたモードで第１の因子Ｎで、または第２の選択されたモードで第２の因子Ｎ−Ｍで分周するように設計されている。因子Ｎは好ましくは２の累乗である６４に等しく、そして因子Ｎ−Ｍは好ましくは６３．５に等しい。もちろん、他の分周因子値を選ぶことができる。例えば、選択器ユニットが、第２と第３の２分周器の間にある場合には、分周因子は６４かまたは６３である。
【００３１】
デュアル・モジュラス・プレスケーラ回路５は、非同期２分周器１０、１２のチェーン、２つの２分周器の間の位相選択器ユニット１１、選択されたモードに依存して制御信号Ｓ０、Ｓ１、Ｓ２を選択器ユニットに供給するように選択器ユニットに接続された位相制御ユニット１３を備える。位相選択器ユニット１１は、マスタスレーブ型の第１の分周器１０と分周器ユニット１２の第１の２分周器の間にある。
【００３２】
マスタスレーブ型分周器は、反対位相の２つの高周波信号Ｆｓ、Ｆｓｂに基づいた９０°の相対位相差を有する４つの信号Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、Ｆ２Ｑｂを位相選択器ユニット１１に供給する。２つの高周波信号は、合成装置の差動電圧制御発信器（ＶＣＯ）で供給される。留意されたいことであるが、第１のマスタスレーブ型分周器は、最高周波数で動作する唯一の部品である。
【００３３】
位相選択器ユニット１１からの出力信号Ｆ２の周波数は３２分周器ユニット１２で分周される。３２分周器ユニットは、直列に接続された５個の非同期２分周器から成る。３２分周器ユニットからの出力信号Ｆｄｉｖは、制御ユニットで行われる動作をクロック動作させるために使用される位相制御ユニット１３のクロック信号を供給する。出力信号Ｆｄｉｖは、また、分周された周波数の信号であり、周波数合成装置の位相及び周波数検出器で行われる比較のために必要である。
【００３４】
位相選択器ユニット１１は、２つの増幅選択ブランチを備える。各ブランチは、差動増幅器２１、２２を含む。各増幅器２１または２２は、マスタスレーブ型の第１の分周器１０からの４つの位相シフト信号のうちの２つを受け取る。この分周器からの信号は比較的小さな振幅であるので、２つのブランチに増幅器を使用して増幅する必要がある。
【００３５】
例えば、増幅器２１は正と負の同相信号Ｆ２Ｉ、Ｆ２Ｉｂ、すなわち位相反対の２つの第１の信号を受け取り、また増幅器２２は正と負の直角位相の信号Ｆ２Ｑ、Ｆ２Ｑｂ、すなわち位相反対の２つの第２の信号を受け取る。２つの信号のうちの１つは、制御信号Ｓ１、Ｓ２を使って各ブランチで選択される。制御信号Ｓ１は信号Ｆ２Ｉか信号Ｆ２Ｉｂのどちらかを選択する。制御信号Ｓ１の値が０である場合には、信号Ｆ２Ｉが増幅器２１で選択され増幅されるが、一方で、制御信号Ｓ１の値が１の場合には、反対の信号Ｆ２Ｉｂが増幅器２１で選択され増幅される。同様に、制御信号Ｓ２は信号Ｆ２Ｑか信号Ｆ２Ｑｂのどちらかを選択する。制御信号Ｓ２の値が０である場合には、信号Ｆ２Ｑが増幅器２２で選択され増幅されるが、一方で、制御信号Ｓ２の値が１の場合には、反対の信号Ｆ２Ｑｂが増幅器２２で選択され増幅される。明らかに、各増幅器の位相シフト信号の選択は変えることができるが、本発明の目的のためには、先に述べたやり方で各増幅器の信号を選ぶのが好ましいことが分かった。
【００３６】
増幅器２１、２２の各々は、デュアル・モジュラス・プレスケーラ回路の高速動作を保証するように十分な電流を供給する図示しない電源から電力を供給される。しかし、前記の増幅器は電圧源でも電力を供給することもできる。
【００３７】
位相選択器ユニット１１は、さらに、そのユニットの出力から供給すべき位相シフト信号の１つを選択する選択要素２３を備える。この選択要素は、例えば、マルチプレクサである。選択要素は、各ブランチの信号ＦＩ、ＦＱと制御信号Ｓ０を受け取る。信号Ｓ０によって、選択要素２３は出力から供給すべき信号ＦＩとＦＱのどちらかを選択する。信号Ｓ０の値が０である場合には、信号ＦＩが選択されるが、一方で、信号Ｓ０の値が１である場合には、信号ＦＱが選択される。
【００３８】
第１の選択されたモードでは、位相選択器ユニット１１で位相切換えは行われない。したがって、選択器ユニットは、ただ単に４つの位相シフト信号のうちの１つを選択して、選択された位相シフト信号として同じ周波数で出力信号Ｆ２を供給するだけである。各分周周期で、同じ位相シフト信号が選択器ユニットの出力信号Ｆ２を構成する。分周周期は、プレスケーラすなわち分周計数回路５の出力の分周された周波数の信号Ｆｄｉｖの周波数を基準にして定められる。したがって、この第１のモードでは、制御ユニット１３で供給される制御信号Ｓ０、Ｓ１、Ｓ２は、時間とともに変化しない。
【００３９】
第２の選ばれたモードでは、各分周周期の終りに選択器ユニットで位相切換えが行われる。選択器ユニットでの位相切換えは、選択器ユニットの入力で受け取られた第１の信号と９０°位相が進んだ第２の信号の間の遷移に対応する。したがって、選択器ユニット１１は、制御信号Ｓ０、Ｓ１、Ｓ２を受け取り、この制御信号のいくつかが、位相切換えを行うために各分周周期１／Ｆｄｉｖで状態を変える。位相シフト信号間の位相差は９０°であり、ただ１つの２分周器だけが選択器ユニットの前にあるので、第２の分周因子を６３．５に等しくできる。本発明は、位相選択器ユニットと関連した６個の２分周器を使用して、この種の因子を得る。位相切換え、すなわち各分周周期における４つの位相シフト信号のうちの２つの間の遷移は、特に図４を参照して説明する。
【００４０】
図３に示す位相制御ユニット１３は、モード信号の状態に依存して選択器ユニットに制御信号Ｓ０、Ｓ１、Ｓ２を供給するように構成されている。この実施形態では、制御ユニット１３は、順序論理部分と組合せ論理部分を有する。順序論理部分は、２個のフリップ・フロップ３１、３４を備え、組合せ論理部分は論理ゲート３２、３３、３５を備える。留意されたいことであるが、順序論理部分は単一クロック信号Ｆｄｉｖで同期的にクロック動作する。このクロック信号は、分周器のチェーンの２分周器の出力信号である。
【００４１】
モード信号が１のとき、全てのＤ型フリップ・フロップは、信号Ｆｄｉｖで生成される各クロック・パルスで入力信号の状態をその出力Ｑに伝える。これに反して、モード信号が０のとき、各フリップ・フロップの出力の状態は、信号Ｆｄｉｖで生成される各クロック・パルスで変化しない。
【００４２】
インバータ３２は第１のフリップ・フロップ３１の出力Ｑと入力Ｄの間に接続され、出力信号Ｓ０の反転された信号Ｓ０ｂを生成させている。このために、信号Ｓ０は、各クロック・パルスで状態を変える。信号Ｓ０は、信号Ｓ０ｂがハイのときにローからハイになり、信号Ｓ０ｂがローのときにハイからローになる。
【００４３】
ＸＯＲ論理ゲート３３は、その入力で、信号Ｓ０と、信号Ｓ２ｂである第２のフリップ・フロップ３４の出力信号とを受け取り、第２のフリップ・フロップの入力に信号Ｓ１を供給する。最後に制御信号Ｓ２が、インバータ３５が信号Ｓ２ｂを反転することにより得られる。
【００４４】
留意されたいことであるが、制御ユニット１３は、各ブランチの増幅器の入力の位相シフト信号の周波数の３２に近い周波数を持つ信号で動作する。ユニット１３のフリップ・フロップと論理ゲートが低電流消費であることは、位相選択器ユニット１１に比べて、デュアル・モジュラス・プレスケーラ回路の消費にほんの僅かな影響を及ぼすだけである。
【００４５】
図に示さない他の実施形態では、制御ユニットは計数器と不揮発性読取専用メモリ（ＲＯＭ）を備えることができる。
【００４６】
ＲＯＭは、任意の時間における各制御信号の状態を表す３ビット２進ワードを格納する特定の数の記憶場所を含む。第２の選択されたモードでは、全ての記憶場所を計数器で連続して周期的にアドレス指定することができる。したがって、計数器は、各クロック・パルスで前の記憶場所アドレスから次のアドレスに進む。クロック信号は、分周器のチェーンの最後の２分周器の出力信号Ｆｄｉｖで生成される。このために、前の記憶場所から次の記憶場所に進むとすぐに、いくつかの制御信号が各クロップ・パルスで状態を変える。第１の選択されたモードでは、ただ１つの記憶場所が各クロック・パルスで選択される。
【００４７】
ＲＯＭを有する制御ユニットは、当業者の予備知識の一部を構成するので、ここで詳細に説明しない。
【００４８】
次に、図４を参照して、制御信号に応じた位相選択器ユニットでの位相シフト信号の切換えを説明する。この図は、信号特に選択器ユニットの信号のグラフを含む。各分周周期において選択器ユニットで行われる４つの位相進み切換え動作ｐ１からｐ４を示す。
【００４９】
グラフにおいて、信号Ｆｓ、Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、Ｆ２Ｑｂは、ほぼ正弦波として示されている。マスタスレーブ型の第１の分周器は高周波で動作するので、実質的に矩形のパルス信号よりも正弦波信号を使用するのが有利である。これによって、信号が矩形パルスである場合の広すぎる周波数スペクトルを回避し、さらに第１の分周器の消費を減らす。
【００５０】
高周波信号Ｆｓの周波数は、４３４ＭＨｚの程度である。第１の２分周器の後で、全ての位相シフト信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、Ｆ２Ｑｂの周波数は、信号Ｆｓの２で分周された周波数である。信号Ｆ２Ｉに対して、信号Ｆ２Ｑｂは９０°位相が進み、信号Ｆ２Ｉｂは１８０°位相が進み、さらに信号Ｆ２Ｑは２７０°位相が進んでいる。したがって、信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、Ｆ２Ｑｂは、信号Ｆｓの半周期Ｔ０だけ互いに位相がシフトしている。
【００５１】
信号Ｓ２が１で、信号Ｓ０とＳ１が０から１になるとき、選択器ユニットは、信号Ｆ２ＩとＦ２Ｑｂの間で第１の位相切換え動作ｐ１を行う。したがって、位相シフト信号のうちの選択された１つを表さなければならない出力信号Ｆ２は、各分周周期の終りで、位相切換えによって半周期Ｔ０だけ短いパルスを有する。このように、この短いパルスの信号Ｆ２の周期は３Ｔ０であるが、切換え前にはその周期は４Ｔ０であった。
【００５２】
信号Ｓ１が１で、信号Ｓ０とＳ２が１から０になるとき、信号Ｆ２ＱｂとＦ２Ｉｂの間で第２の位相切換え動作ｐ２が選択器ユニットで行われる。再び、出力信号Ｆ２は、分周周期の終りで、位相切換えによって信号Ｆｓの半周期だけ短いパルスを有する。
【００５３】
信号Ｓ２が０で、信号Ｓ０が０から１になりかつ信号Ｓ１が１から０になるとき、選択器ユニットは信号Ｆ２ＩｂとＦ２Ｑの間で第３の位相切換え動作ｐ３を行う。再び、出力信号Ｆ２は、分周周期の終りで、位相切換えによって信号Ｆｓの半周期だけ短いパルスを有する。
【００５４】
最後に、信号Ｓ１が０で、信号Ｓ０が１から０になりかつ信号Ｓ２が０から１になるとき、選択器ユニットは信号Ｆ２ＱとＦ２Ｉの間で第４の位相切換え動作ｐ４を行う。再び、出力信号Ｆ２は、分周周期の終りで、位相切換えによって信号Ｆｓの半周期だけ短いパルスを有する。
【００５５】
したがって、明らかなことであるが、各分周周期で信号Ｆ２のパルスを信号Ｆｓの半周期Ｔ０だけ短くして、プレスケーラ回路は信号Ｆｓの周波数を６３．５で分周する。電圧パルスは切換え時に進み位相で比較的短いので、必然的に、遅れ位相の従来の切換えに比べて当然ながら電流が僅かに増加することになる。
【００５６】
ここで図５ａおよび５ｂを参照する。これらの図は、遅れ位相の切換えと比較して、選択器ユニットにおける進み位相の切換えの利点を示すグラフである。
【００５７】
図５ａは、既に説明したが、第１の信号Ｆ４Ｉと第１の信号に対して９０°位相が遅れた第２の信号Ｆ４Ｑを切換える時の位相選択器ユニットの出力信号Ｆ４の波形を示す。出力信号Ｆ４を供給するデュアル・モジュラス・プレスケーラ回路は、Ｍｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘおよびＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔによる論文に記載された従来技術の回路である。
【００５８】
高周波信号の周波数が低すぎる場合には、位相切換えのための制御信号Ｃ０の０から１の遷移の傾きは非常に大きい。信号Ｃ０の遷移の傾きＩ１が比較的急峻な場合には、信号Ｆ４ＩとＦ４Ｑの間の位相切換え動作ｐｒの時に出力信号Ｆ４に大きな電圧降下が生じる。したがって、電圧降下を最小限にするために、制御信号Ｃ０の遷移の傾きがあまり急峻にならないように回路を適合させることが必要である。したがって、制御信号Ｃ０が０から１の遷移の傾きＩ２を有する場合、電圧降下は、選択された分周因子に影響を及ぼさない程度に十分に小さい。
【００５９】
明らかに、位相遅れ切換え動作の時に出力信号Ｆ４の電圧降下を防止するために、高周波信号の周波数に応じてプレスケーラ回路を適合させることは困難である。したがって、高周波信号の周波数は、特定の閾値よりも低くすることはできない。
【００６０】
図５ｂは、第１の信号Ｆ２Ｉと第１の信号に対して９０°位相が進んだ第２の信号Ｆ２Ｑｂとを切換えるときの、本発明に従った位相選択器ユニットの出力信号Ｆ２の波形を示す。図５ａに比べて、第１の信号Ｆ２Ｉと第１の信号に対して９０°位相が進んだ第２の信号Ｆ２Ｑｂの間の位相切換え動作の時に電圧降下がない。制御信号Ｓ０の遷移の傾きが比較的より急峻であるか（Ｉ１）それともあまり急峻でないか（Ｉ２）は、位相選択器ユニットの出力信号Ｆ２に影響を及ぼさない。このように、本発明に従って進み位相で位相切換えを行うと、出力信号Ｆ２の不適当な電圧降下は防止される。したがって、本発明のプレスケーラ回路は、例えば０に近い値から回路の製造プロセスに依存する最大値までの周波数の信号を分周することができる。高周波信号の最大周波数限界は２ＧＨｚを超えるかもしれない。
【００６１】
当業者は、特許請求の範囲で定義されるような本発明の範囲から逸脱することなしに、前述の説明の基づいたプレスケーラ回路の多数の変形体を得ることができる。例えば、位相選択器ユニットは、２つのブランチの２個の増幅器と選択器ユニットの代わりに、４つの位相シフト信号を受け取る４入力のマルチプレクサを備えることができる。マルチプレクサは、４つの信号のうちの１つを選択し、かつそれをそのユニットの出力から供給することができなければならない。この場合、前記マルチプレクサが４つの位相シフト信号のうちの１つを選択することができるためには、制御ユニットからのちょうど２つの制御信号で十分である。
【図面の簡単な説明】
【００６２】
【図１】既に引用した、デュアル・モジュラス・プレスケーラ回路を有する従来の周波数合成装置を示す図である。
【図２】本発明のデュアル・モジュラス・プレスケーラ回路を示す図である。
【図３】複数のフリップ・フロップおよび論理ゲートを備えた、本発明のデュアル・モジュラス・プレスケーラ回路用の制御ユニットの一実施形態を示す図である。
【図４】制御信号遷移に応じた選択器ユニットの位相シフト信号間の位相切換えのグラフ、および位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示す図である。
【図５ａ】既に引用した、第１の信号と第１の信号に対して９０°位相が遅れた第２の信号の間の位相切換えのグラフ、および従来技術に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
【図５ｂ】第１の信号と第１の信号に対して９０°位相が進んだ第２の信号の間の位相切換えのグラフ、および本発明に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
【０００１】
本発明は、周波数合成装置用の位相切換デュアル・モジュラス・プレスケーラすなわち分周計数回路に関する。この回路は、少なくとも１つの高周波信号の周波数を第１の選ばれたモードで第１の因子で分周し、さらに第２の選ばれたモードで第２の因子で分周する。この回路は、直列に接続された複数の非同期２分周器を備える。２分周器のうちの１つは、反対位相の２つの入力信号を受け取りかつ互いに９０°位相がシフトした４つの信号を供給するマスタスレーブ型である。さらに、この回路は、マスタスレーブ型の第１の分周器から４つの位相シフト信号を受け取りかつ４つの位相シフト信号のうちの選択された１つを第２の分周器に供給する、２個の２分周器の間に挿入された位相選択器ユニットを備えている。制御ユニットが、位相シフト信号を選択するために位相選択器ユニットに制御信号を供給する。
【背景技術】
【０００２】
周波数合成装置は、例えば無線通信システムで、また一般の電気通信システムで高周波信号を供給するために使用される。高周波信号は、例えば、受信ＲＦ信号を復調するために使用される。
【０００３】
図１は、デュアル・モジュラス・プレスケーラ回路を有する従来の周波数合成装置の一実施形態を示す。この合成装置は図示されない基準発信器を含み、この基準発信器は、安定した周波数で基準信号Ｆｒｅｆを位相及び周波数検出器２に供給する。この位相及び周波数検出器２は、デュアル・モジュラス・プレスケーラ回路５から分周周波数信号Ｆｄｉｖも受け取り、基準信号と分周された周波数信号を比較する。この検出器は、信号ＦｒｅｆとＦｄｉｖの間の位相と周波数差の関数である比較信号を、電圧制御発信器（ＶＣＯ）４に接続された低域フィルタ３に供給する。この電圧制御発信器は低域フィルタから生じる電圧制御信号を受け取り、その結果、この発信器は少なくとも信号ＦｒｅｆとＦｄｉｖの比較に依存した高周波信号を生成する。
【０００４】
電圧制御発信器は、反対位相の２つの高周波信号Ｆｓ、Ｆｓｂを位相ロック・ループでプレスケーラ回路５に供給する差動型発信器である。このようにして、高周波信号ＦｓまたはＦｓｂの少なくとも１つを、例えば無線周波信号受信機における復調動作に使用することができる。
【０００５】
２モード・プレスケーラ回路５は、選択されたモードに依存する分周因子で周波数分周を行う。このために、一般に、２つの計数器Ａ、Ｂを有する論理回路が、モード選択機能を有するプレスケーラ回路を実現するために使用されている。この技術分野でよく知られている論理回路６は、マイクロプロセッサと分周された周波数信号Ｆｄｉｖによって制御される。２個の計数器Ａ、Ｂは、基本的に、同じくロック信号で同期してクロック動作するが、リセット前に各計数器が計数する数は異なっている。これによって、論理回路６は、モード信号をプレスケーラ回路に供給して、特定の周期で分周モードを変えることができる。
【０００６】
デュアル・モジュラス型プレスケーラ回路のいくつかの実施形態が既に提案されているが、これらの回路は高速で動作しなければならないので、簡単な固定分周比周波数分周器よりも設計するのが困難である。１つの問題は、第１と第２の分周因子を使用して周波数分周を行う際に、回路の論理部分が回路全体を遅くすることである。
【０００７】
米国特許第６，０６７，３３９号には、従来のデュアル・モジュラス・プレスケーラ回路の一例が記載されている。分周因子は、選択されたモードに依存して、一方で６４か６５、または他方で１２８か１３０かである。この回路は、分周因子を選択するための同期分周の第１の部分と、非同期分周の第２の部分とを有する。したがって、そのために、回路は直列に接続された複数の２分周器を備える。同期分周器で構成されたユニットは１／４または１／５に分周し、他方の分周器は非同期である。
【０００８】
同期分周器ユニットが特定の数の論理ゲートを使用することによって、回路は２つの分周因子のうちの選択された１つで高周波信号を分周することができる。前記同期分周器ユニットのクリティカル・パスにある論理ゲートによって、最大入力周波数の低下が起こる可能性がある。このユニットは、同じクロック信号によってクロック動作する３個のＤ型フリップ・フロップを備え、このクロック信号は、第１の２分周器の出力信号である。しかし、このユニットのフリップ・フロップの１つは、６５または１３０の分周因子を得るためにだけ使用される。
【０００９】
上述の型の同期分周器ユニットは、通常、高周波信号を直接受け取るように作られている。そのために、同期分周器ユニットのフリップ・フロップは高周波で動作し、このことは、特に電力消費の観点から不利点である。この問題に対する部分的な解決策は、米国特許第６，０３７，３３９号に記載されている回路であり、この回路では、非同期の２分周器が同期分周器ユニットの前にある。しかし、第１の分周器は高周波信号の周波数を２に分周するだけである。このことは、同期分周器ユニットのフリップ・フロップがいっそう高い周波数で動作しなければならないことを意味する。
【００１０】
この型の回路の他の不利な点は、２つの分周因子で周波数分周を微調整することができないことである。その理由は、特に、第１の２分周器は高周波信号の周波数を下げるために使用されるからである。したがって、分周因子間の差がより小さな分周因子で周波数分周を実現することができない。
【００１１】
同期分周器ユニットを使用しないデュアル・モジュラス・プレスケーラ回路の例が、１９９６年７月７日のＩＥＥＥ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｊｏｕｒｎａｌ、Ｖｏｌｕｍｅ ３１に発表されたＭｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘおよびＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｔによる論文に記載されている。本発明のように、このデュアル・モジュラス・プレスケーラ回路は、直列に接続された非同期２分周器だけを備える。したがって、このデュアル・モジュラス回路は、１／１２８または１／１２９の周波数分周を可能にするように位相選択器ユニットで分断された７個の非同期２分周器のチェーンを備える。第１の２分周器だけが最高周波数すなわち少なくとも１つの受信高周波信号Ｆｉｎの周波数で動作する。
【００１２】
マスタスレーブ型の第２の２分周器が、第１の２分周器に接続され、そして、第１の分周器で供給される２つの位相反対の信号に基づいて、互いに９０°位相がシフトした４つの信号を位相選択ユニットに供給する。したがって、マスタスレーブ型分周器で供給される４つの信号のうちの第１のものを基準として、他の信号は９０°、１８０°、２７０°だけ位相がシフトしている。選択器ユニットは、４つの位相シフト信号を増幅しかつ選択する２個の差動増幅器、および４つの信号のうちの選択された１つを出力から供給する選択手段を備える。
【００１３】
選択器ユニットは、選択されたモードに応じて制御論理ユニットによって制御される。第１の選択されたモードでは、前記の回路は、１２８に等しい分周因子で高周波信号の周波数を分周しなければならない。この場合、全ての分周周期において、選択器ユニットは４つの信号のうちの１つだけを選択する。第２の選択されたモードでは、回路は、１２９に等しい分周因子で高周波信号の周波数を分周しなければならない。この因子を得るために、４つの位相シフト信号のうちの２つの間の位相切換えが、制御ユニットで生成される制御信号に応じて選択器ユニット内で行われる。したがって、各分周周期で、第２の分周器で供給される第１の信号と、第１の信号の位相に対して９０°位相が遅れた第２の信号の間の位相切換えが得られる。このために、制御ユニットは、最後の２分周器の出力信号によってクロック動作し、その結果、各分周周期で位相切換えを行うように制御信号が位相選択器ユニットに供給される。
【００１４】
選択されたモードに応じて制御ユニットの状態を修正するために、ＮＡＮＤ型論理ゲートが、モード信号と最後の２分周器からの出力信号とを受け取る。モード信号の値が０の場合、制御ユニットでの出力信号の変化は全然影響がない。これに反して、モード信号の値が１の場合、出力信号はＮＡＮＤゲートで反転されて、制御ユニットをクロック動作させかつ選択器ユニットが信号位相切換えを行うことができる。留意されたいことであるが、選択器ユニットの制御部はもはや完全には同期的でない。
【００１５】
Ｍｒｓ．ＣｒａｎｉｎｃｋｘとＳｔｅｙａｅｒｔの論文に記載された解決法の重要な欠点は、第２の選択されたモードでの位相切換えの時に選択ユニットの出力信号に電圧降下が起こる可能性があることである。この電圧降下は、第１の信号から第１の信号に対して９０°位相が遅れている第２の信号への選択器ユニットでの切り替えで生じる。この場合、選択器ユニットの出力信号の補足パルスのために、分周因子はもはや１２９に等しくなく、１２８よりもずっと小さいかもしれない。制御信号を供給する論理部分が十分に早く反応しないことで生じるこの問題を避けるために、前記回路の入力に供給される高周波信号の周波数は高くなければならない。他方で、前記高周波信号の周波数が十分に高くない場合、位相切換え時に出力信号に電圧降下が生じる。
【００１６】
この問題を解決するために、制御ユニットで供給される制御信号の遷移の開始および／または傾きを遅くすることが必要である。分周すべき受信された高周波信号の周波数を考慮して制御信号の遷移の開始および／または傾きを調整することは困難である。
【００１７】
図５ａで理解することができるように、選択手段からの制御信号Ｃ０の遷移の傾きＩ１が比較的急峻である場合には、出力信号Ｆ４に大きな電圧降下が起こる。これに反して、遷移の傾きＩ２がゆるやかな場合には、出力信号Ｆ４の電圧降下は分周因子にさらなる影響を実質的に及ぼさない。それにもかかわらず、Ｍｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘとＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔの論文で提案された回路は、通常、比較的低い周波数の信号を分周することができない。高周波信号は、特定の最低周波数よりも高い周波数でなければならない。さらに、電圧降下の問題は、デュアル・モジュラス・プレスケーラ回路の電源電圧にも依存する。このために、回路は特定の最小電圧と最大電圧の間でだけ動作することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
したがって、本発明の主目的は、特に位相切換え時の不適当な電圧降下の発生を防止する手段を有する高速デュアル・モジュラス・プレスケーラ回路を提供して、従来技術の欠点を軽減することである。
【課題を解決するための手段】
【００１９】
このために、本発明は、前に引用した型のデュアル・モジュラス・プレスケーラ回路であり、この回路では、制御ユニットが、２つのモードのうちの選択された１つで選択器ユニットに制御信号供給するように構成され、その結果、選択器ユニットが各ブランチで選択された２つの位相シフト信号間の位相切換えを各分周周期で行うようになり、その際、第２の位相シフト信号は第１の位相シフト信号に対して位相が９０°進んでいる。
【００２０】
本発明のデュアル・モジュラス・プレスケーラ回路の１つの利点は、このデュアル・モジュラス・プレスケーラ回路が、この回路の入力に加えられる高周波信号の周波数に無関係であることである。第１の信号と、第１の信号に対して９０°位相が進んだ第２の信号の間の位相切換えのため、選択器ユニットの出力信号に電圧降下が生じることはない。このために、制御信号遷移の開始および／または傾きを遅くする必要はない。
【００２１】
本発明の高速デュアル・モジュラス・プレスケーラ回路は、特定の最小電源電圧から任意のより高い電圧まで動作することができる。電源電圧は、位相シフト信号の位相の切換えに影響を及ぼすことはない。
【００２２】
本発明のデュアル・モジュラス・プレスケーラ回路の他の利点は、２つの分周因子を互いに非常に近づけることができることである。これによって、周波数合成装置の位相ロック・ループで高周波信号の周波数を微調整することが可能になる。第１の選択されたモードでは、高周波信号の周波数は例えば６４に等しい第１の因子で分周することができる。第２の選択されたモードでは、高周波信号の周波数は例えば６３．５に等しい第２の因子で分周することができる。
【００２３】
本発明のデュアル・モジュラス・プレスケーラ回路の他の利点は、分周器のチェーンの最後の２分周器の出力信号に対応するクロック信号で制御ユニットが同期的にクロック動作することである。したがって、そのクロック信号は、制御ユニットの動作をクロック動作させるために中断されることは決してない。さらに、前記制御ユニットで生成される制御信号は、外乱および／または遅延を受けない。
【００２４】
位相選択器ユニットは、好ましくは、４つの位相シフト信号のうちの２つを受け取る第１の選択ブランチ、他の２つの位相シフト信号を受け取る第２の選択ブランチ、および各ブランチに接続された選択要素を有する。各ブランチは、２つの位相シフト信号のうちの１つを選択するように制御信号で制御される差動増幅器を備える。留意されたいことであるが、選択器ユニットの選択要素によってその中から１つが選択されることになるこの２つの位相シフト信号の各変化の前に、各増幅器制御信号は安定化される。
【００２５】
留意されたいことであるが、分周器チェーンに２分周器特に非同期分周器を使用することによって、前記の高速デュアル・モジュラス・プレスケーラ回路の具現が容易になる。
【発明を実施するための最良の形態】
【００２６】
本デュアル・モジュラス・プレスケーラ回路の目的、利点および特徴は、図面に示される実施形態についての以下の説明を考慮して、いっそうはっきりと明白になる。
図１は、既に引用した、デュアル・モジュラス・プレスケーラ回路を有する従来の周波数合成装置を示す図である。
図２は、本発明のデュアル・モジュラス・プレスケーラ回路を示す図である。
図３は、複数のフリップ・フロップおよび論理ゲートを備えた、本発明のデュアル・モジュラス・プレスケーラ回路用の制御ユニットの一実施形態を示す図である。
図４は、制御信号遷移に応じた選択器ユニットの位相シフト信号間の位相切換えのグラフ、および位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示す図である。
図５ａは、既に引用した、第１の信号と第１の信号に対して９０°位相が遅れた第２の信号の間の位相切換えのグラフ、および従来技術に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
図５ｂは、第１の信号と第１の信号に対して９０°位相が進んだ第２の信号の間の位相切換えのグラフ、および本発明に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
【００２７】
留意されたいことであるが、デュアル・モジュラス・プレスケーラすなわち分周計数回路の部品は当業者にはよく知られているので、以下の説明で詳細に説明しない。
【００２８】
図１に関連して上で説明したように、周波数合成装置の制御ループでデュアル・モジュラス・プレスケーラ回路が使用される。合成装置は、例えば近距離無線通信用の小型携帯デバイスで用いられる無線周波信号送信機および／または受信機で使用することができる。近距離無線通信の無線周波信号の周波数は、０．５ＧＨｚに近く、例えば４３４ＭＨｚである。原則として、合成装置は、無線周波信号を復調するための高周波信号を供給する。合成装置は、例えば腕時計に組み込むように設計することができ、この腕時計は小さな蓄電池または電池を含む。デュアル・モジュラス・プレスケーラ回路は、合成装置が動作している周期中に特にほとんど電流を消費すべきでない。
【００２９】
本発明のデュアル・モジュラス・プレスケーラ回路は、１９９６年７月７日のＩＥＥＥ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｊｏｕｒｎａｌ，Ｖｏｌ．３１に記載された、Ｍｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘおよびＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔによる論文に記載された回路に部分的に基づいている。したがって、読者は、本発明のデュアル・モジュラス・プレスケーラ回路の特定の等価部品の設計のより詳しい細部に関して、その論文を参照することができる。
【００３０】
図２は、デュアル・モジュラス・プレスケーラ回路５を示し、この回路は、第１の選択されたモードで第１の因子Ｎで、または第２の選択されたモードで第２の因子Ｎ−Ｍで分周するように設計されている。因子Ｎは好ましくは２の累乗である６４に等しく、そして因子Ｎ−Ｍは好ましくは６３．５に等しい。もちろん、他の分周因子値を選ぶことができる。例えば、選択器ユニットが、第２と第３の２分周器の間にある場合には、分周因子は６４かまたは６３である。
【００３１】
デュアル・モジュラス・プレスケーラ回路５は、非同期２分周器１０、１２のチェーン、２つの２分周器の間の位相選択器ユニット１１、選択されたモードに依存して制御信号Ｓ０、Ｓ１、Ｓ２を選択器ユニットに供給するように選択器ユニットに接続された位相制御ユニット１３を備える。位相選択器ユニット１１は、マスタスレーブ型の第１の分周器１０と分周器ユニット１２の第１の２分周器の間にある。
【００３２】
マスタスレーブ型分周器は、反対位相の２つの高周波信号Ｆｓ、Ｆｓｂに基づいた９０°の相対位相差を有する４つの信号Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、Ｆ２Ｑｂを位相選択器ユニット１１に供給する。２つの高周波信号は、合成装置の差動電圧制御発信器（ＶＣＯ）で供給される。留意されたいことであるが、第１のマスタスレーブ型分周器は、最高周波数で動作する唯一の部品である。
【００３３】
位相選択器ユニット１１からの出力信号Ｆ２の周波数は３２分周器ユニット１２で分周される。３２分周器ユニットは、直列に接続された５個の非同期２分周器から成る。３２分周器ユニットからの出力信号Ｆｄｉｖは、制御ユニットで行われる動作をクロック動作させるために使用される位相制御ユニット１３のクロック信号を供給する。出力信号Ｆｄｉｖは、また、分周された周波数の信号であり、周波数合成装置の位相及び周波数検出器で行われる比較のために必要である。
【００３４】
位相選択器ユニット１１は、２つの増幅選択ブランチを備える。各ブランチは、差動増幅器２１、２２を含む。各増幅器２１または２２は、マスタスレーブ型の第１の分周器１０からの４つの位相シフト信号のうちの２つを受け取る。この分周器からの信号は比較的小さな振幅であるので、２つのブランチに増幅器を使用して増幅する必要がある。
【００３５】
例えば、増幅器２１は正と負の同相信号Ｆ２Ｉ、Ｆ２Ｉｂ、すなわち位相反対の２つの第１の信号を受け取り、また増幅器２２は正と負の直角位相の信号Ｆ２Ｑ、Ｆ２Ｑｂ、すなわち位相反対の２つの第２の信号を受け取る。２つの信号のうちの１つは、制御信号Ｓ１、Ｓ２を使って各ブランチで選択される。制御信号Ｓ１は信号Ｆ２Ｉか信号Ｆ２Ｉｂのどちらかを選択する。制御信号Ｓ１の値が０である場合には、信号Ｆ２Ｉが増幅器２１で選択され増幅されるが、一方で、制御信号Ｓ１の値が１の場合には、反対の信号Ｆ２Ｉｂが増幅器２１で選択され増幅される。同様に、制御信号Ｓ２は信号Ｆ２Ｑか信号Ｆ２Ｑｂのどちらかを選択する。制御信号Ｓ２の値が０である場合には、信号Ｆ２Ｑが増幅器２２で選択され増幅されるが、一方で、制御信号Ｓ２の値が１の場合には、反対の信号Ｆ２Ｑｂが増幅器２２で選択され増幅される。明らかに、各増幅器の位相シフト信号の選択は変えることができるが、本発明の目的のためには、先に述べたやり方で各増幅器の信号を選ぶのが好ましいことが分かった。
【００３６】
増幅器２１、２２の各々は、デュアル・モジュラス・プレスケーラ回路の高速動作を保証するように十分な電流を供給する図示しない電源から電力を供給される。しかし、前記の増幅器は電圧源でも電力を供給することもできる。
【００３７】
位相選択器ユニット１１は、さらに、そのユニットの出力から供給すべき位相シフト信号の１つを選択する選択要素２３を備える。この選択要素は、例えば、マルチプレクサである。選択要素は、各ブランチの信号ＦＩ、ＦＱと制御信号Ｓ０を受け取る。信号Ｓ０によって、選択要素２３は出力から供給すべき信号ＦＩとＦＱのどちらかを選択する。信号Ｓ０の値が０である場合には、信号ＦＩが選択されるが、一方で、信号Ｓ０の値が１である場合には、信号ＦＱが選択される。
【００３８】
第１の選択されたモードでは、位相選択器ユニット１１で位相切換えは行われない。したがって、選択器ユニットは、ただ単に４つの位相シフト信号のうちの１つを選択して、選択された位相シフト信号として同じ周波数で出力信号Ｆ２を供給するだけである。各分周周期で、同じ位相シフト信号が選択器ユニットの出力信号Ｆ２を構成する。分周周期は、プレスケーラすなわち分周計数回路５の出力の分周された周波数の信号Ｆｄｉｖの周波数を基準にして定められる。したがって、この第１のモードでは、制御ユニット１３で供給される制御信号Ｓ０、Ｓ１、Ｓ２は、時間とともに変化しない。
【００３９】
第２の選ばれたモードでは、各分周周期の終りに選択器ユニットで位相切換えが行われる。選択器ユニットでの位相切換えは、選択器ユニットの入力で受け取られた第１の信号と９０°位相が進んだ第２の信号の間の遷移に対応する。したがって、選択器ユニット１１は、制御信号Ｓ０、Ｓ１、Ｓ２を受け取り、この制御信号のいくつかが、位相切換えを行うために各分周周期１／Ｆｄｉｖで状態を変える。位相シフト信号間の位相差は９０°であり、ただ１つの２分周器だけが選択器ユニットの前にあるので、第２の分周因子を６３．５に等しくできる。本発明は、位相選択器ユニットと関連した６個の２分周器を使用して、この種の因子を得る。位相切換え、すなわち各分周周期における４つの位相シフト信号のうちの２つの間の遷移は、特に図４を参照して説明する。
【００４０】
図３に示す位相制御ユニット１３は、モード信号の状態に依存して選択器ユニットに制御信号Ｓ０、Ｓ１、Ｓ２を供給するように構成されている。この実施形態では、制御ユニット１３は、順序論理部分と組合せ論理部分を有する。順序論理部分は、２個のフリップ・フロップ３１、３４を備え、組合せ論理部分は論理ゲート３２、３３、３５を備える。留意されたいことであるが、順序論理部分は単一クロック信号Ｆｄｉｖで同期的にクロック動作する。このクロック信号は、分周器のチェーンの２分周器の出力信号である。
【００４１】
モード信号が１のとき、全てのＤ型フリップ・フロップは、信号Ｆｄｉｖで生成される各クロック・パルスで入力信号の状態をその出力Ｑに伝える。これに反して、モード信号が０のとき、各フリップ・フロップの出力の状態は、信号Ｆｄｉｖで生成される各クロック・パルスで変化しない。
【００４２】
インバータ３２は第１のフリップ・フロップ３１の出力Ｑと入力Ｄの間に接続され、出力信号Ｓ０の反転された信号Ｓ０ｂを生成させている。このために、信号Ｓ０は、各クロック・パルスで状態を変える。信号Ｓ０は、信号Ｓ０ｂがハイのときにローからハイになり、信号Ｓ０ｂがローのときにハイからローになる。
【００４３】
ＸＯＲ論理ゲート３３は、その入力で、信号Ｓ０と、信号Ｓ２ｂである第２のフリップ・フロップ３４の出力信号とを受け取り、第２のフリップ・フロップの入力に信号Ｓ１を供給する。最後に制御信号Ｓ２が、インバータ３５が信号Ｓ２ｂを反転することにより得られる。
【００４４】
留意されたいことであるが、制御ユニット１３は、各ブランチの増幅器の入力の位相シフト信号の周波数の３２に近い周波数を持つ信号で動作する。ユニット１３のフリップ・フロップと論理ゲートが低電流消費であることは、位相選択器ユニット１１に比べて、デュアル・モジュラス・プレスケーラ回路の消費にほんの僅かな影響を及ぼすだけである。
【００４５】
図に示さない他の実施形態では、制御ユニットは計数器と不揮発性読取専用メモリ（ＲＯＭ）を備えることができる。
【００４６】
ＲＯＭは、任意の時間における各制御信号の状態を表す３ビット２進ワードを格納する特定の数の記憶場所を含む。第２の選択されたモードでは、全ての記憶場所を計数器で連続して周期的にアドレス指定することができる。したがって、計数器は、各クロック・パルスで前の記憶場所アドレスから次のアドレスに進む。クロック信号は、分周器のチェーンの最後の２分周器の出力信号Ｆｄｉｖで生成される。このために、前の記憶場所から次の記憶場所に進むとすぐに、いくつかの制御信号が各クロップ・パルスで状態を変える。第１の選択されたモードでは、ただ１つの記憶場所が各クロック・パルスで選択される。
【００４７】
ＲＯＭを有する制御ユニットは、当業者の予備知識の一部を構成するので、ここで詳細に説明しない。
【００４８】
次に、図４を参照して、制御信号に応じた位相選択器ユニットでの位相シフト信号の切換えを説明する。この図は、信号特に選択器ユニットの信号のグラフを含む。各分周周期において選択器ユニットで行われる４つの位相進み切換え動作ｐ１からｐ４を示す。
【００４９】
グラフにおいて、信号Ｆｓ、Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、Ｆ２Ｑｂは、ほぼ正弦波として示されている。マスタスレーブ型の第１の分周器は高周波で動作するので、実質的に矩形のパルス信号よりも正弦波信号を使用するのが有利である。これによって、信号が矩形パルスである場合の広すぎる周波数スペクトルを回避し、さらに第１の分周器の消費を減らす。
【００５０】
高周波信号Ｆｓの周波数は、４３４ＭＨｚの程度である。第１の２分周器の後で、全ての位相シフト信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、Ｆ２Ｑｂの周波数は、信号Ｆｓの２で分周された周波数である。信号Ｆ２Ｉに対して、信号Ｆ２Ｑｂは９０°位相が進み、信号Ｆ２Ｉｂは１８０°位相が進み、さらに信号Ｆ２Ｑは２７０°位相が進んでいる。したがって、信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、Ｆ２Ｑｂは、信号Ｆｓの半周期Ｔ０だけ互いに位相がシフトしている。
【００５１】
信号Ｓ２が１で、信号Ｓ０とＳ１が０から１になるとき、選択器ユニットは、信号Ｆ２ＩとＦ２Ｑｂの間で第１の位相切換え動作ｐ１を行う。したがって、位相シフト信号のうちの選択された１つを表さなければならない出力信号Ｆ２は、各分周周期の終りで、位相切換えによって半周期Ｔ０だけ短いパルスを有する。このように、この短いパルスの信号Ｆ２の周期は３Ｔ０であるが、切換え前にはその周期は４Ｔ０であった。
【００５２】
信号Ｓ１が１で、信号Ｓ０とＳ２が１から０になるとき、信号Ｆ２ＱｂとＦ２Ｉｂの間で第２の位相切換え動作ｐ２が選択器ユニットで行われる。再び、出力信号Ｆ２は、分周周期の終りで、位相切換えによって信号Ｆｓの半周期だけ短いパルスを有する。
【００５３】
信号Ｓ２が０で、信号Ｓ０が０から１になりかつ信号Ｓ１が１から０になるとき、選択器ユニットは信号Ｆ２ＩｂとＦ２Ｑの間で第３の位相切換え動作ｐ３を行う。再び、出力信号Ｆ２は、分周周期の終りで、位相切換えによって信号Ｆｓの半周期だけ短いパルスを有する。
【００５４】
最後に、信号Ｓ１が０で、信号Ｓ０が１から０になりかつ信号Ｓ２が０から１になるとき、選択器ユニットは信号Ｆ２ＱとＦ２Ｉの間で第４の位相切換え動作ｐ４を行う。再び、出力信号Ｆ２は、分周周期の終りで、位相切換えによって信号Ｆｓの半周期だけ短いパルスを有する。
【００５５】
したがって、明らかなことであるが、各分周周期で信号Ｆ２のパルスを信号Ｆｓの半周期Ｔ０だけ短くして、プレスケーラ回路は信号Ｆｓの周波数を６３．５で分周する。電圧パルスは切換え時に進み位相で比較的短いので、必然的に、遅れ位相の従来の切換えに比べて当然ながら電流が僅かに増加することになる。
【００５６】
ここで図５ａおよび５ｂを参照する。これらの図は、遅れ位相の切換えと比較して、選択器ユニットにおける進み位相の切換えの利点を示すグラフである。
【００５７】
図５ａは、既に説明したが、第１の信号Ｆ４Ｉと第１の信号に対して９０°位相が遅れた第２の信号Ｆ４Ｑを切換える時の位相選択器ユニットの出力信号Ｆ４の波形を示す。出力信号Ｆ４を供給するデュアル・モジュラス・プレスケーラ回路は、Ｍｒｓ．Ｊａｎ ＣｒａｎｉｎｃｋｘおよびＭｉｃｈｉｅｌ Ｓ．Ｊ．Ｓｔｅｙａｅｒｔによる論文に記載された従来技術の回路である。
【００５８】
高周波信号の周波数が低すぎる場合には、位相切換えのための制御信号Ｃ０の０から１の遷移の傾きは非常に大きい。信号Ｃ０の遷移の傾きＩ１が比較的急峻な場合には、信号Ｆ４ＩとＦ４Ｑの間の位相切換え動作ｐｒの時に出力信号Ｆ４に大きな電圧降下が生じる。したがって、電圧降下を最小限にするために、制御信号Ｃ０の遷移の傾きがあまり急峻にならないように回路を適合させることが必要である。したがって、制御信号Ｃ０が０から１の遷移の傾きＩ２を有する場合、電圧降下は、選択された分周因子に影響を及ぼさない程度に十分に小さい。
【００５９】
明らかに、位相遅れ切換え動作の時に出力信号Ｆ４の電圧降下を防止するために、高周波信号の周波数に応じてプレスケーラ回路を適合させることは困難である。したがって、高周波信号の周波数は、特定の閾値よりも低くすることはできない。
【００６０】
図５ｂは、第１の信号Ｆ２Ｉと第１の信号に対して９０°位相が進んだ第２の信号Ｆ２Ｑｂとを切換えるときの、本発明に従った位相選択器ユニットの出力信号Ｆ２の波形を示す。図５ａに比べて、第１の信号Ｆ２Ｉと第１の信号に対して９０°位相が進んだ第２の信号Ｆ２Ｑｂの間の位相切換え動作の時に電圧降下がない。制御信号Ｓ０の遷移の傾きが比較的より急峻であるか（Ｉ１）それともあまり急峻でないか（Ｉ２）は、位相選択器ユニットの出力信号Ｆ２に影響を及ぼさない。このように、本発明に従って進み位相で位相切換えを行うと、出力信号Ｆ２の不適当な電圧降下は防止される。したがって、本発明のプレスケーラ回路は、例えば０に近い値から回路の製造プロセスに依存する最大値までの周波数の信号を分周することができる。高周波信号の最大周波数限界は２ＧＨｚを超えるかもしれない。
【００６１】
当業者は、特許請求の範囲で定義されるような本発明の範囲から逸脱することなしに、前述の説明の基づいたプレスケーラ回路の多数の変形体を得ることができる。例えば、位相選択器ユニットは、２つのブランチの２個の増幅器と選択器ユニットの代わりに、４つの位相シフト信号を受け取る４入力のマルチプレクサを備えることができる。マルチプレクサは、４つの信号のうちの１つを選択し、かつそれをそのユニットの出力から供給することができなければならない。この場合、前記マルチプレクサが４つの位相シフト信号のうちの１つを選択することができるためには、制御ユニットからのちょうど２つの制御信号で十分である。
【図面の簡単な説明】
【００６２】
【図１】既に引用した、デュアル・モジュラス・プレスケーラ回路を有する従来の周波数合成装置を示す図である。
【図２】本発明のデュアル・モジュラス・プレスケーラ回路を示す図である。
【図３】複数のフリップ・フロップおよび論理ゲートを備えた、本発明のデュアル・モジュラス・プレスケーラ回路用の制御ユニットの一実施形態を示す図である。
【図４】制御信号遷移に応じた選択器ユニットの位相シフト信号間の位相切換えのグラフ、および位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示す図である。
【図５ａ】既に引用した、第１の信号と第１の信号に対して９０°位相が遅れた第２の信号の間の位相切換えのグラフ、および従来技術に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
【図５ｂ】第１の信号と第１の信号に対して９０°位相が進んだ第２の信号の間の位相切換えのグラフ、および本発明に従って位相シフト信号の位相を切り換えることで生じた選択器ユニットの出力信号を示すである。
Claims (9)
- 特に周波数合成装置用のデュアル・モジュラス・プレスケーラ回路であって、
直列に接続された複数の非同期２分周器（１０、１２）であって、前記分周器の１つ（１０）が、位相反対の２つの入力信号（Ｆｓ、Ｆｓｂ）を受け取り、かつ互いに９０°だけ位相がシフトした４つの信号（Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、Ｆ２Ｑｂ）を供給するマスタスレーブ型である複数の非同期２分周器（１０、１２）と、
前記マスタスレーブ型の第１の分周器から前記４つの位相シフト信号を受け取り、かつ前記４つの位相シフト信号のうちの選択された１つを第２の分周器に供給するために、２つの前記２分周器（１０、１２）の間に挿入された位相選択器ユニット（１１）であって、制御信号（Ｓ０、Ｓ１、Ｓ２）が選択器ユニットに供給され、その結果、選択された分周モードに応じて決定される分周周期で前記４つの位相シフト信号のうちの選択された１つ（Ｆ２）を出力から供給する選択器ユニット（１１）と、
前記制御信号を前記選択器ユニットに供給するための制御ユニット（１３）であって、前記制御ユニットの動作をクロック動作させるための前記２分周器の１つの出力信号（Ｆｄｉｖ）と前記モードを選択するための信号を受け取る制御ユニット（１３）とを備え、
２つのモードのうちの選択された１つにおいて、前記制御ユニット（１３）は、制御信号（Ｓ０、Ｓ１、Ｓ２）を前記選択器ユニットに供給するように構成され、その結果、前記選択器ユニットが、各分周周期で、各ブランチで選択された２つの位相シフト信号の間の位相切換えを行い、前記第２の位相シフト信号が前記第１の位相シフト信号に対して９０°位相が進んでいることを特徴とするデュアル・モジュラス・プレスケーラ回路。 - 前記選択器ユニットが、２つの第１の位相シフト信号（Ｆ２Ｉ、Ｆ２Ｉｂ）を受け取る第１の選択器ブランチ（２１）、２つの第２の位相シフト信号（Ｆ２Ｑ、Ｆ２Ｑｂ）を受け取る第２の選択器ブランチ（２２）、および各ブランチに接続された選択要素（２３）を備え、前記制御信号（Ｓ０、Ｓ１、Ｓ２）が前記第１および第２のブランチと前記選択要素に供給されることを特徴とする請求項１に記載のプレスケーラ回路。
- 各ブランチが、前記受け取られた位相シフト信号を増幅するための差動増幅器（２１、２２）を備え、各増幅器が、前記それぞれの制御信号（Ｓ１、Ｓ２）のうちの１つで制御されて、それの出力から前記２つの位相シフト信号のうちの１つを供給することを特徴とする請求項２に記載のプレスケーラ回路。
- 前記位相選択器ユニットが、前記第１と第２の２分周器の間にあり、前記マスタスレーブ型の第１の２分周器（１０）から前記４つの信号を受け取ることを特徴とする請求項１に記載のプレスケーラ回路。
- ６個の非同期２分周器（１０、１２）を備え、第１のモードで、６４に等しい因子の周波数分周を得、そのモードでは前記制御信号（Ｓ０、Ｓ１、Ｓ２）が各特定の分周周期で状態を変えず、前記４つの位相シフト信号のうちの１つだけが前記選択器ユニットで選択されるようになっており、かつ、第２のモードで、６３．５に等しい因子の周波数分周を得、そのモードでは、各特定の分周周期で第１の位相シフト信号と前記第１の位相シフト信号に対して９０°位相が進んだ第２の位相シフト信号の間の位相切換えを行うようにある特定の制御信号が状態を変え、その結果、前記選択器ユニットが各分周周期の終りにそれの出力から前記４つの位相シフト信号のうちの異なる１つを供給することを特徴とする、先行する請求項のいずれかに記載のプレスケーラ回路。
- 前記制御ユニットが、最後の２分周器の出力信号（Ｆｄｉｖ）によって同期的にクロック動作させられる２個のＤ型フリップ・フロップ（３１、３４）と、制御信号を前記選択器ユニットに供給する論理ゲート（３２、３３、３５）の配列とを備えることを特徴とする請求項１に記載のプレスケーラ回路。
- 第１のインバータ（３２）が第１のフリップ・フロップ（３１）の非反転出力と入力の間に配置され、前記第１のフリップ・フロップの出力信号が前記選択要素（２３）の制御信号（Ｓ０）を供給すること、ＸＯＲ論理ゲート（３３）がその入力で前記第１のフリップ・フロップの出力信号と第２のフリップ・フロップ（３４）の非反転出力信号を受け取って、前記第１のブランチ（２１）の制御信号（Ｓ１）に対応する前記第２のフリップ・フロップの入力信号を供給すること、および第２のインバータ（３５）が前記第２のフリップ・フロップの非反転出力に接続されて前記第２のブランチ（２２）の制御信号（Ｓ２）を供給することを特徴とする請求項６に記載のプレスケーラ回路。
- 前記制御ユニットが、各２進ワードが各特定の分周周期の前記制御信号の状態を表すものである複数の２進ワードを特定の記憶場所に格納するための不揮発性メモリ、例えば読取専用メモリと、最後の２分周器の出力信号によってクロック動作する計数器とを含んで、第２の選択されたモードで計数器遷移ごとに連続した記憶場所を送るか、または第１の選択されたモードで特定の記憶場所を保持することを特徴とする請求項１に記載のプレスケーラ回路。
- 前記第１のブランチが、位相反対の２つの位相シフト信号（Ｆ２Ｉ、Ｆ２Ｉｂ）を受け取り、前記第２のブランチが、位相反対の２つの他の位相シフト信号（Ｆ２Ｑ、Ｆ２Ｑｂ）を受け取り、さらに、前記制御信号が、前記選択器ユニットの前記選択要素における第１と第２の選択された位相シフト信号間の位相切換え時に、前記選択要素における位相切換えの前の周期で、前記それぞれのブランチの１つで前記第２の位相シフト信号の選択が行われることを特徴とする請求項２、３または５のいずれかに記載のプレスケーラ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01203761A EP1300950A1 (fr) | 2001-10-05 | 2001-10-05 | Circuit compteur diviseur double mode à phase commutée pour un synthétiseur de fréquence |
| PCT/EP2002/011178 WO2003032495A1 (fr) | 2001-10-05 | 2002-09-27 | Circuit compteur diviseur double mode a phase commutee pour un synthetiseur de frequence |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005505979A true JP2005505979A (ja) | 2005-02-24 |
| JP2005505979A5 JP2005505979A5 (ja) | 2006-01-05 |
| JP4199664B2 JP4199664B2 (ja) | 2008-12-17 |
Family
ID=8181016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003535335A Expired - Fee Related JP4199664B2 (ja) | 2001-10-05 | 2002-09-27 | デュアル・モジュラス・プレスケーラ回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7116747B2 (ja) |
| EP (2) | EP1300950A1 (ja) |
| JP (1) | JP4199664B2 (ja) |
| KR (1) | KR100912766B1 (ja) |
| CN (1) | CN1320761C (ja) |
| DE (1) | DE60217888T2 (ja) |
| HK (1) | HK1072665A1 (ja) |
| WO (1) | WO2003032495A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006522527A (ja) * | 2003-03-19 | 2006-09-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 直交クロック分周器 |
| JP2009239764A (ja) * | 2008-03-28 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 可変分周器 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723152B1 (ko) * | 2005-05-27 | 2007-05-30 | 삼성전기주식회사 | 주파수 분주기 및 이를 이용한 위상 동기 루프 장치 |
| EP1914893A1 (fr) | 2006-10-16 | 2008-04-23 | The Swatch Group Research and Development Ltd. | Synthétiseur de fréquence à large bande à suppression d'émissions parasites basses fréquences |
| TWI338456B (en) * | 2006-10-23 | 2011-03-01 | Realtek Semiconductor Corp | Hybrid phase-locked loop |
| TWI376876B (en) * | 2006-10-23 | 2012-11-11 | Realtek Semiconductor Corp | Fraction-n frequency divider and method thereof |
| CN101355360B (zh) * | 2007-07-25 | 2010-07-07 | 盛群半导体股份有限公司 | 计数器电路结构及其应用的电子装置 |
| CN100568735C (zh) * | 2007-09-24 | 2009-12-09 | 威盛电子股份有限公司 | 分频器 |
| EP2071729B1 (fr) * | 2007-12-11 | 2010-08-18 | The Swatch Group Research and Development Ltd. | Circuit compteur-diviseur double mode pour opérer à très haute fréquence |
| JP5169601B2 (ja) * | 2008-08-06 | 2013-03-27 | 富士通株式会社 | 分周装置 |
| US8319532B2 (en) * | 2010-11-18 | 2012-11-27 | Mediatek Inc. | Frequency divider with phase selection functionality |
| EP3033833A4 (en) * | 2014-03-12 | 2017-03-08 | MediaTek Singapore Pte Ltd. | Divisor control circuit, fractional frequency division device, frequency synthesizer and frequency synthesis method |
| CN106374914B (zh) * | 2015-07-23 | 2019-11-26 | 中国科学院电子学研究所 | 一种可编程分频器 |
| TWI618358B (zh) * | 2016-01-15 | 2018-03-11 | 絡達科技股份有限公司 | 除頻器及其控制方法 |
| CN106227027B (zh) * | 2016-08-02 | 2018-12-18 | 芯启源(上海)半导体科技有限公司 | 计时方法及计时电路 |
| CN107659307A (zh) * | 2017-11-07 | 2018-02-02 | 杭州城芯科技有限公司 | 一种用于频率综合器的电流源交替互换的电荷泵电路 |
| US10678296B2 (en) * | 2018-08-03 | 2020-06-09 | Futurewei Technologies, Inc. | Multi-phase signal generation |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US606739A (en) * | 1898-07-05 | Feed-water coupling for fire-engines | ||
| US5097230A (en) | 1990-05-24 | 1992-03-17 | Emhiser Research Limited | Phase locked loop that includes D. C. modulation |
| US6037339A (en) | 1993-02-08 | 2000-03-14 | Akzo Nobel N.V. | C-11 substituted steroids for treating menopausal complaints |
| KR100207656B1 (ko) | 1996-02-08 | 1999-07-15 | 윤종용 | 디지털 위상 보정 장치 |
| EP0903859B1 (de) * | 1997-09-18 | 2004-11-24 | Infineon Technologies AG | Frequenzteiler mit geringem Stromverbrauch |
| FI108380B (fi) * | 2000-03-10 | 2002-01-15 | Nokia Corp | Monimurtojakajainen esijakaja |
| JP2001285061A (ja) | 2000-04-03 | 2001-10-12 | Sharp Corp | Ｐｌｌ周波数シンセサイザ回路 |
| US6760398B2 (en) * | 2001-10-05 | 2004-07-06 | Asulab S.A. | Switched phase dual-modulus prescaler circuit having means for reducing power consumption |
| US6614274B1 (en) * | 2002-05-17 | 2003-09-02 | Winbond Electronics Corp. | 2/3 full-speed divider using phase-switching technique |
-
2001
- 2001-10-05 EP EP01203761A patent/EP1300950A1/fr not_active Withdrawn
-
2002
- 2002-09-27 WO PCT/EP2002/011178 patent/WO2003032495A1/fr active IP Right Grant
- 2002-09-27 EP EP02781218A patent/EP1436896B1/fr not_active Expired - Lifetime
- 2002-09-27 CN CNB028196457A patent/CN1320761C/zh not_active Expired - Fee Related
- 2002-09-27 JP JP2003535335A patent/JP4199664B2/ja not_active Expired - Fee Related
- 2002-09-27 US US10/491,365 patent/US7116747B2/en not_active Expired - Lifetime
- 2002-09-27 DE DE60217888T patent/DE60217888T2/de not_active Expired - Lifetime
- 2002-09-27 KR KR1020047004744A patent/KR100912766B1/ko active IP Right Grant
-
2005
- 2005-06-28 HK HK05105379A patent/HK1072665A1/xx not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006522527A (ja) * | 2003-03-19 | 2006-09-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 直交クロック分周器 |
| JP2009239764A (ja) * | 2008-03-28 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 可変分周器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1436896A1 (fr) | 2004-07-14 |
| CN1320761C (zh) | 2007-06-06 |
| WO2003032495A1 (fr) | 2003-04-17 |
| DE60217888T2 (de) | 2007-12-06 |
| JP4199664B2 (ja) | 2008-12-17 |
| EP1300950A1 (fr) | 2003-04-09 |
| KR100912766B1 (ko) | 2009-08-18 |
| CN1565081A (zh) | 2005-01-12 |
| DE60217888D1 (de) | 2007-03-15 |
| KR20050031060A (ko) | 2005-04-01 |
| US7116747B2 (en) | 2006-10-03 |
| US20040239434A1 (en) | 2004-12-02 |
| EP1436896B1 (fr) | 2007-01-24 |
| HK1072665A1 (en) | 2005-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4044819B2 (ja) | 消費電力を低減するための手段を備えた位相切り替えデュアル−モジュラス・プリスケーラ回路 | |
| JP4199664B2 (ja) | デュアル・モジュラス・プレスケーラ回路 | |
| KR100329590B1 (ko) | 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러 | |
| US7551009B2 (en) | High-speed divider with reduced power consumption | |
| US6671341B1 (en) | Glitch-free phase switching synthesizer | |
| US8299827B2 (en) | High-speed frequency divider and a phase locked loop that uses the high-speed frequency divider | |
| US7405601B2 (en) | High-speed divider with pulse-width control | |
| US8565368B1 (en) | Wide range multi-modulus divider in fractional-N frequency synthesizer | |
| US6784751B2 (en) | Method and apparatus providing resampling function in a modulus prescaler of a frequency source | |
| US7187216B2 (en) | Phase selectable divider circuit | |
| US8466720B2 (en) | Frequency division of an input clock signal | |
| US5892405A (en) | PLL synthesizer apparatus | |
| US5969548A (en) | Frequency divider with low power consumption | |
| US7558361B2 (en) | Phase-switching dual modulus prescaler | |
| CN210578497U (zh) | 任意整数分频器及锁相环系统 | |
| JP2000357966A (ja) | 周波数シンセサイザ | |
| US6094100A (en) | PLL synthesizer apparatus | |
| Tournier et al. | High-speed dual-modulus prescaler architecture for programmable digital frequency dividers | |
| JP2003324345A (ja) | 分周器、分周回路及びｐｌｌ回路 | |
| JP2004201169A (ja) | 可変分周回路及びｐｌｌ回路 | |
| KR101091488B1 (ko) | 프리스케일러 및 이를 구비한 위상고정루프 주파수 합성기 | |
| JPH11205126A (ja) | プリスケーラ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050922 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080924 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081003 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4199664 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |