KR100723152B1 - 주파수 분주기 및 이를 이용한 위상 동기 루프 장치 - Google Patents

주파수 분주기 및 이를 이용한 위상 동기 루프 장치 Download PDF

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Abstract

본 발명은 디지털방식으로 동작하여 지그비 표준을 만족시킬 수 있는 주파수 분주기 및 이를 이용한 위상 동기 루프 장치에 관한 것으로서, 본 발명에 의한 주파수 분주기는 상호 입력단과 출력단이 캐스케이드 연결되고, 최종단에 위치한 래치의 출력은 초단에 위치한 래치의 입력으로 연결하여 링 순환구조로 연결되는 복수의 래치; 상기 래치들의 클럭단에 동시에 연결되며, 상기 분주할 신호를 입력받는 입력단; 및 상기 복수 래치의 출력단에 각각 연결되어 서로 다른 위상의 분주 신호를 출력하는 복수의 출력단으로 구성되고, 본 발명의 위상 동기 루프 장치는 상기 주파수 분주기를 이용하여 출력주파수를 1/P, 1/P+0.5로 분주하는 분주 수단을 구비함으로써, 5MHz의 채널 간격을 갖는 지그비 채널 주파수들을 발생시킬 수 있는 것이다.
위상 동기 루프(PLL), 디지털 주파수 분주기, 링 오실레이터, 펄스 스왈로, 위상 선택기(phase selector)

Description

주파수 분주기 및 이를 이용한 위상 동기 루프 장치{Frequency divider and Phase Lock Loop using them}
도 1은 기존의 위상 동기 루프 장치를 나타낸 블럭도이다.
도 2는 기존의 위상 동기 루프 장치에 구비된 펄스 스왈로 분주기의 블럭구성도이다.
도 3은 기존의 위상 동기 루프 장치에 이용된 분주회로의 기본 회로도이다.
도 4는 본 발명에 의한 위상 동기 루프 장치를 나타낸 블럭구성도이다.
도 5는 본 발명에 의한 위상 동기 루프 장치에 있어서, 프리스케일러의 구성을 나타낸 블럭도이다.
도 6은 본 발명에 의한 주파수 분주기의 예로서, 4 분주회로를 나타낸 블럭도이다.
도 7은 본 발명에 의한 듀얼모드 분주부의 블럭구성도이다.
도 8은 도 6에 도시한 분주기에 있어서, 래치의 상세 회로도이다.
도 9는 본 발명에 의한 위상 동기 루프 장치에 있어서, 듀얼 모드 분주부의 동작을 설명하는 타이밍도이다.
도 10a ~ 도 10c는 본 발명에 따른 주파수 분주기의 특성 그래프이다.
도 11a ~ 도 11d는 본 발명에 의한 위상 동기 루프 장치에 있어서, 듀얼 모 드 분주부의 시뮬레이션 결과를 보인 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명 *
41: 기준신호 발진기 42: 위상/주파수 비교기
43: 챠지펌프 44: 루프필터
45: 전압제어발진기 46: 2 분주기
47: 펄스 스왈로 분주기 471: 프리스케일러
472: 프로그램 카운터 473: 스왈로 카운터
본 발명은 디지털방식으로 동작하여 저전력의 지그비 요건을 만족시키고, 더하여, 5MHz의 채널간격이 요구되는 지그비 표준을 만족시킬 수 있는 주파수 분주기 및 이를 이용한 위상 동기 루프 장치에 관한 것이다.
근거리 무선 통신 표준화 위원회인 IEEE 802.15.4에서 표준화된 지그비(Zigbee)는 최대 데이터 전송속도를 250 Kbit/sec로 낮게 설정하는 대신 최대 전송거리를 약 75m로 길게 하면서, 소비전력을 낮게 한 것으로서, 근거리 저속 전송이 필요한 홈네트워크, 보안, 물류 분야에서 응용될 수 있다.
더 구체적으로 지그비는 저전력, 저비용, 저속이 특징으로써, 듀얼 PHY 형태 로, 주파수 대역은 2.4GHz와 868/915MHz, 모뎀방식은 DSSS(Direct Secure Spread Spectrum)로서 반경 30m 내에서 20~250kbps의 속도로 데이터를 전송하며, 하나의 무선 네트워크에 최대 255대까지의 기기를 연결, 실내외에 대규모 무선센서 망을 구성할 수 있다.
이러한 지그비 표준에 있어서, 가장 중요한 스펙은 저전력으로서, 지그비의 저전력 스펙을 만족시킬 수 있도록 무선 송수신기의 부품들에 대한 개선이 이루어지고 있다.
무선 송수신기의 구성요소 중에서 가장 많은 전력을 소모하는 부품으로는 위상 동기 루프(Phase Locked Loop)를 들 수 있다. 위상 동기 루프(Phase Locked loop)는 송신단 및 수신단 양측에서 모두 사용되어, 송신 및 수신신호의 주파수 변환시 필요한 주파수를 생성하기 위한 소자이다. 따라서, 무선 송수신장치가 지그비 표준을 충족시키기 위해서는, 상기 위상 동기 루프에 대한 전력 소모량 감소가 필수적으로 요구된다.
도 1은 종래 지그비표준용으로 이용되는 위상 동기 루프의 기본 구성을 나타낸 블럭도이다.
도 1을 참조하면, 위상 동기 루프 장치는, 기준 주파수 신호를 발생하는 기준신호발진기(11)와, 상기 기준신호발진기(11)로부터 출력된 기준 신호와 위상동기루프장치의 출력신호와의 위상 및 주파수를 비교하여 위상차 및 주파수차를 검출하는 위상/주파수 비교기(Phase Frequency Detector, PFD)(12)와, 상기 위상/주파수 비교기(12)로부터 검출된 편차값을 전압신호로 변환하는 챠지펌프(13)와, 상기 차 지펌프(13)로부터 입력되는 위상차 전압에서 에러 신호를 걸러내며, 위상동기루프의 피드백 루프를 보상하여 상기 전압제어발진기(15)로 인가하는 루프필터(Loop Filter, LP)(14)와, 상기 루프 필터(14)를 통해 입력된 전압에 비례하는 주파수를 발진하는 전압제어발진기(Voltage Controlled Oscillator, VCO)(15)와, 상기 전압제어발진기(10)의 출력 주파수를 1/2로 분주하는 2분주기(16)와, 상기 2 분주기(16)의 출력신호를 펄스스왈로 방식에 의하여, 1/N, 1/N+1로 분주하여 상기 위상/주파수 비교기(12)에 제공하는 펄스 스왈로 분주기(17)로 이루어진다.
상기 위상 동기루프 장치의 출력신호는 상기 2 분주기(16)의 출력주파수가 된다. 즉, 전압제어발진기(15)에서 발진된 주파수를 1/2로 분주하여 무선 송수신기에 채널주파수로 제공한다.
상기 펄스 스왈로 분주기(17)는 도 2에 도시된 바와 같이, 상기 2분주기(16)의 출력 신호(fo)를 1/P 혹은 1/(P+1) 로 분주하는 프리스케일러(21)와, 1/M 분주비를 갖고 상기 프리스케일러(21)로부터 출력되는 펄스를 카운팅하는 프로그램카운터(22)와, 상기 프로그램카운터(22)의 카운팅값에 따라서 프리스케일러(21)의 분주비를 1/P 혹은 1/(P+1)로 선택 제어하는 스왈로 카운터(23)로 이루어진다.
상기 스왈로 카운터(23)는 프리스케일러(21)의 분주비 제어용으로 사용되는 것으로서, 스왈로 카운터(23)가 동작중인 경우 프리스케일러(21)의 분주비는 1/(P+1)로 세트된다. 그리고, 상기 스왈로 카운터(23)가 S개의 펄스를 카운터하면 프리스케일러(21)의 분주비는 1/P로 세트된다. 상기 구성에 의하여, 펄스 스왈로 분주기(17)는, S/M의 시간동안은
Figure 112005028233591-pat00001
의 분주로, (M-S)/M의 시간은
Figure 112005028233591-pat00002
의 분주로 되며, 총 분주비 N은
Figure 112005028233591-pat00003
가 된다. 상기에서, 프로그램카운터(22)의 설정값 M과 스왈로카운터(23)의 설정값 S는 S<M 의 관계를 갖는다.
그런데, 상술한 위상 동기 루프 장치는 동작주파수가 높고 스위칭 잡음이 적다는 장점이 있는 반면에, 고정 전력 소모량이 크기 때문에 지그비의 저전력 요건을 만족시키기 어렵다.
뿐만 아니라, 5MHz 채널간격을 갖는 지그비 채널을 송수신하는데, 2MHz IF를 이용하는 시스템인 경우, 상술한 기존의 위상 동기 루프 장치로는 이러한 지그비 표준 채널을 만족시키기 어렵다는 문제점이 있다.
특히, 기존의 PLL에 있어서, 도 3에 도시된 기본 회로를 다단으로 연결하여 주파수 분주기를 구현한다. 즉, 종래의 분주기는 도 3과 같은 기본회로가 다단으로 구성하면서, 분주할 주파수 신호를
Figure 112005028233591-pat00004
로 인가하고, 전단 회로의 출력
Figure 112005028233591-pat00005
을
Figure 112005028233591-pat00006
로 인가하고, 상기 출력
Figure 112005028233591-pat00007
는 후단 회로의
Figure 112005028233591-pat00008
로 연결하여 구성한다.
상기 도 3의 회로를 이용하여 상기 2 분주기(16)와, 펄스 스왈로 분주기(17)를 구현하는 경우, 어느 정도 수준의 바이어스 전류가 필요하기 때문에, 전력 소모량이 증가하며, 출력단에 별도의 버퍼회로를 구비하여야 하는 문제가 있다.
따라서, 기존의 위상 동기 루프 장치는 지그비의 저전력 특성 및 채널 주파수 특성을 충족시키기 어려웠다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 디지털방식으로 동작하여 저전력의 지그비 표준을 만족시킬 수 있는 주파수 분주기를 제공하는 것이다.
본 발명의 다른 목적은 디지털 방식으로 동작하여 저전력 구동이 가능한 주파수 분주기를 이용하여 5MHz의 채널간격이 요구되는 지그비 표준을 만족시킬 수 있는 위상 동기 루프 장치를 제공하는 것이다.
상술한 목적을 달성하기 위한 구성수단으로서, 본 발명은 기준 주파수 신호를 발생하는 기준신호발진기; 상기 기준신호발진기로부터 출력된 기준 신호와 위상 동기루프 장치의 최종 출력 신호간의 위상 및 주파수 차를 검출하는 위상/주파수 비교기; 상기 위상/주파수 비교기로부터 검출된 위상/주파수 편차를 소정의 전압값으로 변환하는 챠지펌프; 상기 챠지 펌프에서 출력된 전압신호에 따라서 주파수 가변동작하여 소정 주파수의 발진신호를 출력하는 전압제어발진기; 상기 전압제어발진기의 출력 주파수를 1/2로 분주하여 위상동기루프장치의 최종 출력 신호를 제공하는 2 분주기; 및 상기 2 분주기로부터 출력된 출력신호를 1/P 및 1/P+0.5(여기서 P는 1 이상의 자연수임)로 분주하여 상기 위상/주파수 비교기로 피드백하는 펄스 스왈로 분주기를 포함함을 특징으로 하는 위상 동기 루프 장치를 제공한다.
더하여, 본 발명은 상술한 목적을 달성하기 위한 다른 구성수단으로서, 전단 래치의 출력이 후단 래치의 입력에 연결하고, 최종 래치의 출력은 최초 래치의 입 력으로 연결하여, 링 순환구조를 갖는 복수의 래치; 상기 래치들의 클럭단에 동시에 연결되며, 상기 분주할 신호를 입력받는 입력단; 및 상기 복수 래치의 출력단에 각각 연결되어 서로 다른 위상의 분주신호를 출력하는 복수의 출력단으로 구현된 것을 특징으로 하는 주파수 분주기를 제공한다.
본 발명에 의한 주파수 분주기에 구비된 복수의 래치는, 이미터 결합의 차동 결합구조로 이루어진 제1 트랜지스터쌍; 이미터 결합의 차동 결합구조로 이루어지며 상기 제1 트랜지스터 쌍과 상호 콜렉터 결합된 제2 트랜지스터쌍; 이미터 결합되고, 베이스단과 콜렉터단이 상호 교차 연결된 제3 트랜지스터 쌍; 이미터 결합되고, 베이스단과 콜렉터단이 상호 교차 연결되어 이루어지며, 상기 제3 트랜지스터와 상호 콜렉터 결합되는 제4 트랜지스터 쌍; 상기 제1,2 트랜지스터 쌍의 베이스에 공통으로 연결되는 입력단; 상기 제1~제4 트랜지스터 쌍의 콜렉터에 공통으로 연결되는 출력단; 각각 상기 제1 트랜지스터 쌍의 이미터과 전원단, 제2트랜지스터 쌍의 이미터와 접지단 사이에 구비되어, 클럭신호에 따라서 온/오프 동작하여 상기 제1,2 트랜지스터 쌍으로 전원을 인가하는 제1,2 스위칭트랜지스터; 및 각각 상기 제3 트랜지스터 쌍의 이미터와 전원단, 제4 트랜지스터 쌍의 이미터와 접지단에 사이에 구비되어, 클럭신호에 따라서 온/오프동작하여 상기 제1,2 트랜지스터 쌍과는 반대 상태로 제3,제4 트랜지스터쌍에 전원을 인가하는 제3,4 스위칭트랜지스터로 이루어지는 것을 특징으로 한다.
더하여, 상기 본 발명에 의한 주파수 분주기에 있어서, 상기 래치는 상 입력단과 출력단을 피드백저항으로 연결하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 의한 주파수 분주기 및 이를 이용한 위상 동기 루프 장치에 대하여 설명한다.
도 4는 본 발명에 의한 위상 동기 루프 장치를 도시한 블럭구성도이다.
도 4를 참조하면, 본 발명에 의한 위상 동기 루프 장치는, 기준 주파수 신호를 발생하는 기준신호발진기(41)와, 상기 기준신호발진기(41)로부터 출력된 기준 신호와 위상 동기루프 장치의 출력 신호간의 위상 및 주파수 차를 검출하는 위상/주파수 비교기(Phase Frequency Detector, PFD)(42)와, 상기 위상/주파수 비교기(42)로부터 검출된 위상/주파수 편차를 소정의 전압값으로 변환하는 챠지펌프(43)와, 상기 차지펌프(43)로부터 출력되는 전압신호에서 에러 신호를 걸러내며, 위상동기루프의 피드백 루프를 보상하는 루프필터(Loop Filter, LP)(44)와, 상기 루프필터(44)를 통해 인가된 전압신호에 따라서 주파수 가변동작하여 소정 주파수의 발진신호를 출력하는 전압제어발진기(Voltage Controlled Oscillator, VCO)(45)와, 상기 전압제어발진기(45)의 출력 주파수를 1/2로 분주하여 최종적인 위상동기루프장치의 출력신호를 제공하는 2분주기(46)와, 상기 2 분주기(46)로부터 출력된 출력주파수를 선택 채널에 따라서 1/P 및 1/P+0.5(여기서 P는 1 이상의 자연수임)로 분주하여 상기 위상/주파수 비교기(42)로 제공하는 펄스 스왈로 분주기(17)로 이루어진다.
상기 펄스 스왈로 분주기(47)는, 상기 2분주기(46)로부터 출력되는 출력 주파수(fo)를 1/P 및 1/(P+0.5)로 분주하는 프리스케일러(471)와, 상기 프리스케일러(471)로부터 출력되는 신호를 1/M로 분주하는 프로그램카운터(472)와, 상기 프로그 램카운터(472)의 카운팅값 S 및 선택 채널에 따라서 프리스케일러(471)의 분주비를 1/P 혹은 1/(P+0.5)로 선택 제어하는 스왈로 카운터(473)로 이루어진다.
상술한 구성의 위상 동기 루프 장치는, 출력주파수를 1/P, 1/(P+0.5)로 분주함으로서, 5MHz의 채널 간격과, 2MHz의 IF를 갖는 지그비 표준에 따른 다수의 채널주파수를 발생시킬 수 있다.
더 구체적으로 설명하면, 지그비 표준의 채널 주파수는 송신채널 2405MHz, 2410MHz, 2415MHz, 2420MHz,..., 수신채널 2403MHz, 2408MHz, 2413MHz, 2423MHz,...로 설정된다. 이러한 지그비 채널을 수신하는 로우 IF(Low IF) 방식의 수신기에 구비되는 위상 동기 루프 장치는, 상술한 송신 채널 주파수 또는 수신 채널 주파수를 발생시켜야 한다. 즉, 5MHz 간격으로 주파수를 발생시킬 수 있어야 한다.
이에 대하여, 상술한 본 발명의 위상 동기 루프 장치는, 다음의 표 1과 같이 펄스 스왈로 분주기(47)의 분주비 설정값 P, M, S를 설정함으로서 상술한 지그비 채널 주파수를 생성할 수 있다.
채널(TX) Fref(MHz) P P+0.5 M S 분주비율 Fo(MHz) Fvco(MHz)
11 2 8 8.5 150 5 1202.5 2405 4810
12 2 8 8.5 150 10 1205.0 2410 4820
13 2 8 8.5 150 15 1207.5 2415 4830
: : : : : : : : :
채널(RX) Fref(<Hz) P P+0.5 M S 분주비율 Fdiv(MHz) Fvoc(MHz)
11 2 8 8.5 150 3 1201.5 2403 4806
12 2 8 8.5 150 8 1204.0 2408 4816
13 2 8 8.5 150 13 1206.5 2413 4826
: : : : : : : : :
상기 표 1에서, Fref는 기준신호발생기(41)로부터 출력되는 기준신호로서, 보통 2MHz를 사용한다. 그리고, Fvco는 상기 전압제어발진기(45)로부터 출력되는 주파수값이고, Fo는 상기 2 분주기(46)로부터 출력되는 위상동기 루프 장치의 최종 출력 주파수이다.
즉, 상기 펄스스왈로 분주기(47)의 프리스케일러(471)에서, 1/8,1/8.5 로 입력신호를 분주하도록 설정하고, 프로그램 카운터(472)가 상기 프리스케일러(471)의 분주된 신호를 1/150 로 분주하도록 하는데, S/150의 시간동안은 상기 펄스스왈로 분주기(47)가 1/8.5 로 분주하고, 150-S/150 시간동안은 1/8로 분주하여, 최종 분주비를 선택된 채널에 따라서 조절한다. 예를 들어, 채널 11의 경우, 상기 위상 동기 루프 장치에 있어서, 펄스 스왈로 분주기(47)의 총 분주비는
Figure 112005028233591-pat00009
가 된다.
상기를 참조하면, 본 발명의 위상 동기 루프 장치는 5MHz 간격으로 설정된 지그비 송/수신 채널 별로 적정 분주비율로 출력주파수 fo를 분주함으로서, 모든 채널 주파수신호를 2MHz의 기준신호 동일 주파수신호로 분주할 수 있으며, 그 결과, 기준신호와의 위상 비교 및 주파수 비교를 통하여 전압 제어 발진기(45)의 발진 주파수를 조정할 수 있으며, 그 결과, 지그비 표준에서 요구되는 5MHz 간격의 송신 및 수신 채널 주파수를 정확하게 발생시킬 수 있게 된다.
도 5는 본 발명에 의한 위상 동기 루프 장치에 있어서, 1/8, 1/8.5 의 분주를 수행하는 프리스케일러(471)의 상세 구성을 나타낸 블럭도이다.
도 5를 참조하면, 상기 프리스케일러(471)는 상기 2 분주기(46)의 출력주파수를 1/4로 분주하는 1/4 분주부(51)와, 상기 스왈로 카운터(473)로부터 인가되는 분주비 선택신호(mode)에 따라서 상기 1/4 분주부(51)의 출력신호를 1/2 및 1/2.5로 분주하는 듀얼모드 분주부(52)로 이루어진다.
상기 1/4 분주부(51)는 다음에 설명하는 본 발명에 따른 링오실레이터 타입으로 래치를 다단으로 연결하고, 상기 2 분주기(46)의 출력 주파수를 상기 딜레이셀의 클럭신호로서 인가하여 구현한 것으로서, 8상의 1/4 분주신호가 발생된다.
도 6은 상기 1/4 분주부(51)의 일예를 나타낸 기능 블록도로서, 이를 참조하면, 본 발명에 의한 1/4 분주부(51)는 링오실레이터 구조로 이루어지며 전단 래치의 출력단에 그 입력단이 연결되고 자신의 출력단이 후단의 입력단에 연결되며, 분주할 신호를 클럭신호로 입력받아 동작하는 다수의 래치(511~514)로 이루어진다.
상기 다수의 래치(511~514)의 출력단(outp,outn)으로부터 상호 45도 간격의 위상차를 갖는 8개 상의 1/4 분주된 신호 Q(0)~Q(7)가 발생된다.
상기 다수의 래치(511~514)는 도 8에 도시된 바와 같이 구성된다.
도 8을 참조하면, 본 발명에 의한 주파수 분주기의 각 래치(511~514)는, 입력단(inp,inn)에 베이스가 연결되고 출력단(outp,outn)에 콜렉터가 연결되며 각각 차동 결합구조로 이루어지는 제1,2 트랜지스터쌍(Q1,Q2),(Q3,Q4)과, 상기 출력단(outp,outn)에 콜렉터가 각각 연결되고, 베이스단과 콜렉터단이 상호 교차 연결되며 이미터 결합된 제3,4 트랜지스터 쌍(Q5,Q6),(Q7,Q8)과, 상기 입력단(inp,inn)과, 출력단(outp,outn)을 연결하는 피드백저항(R)과, 각각 상기 제1,2 트랜지스터 쌍(Q1,Q2)의 이미터와 전원단 혹은 접지단 사이에 구비되어 클럭신호(clkp,clkn)에 따라서 온/오프 동작하여 상기 제1,2 트랜지스터 쌍(Q1,Q2)로 전원을 인가하는 제1,2 스위칭트랜지스터(Q9,Q10)와, 각각 상기 제3,4 트랜지스터 쌍(Q5,Q6),(Q7,Q8)의 이미터와 전원단 혹은 접지단에 사이에 구비되어 클럭신호(clkp,clkn)에 따라서 상기 제1,2 트랜지스터 쌍(Q1,Q2)과는 반대로 제3,제4 트랜지스터쌍(Q5,Q6),(Q7,Q8)에 전원을 인가하는 제3,4 스위칭트랜지스터(Q11,Q12)로 이루어진다.
상기 도 8에 도시된 래치는, 클럭 신호(clkp,clkn)의 상승시점에서, 제1,2 트랜지스터 쌍(Q1,Q2),(Q3,Q4) 및 제3,4 트랜지스터 쌍(Q5,Q6),(Q7,Q8)이 교대로 동작하여, 해당 시점에 입력단(inp,inn)으로 인가된 정보를 다음 클럭신호(clkp,clkn)가 인가될때까지 출력단(outp,outn)으로 출력시키는 것으로서, 이때, 클럭신호(clkp,clkn)는 분주할 신호, 즉, 상기 2 분주기(46)의 출력신호가 된다.
이와 같이 구성된 다수의 래치(511~514)를 링형태로 순환회로로 결합함으로서, 상기 래치(511~514)의 출력단(outp,outn)으로 클럭신호(clkp,clkn)에 대한 주파수 분주가 이루어진다.
상술한 구조의 래치를 이용하여 주파수 분주 회로를 구현하는 경우, 디지털 방식으로 동작하기 때문에, 전력 소모가 도 3의 회로를 이용하는 것보다 훨씬 감소된다. 더하여, 상기 입력단(inp,inn)과 출력단(outp,outn) 사이를 피드백 저항(R)으로 연결함으로서, 클럭 신호(clkp,clkn)의 레벨을 1.0 Vpp 까지 감소시켰다. 따라서, 1.0Vpp 이하의 낮은 주파수 신호가 클럭신호(clkp,clkn)으로 인가되더라도, 상기 래치는 정상적으로 동작하여, 주파수 분주 작용을 수행할 수 있다.
도 10의 (a)는 본 발명에 따라서 상술한 래치를 이용하여 2 분주기를 구현한 후, 상기 2 분주회로의 입력주파수 대비 출력 주파수를 측정하여 보인 것으로서, 3GHz ~ 6GHz 범위에서 정확하게 1/2로 분주되는 것을 알 수 있다. 또한, 입력주파수의 크기를 1.2V, 1V, 0.8V로 각각 달리 하였을때의 주파수 분주 결과를 측정하였으며, 도 10의 (a)에서 도시된 바와 같이, 대략 1.0Vpp 이상의 신호에 대해서 정상 동작하는 것을 알 수 있다.
더하여, 도 10의 (b)는 상기 2 분주기에 있어서, 입력주파수별 출력신호의 크기 변화를 측정한 것으로서, 대략 3GHz ~ 6GHz 의 범위에서 안정된 크기의 출력신호를 얻을 수 있음을 알 수 있다.
도 10의 (c)는 본 발명에 의하여 구현된 2 분주회로에 있어서, 0 DC 바이어스 상태에서의 자가 발진 주파수를 측정한 것이다. 일반적으로, 자가 발진 주파수는 출력 주파수의 1.2~1.5배가 이상적인데, 상기 도 10의 (c)에 보인 결과를 보면, 상기의 이상적인 조건에 근접한 것을 알 수 있다.
상기 도 8의 래치를 이용하여 구현된 주파수 분주회로에 있어서, 분주비는 링 형태로 결합된 래치의 수에 비례한다. 즉, 2 분주회로는 두 개의 래치가 필요하고, 1/4 분주회로의 경우, 도 6에 보인 바와 같이 4개의 래치(511~514)를 사용한다.
본 발명에 의한 위상 동기 루프 장치에 있어서, 상술한 바와 같이, 도 8의 래치를 이용하여, 2 분주기(46)와, 프리스케일러(471) 내의 1/4 분주부(51)를 구성한다.
그리고, 상기 프리스케일러(471)의 듀얼 모드 분주부(52)는 도 7과 같이 구성한다.
도 7을 참조하면, 듀얼모드 분주부(52)는 상기 스왈로 카운터(473)의 선택신호(mode)에 따라서 상기 1/4 분주부(51)로부터 출력된 상호 45도의 위상차를 갖는 8개의 출력신호 Q(0)~Q(7) 를 차례대로 선택하여 출력하는 위상 선택기(521)와, 클럭신호에 동기하여 상기 위상 선택기(521)로부터 출력된 신호를 출력단(fout)으로 출력시키는 D플립플롭 (522)으로 구성되며, 상기 D 플립플롭(522)의 출력신호는 상기 위상 선택기(521)의 클럭신호로 인가되어, 상기 위상 선택기(521)는 상기 출력신호에 동기하여 선택동작한다.
도 9는 상기 도 7에 도시된 바와 같이 구현된 듀얼모드 분주부(52)의 동작 타이밍도이다.
도 9를 참조하면, 상기 듀얼모드 분주부(52)의 위상선택기(521)로 상기 2 분주기(46)의 출력 신호(fo)에 대한 1/4 분주신호(fo/4)가 0도, 45도, 90도, 135도, 180도, 225도, 270도, 315도로 위상지연된 8개의 신호가 입력된다.
또한, 상기 위상 선택기(521)로 상기 스왈로 카운터(473)로부터 출력된 선택신호(mode)가 입력된다.
따라서, 상기 위상 선택기(521)는 선택신호(mode)가 논리 0인 경우, 현재 선택되어 있는 위상(예를 들어, 0)의 1/4 분주신호(fo/4)를 출력하다가, 선택신호(mode)의 모드가 논리 1로 변하면 매 주기마다 현재 선택신호에서 45도 위상 지연된 신호(예를 들어, 45)를 차례로 선택하여 출력한다. 그리고, 다시 선택신호(mode)가 논리 0로 변하게 되면, 기존에 선택되었던 신호(즉, 45도 위상지연된 신호)를 계속 출력한다. 즉, 상기 위상 선택기(521)로부터 출력되는 신호에는 선택신호(mode)가 변경될때마다 1/8 위상차이가 발생하고, 이는 프리스케일러(47)에서 입력신호의 입장에서 볼 때, 1/8 * 4 가 되어, 1/2 위상 차이가 생긴다. 따라서, 선택신호(mode)가 논리 1인 동안 1/8.5 분주신호를 생성하게 된다.
도 11의 (a)는 상술한 바와 같이 구성된 프리스케일러(47)에 있어서, 위상 선택기(521)로 입력되는 8 상의 신호를 나타내었으며, 도 11의 (b)는 스왈로카운터(473)로부터 출력된 선택신호(mode)로서, 논리 0인 경우 1/8 분주, 논리 1인 경우 1/8.5 분주를 지시한다. 도 11의 (c)는 상기 도 11의 (b)에 보인 선택신호(mode)가 입력된 듀얼모드 분주부(52)의 출력신호(fout)이고, 도 11의 (d)는 이때 상기 프리스케일러(47)로 입력된 입력신호를 나타낸다.
상술한 바와 같이, 본 발명에 의하면, 디지탈 방식의 주파수 분주회로를 구현하고, 이러한 분주회로를 이용하여 위상 동기 루프를 구현함으로서, 주파수 분주기 및 위상 동기 루프 장치에서의 전력 소모량을 기존과 대비하여 크게 절감시킬 수 있으며, 더하여 위상 동기 루프에 있어서, N, N+0.5의 듀얼 모드로 분주동작하는 펄스 스왈로 분주기를 구비시킴으로서, 5MHz의 채널 간격을 갖으며, 송신채널과 수신채널간에 2MHz의 간격을 갖는 지그비의 모든 채널 주파수를 생성할 수 있는 우수한 효과가 있다.

Claims (12)

  1. 기준 주파수 신호를 발생하는 기준신호발진기;
    상기 기준신호발진기로부터 출력된 기준 신호와 위상 동기루프 장치의 최종 출력 신호간의 위상 및 주파수 차를 검출하는 위상/주파수 비교기;
    상기 위상/주파수 비교기로부터 검출된 위상/주파수 편차를 소정의 전압값으로 변환하는 챠지펌프;
    상기 챠지 펌프에서 출력된 전압신호에 따라서 주파수 가변동작하여 소정 주파수의 발진신호를 출력하는 전압제어발진기;
    상기 전압제어발진기의 출력 주파수를 1/2로 분주하여 위상동기루프장치의 최종 출력 신호를 제공하는 2 주파수 분주기; 및
    상기 2 주파수 분주기로부터 출력된 출력신호를 1/P 및 1/P+0.5(여기서 P는 1 이상의 자연수임)로 분주하여 상기 위상/주파수 비교기로 피드백하는 펄스 스왈로 분주기를 포함하며,
    상기 2 주파수 분주기는
    전단의 출력이 후단의 입력에 연결하고, 최종단의 출력은 초단의 입력으로 연결하여, 링 형태로 결합된 2개의 래치;
    상기 2개 래치의 클럭단에 동시에 연결되어, 상기 분주할 전압제어발진기의 출력신호를 상기 래치들의 클럭신호로 인가하는 입력단; 및
    상기 2 래치중 후단의 래치의 출력신호를 1/2 분주신호로 상기 펄스스왈로 분주기에 인가하는 출력단으로 구현된 것을 특징으로 하는 위상 동기 루프 장치.
  2. 제1항에 있어서,
    상기 차지펌프로부터 출력되는 전압신호에서 에러 신호를 걸러내며, 위상동기루프의 피드백 루프를 보상하는 루프 필터를 더 포함함을 특징으로 하는 위상 동기 루프 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 펄스 스왈로 분주기는
    상기 2 주파수 분주기로부터 출력되는 출력 주파수를 1/P 및 1/(P+0.5)로 분주하는 프리스케일러;
    상기 프리스케일러로부터 출력되는 신호를 1/M로 분주하여 상기 위상/주파수 비교기로 출력하는 프로그램카운터;
    상기 위상 동기 루프 장치에서 생성할 주파수값에 따라서 S/M 시간동안 상기 프리스케일러를 1/(P+0.5)로 분주동작시키고, (M-S)/M 시간동안은 1/P 로 분주동작시키는 스왈로 카운터로 이루어지는 것을 특징으로 하는 위상 동기 루프 장치.
  5. 제4항에 있어서, 상기 프리스케일러는
    상기 2 주파수 분주기로부터 출력된 신호를 1/4로 주파수 분주하는 4 주파수 분주기; 및
    상기 스왈로 카운터의 분주비제어에 따라서 상기 4 주파수 분주기의 출력신호의 주파수를 1/2 혹은 1/2.5로 분주하는 듀얼모드 분주기로 이루어지는 것을 특징으로 하는 위상 동기 루프 장치.
  6. 제5항에 있어서, 상기 4 주파수 분주기는
    전단의 출력이 후단의 입력에 연결하고, 최종단의 출력은 초단의 입력으로 연결하여, 링 형태로 결합된 4개의 래치;
    상기 4개 래치의 클럭단에 동시에 연결되어, 상기 분주할 2 주파수 분주기의 출력신호를 4개 래치의 클럭신호로 인가하는 입력단; 및
    상기 4개 래치 각각의 출력신호를 45도씩의 위상차를 갖는 8 위상의 1/4 분주 신호를 출력하는 다수의 출력단으로 구현된 것을 특징으로 하는 위상 동기 루프 장치.
  7. 제6항에 있어서, 상기 듀얼모드 분주기는
    상기 스왈로 카운터의 제어에 따라서, 상기 4 주파수 분주기의 다수 출력단으로 출력되는 다수의 신호 중에서, 현재 선택신호의 위상과 45도의 위상차를 갖는 신호를 선택하는 위상 선택기; 및
    상기 위상 선택기의 출력신호를 D단자로 입력받고, 출력단Q을 상기 위상선택기의 클럭단에 연결하여, 상기 위상 선택기의 출력신호를 클럭신호에 따라서 출력하는 D 플립플롭으로 이루어져,
    상기 4 주파수 분주기로부터 출력된 신호를 1/2 및 1/2.5로 분주하는 것을 특징으로 하는 위상 동기 루프 장치.
  8. 제6항에 있어서, 상기 래치는
    이미터 결합의 차동 결합구조로 이루어진 제1 트랜지스터쌍;
    이미터 결합의 차동 결합구조로 이루어지며 상기 제1 트랜지스터 쌍과 상호 콜렉터 결합된 제2 트랜지스터쌍;
    이미터 결합되고, 베이스단과 콜렉터단이 상호 교차 연결된 제3 트랜지스터 쌍;
    이미터 결합되고, 베이스단과 콜렉터단이 상호 교차 연결되어 이루어지며, 상기 제3 트랜지스터와 상호 콜렉터 결합되는 제4 트랜지스터 쌍;
    상기 제1,2 트랜지스터 쌍의 베이스에 공통으로 연결되는 입력단;
    상기 제1~제4 트랜지스터 쌍의 콜렉터에 공통으로 연결되는 출력단;
    상기 입력단과 출력단을 연결하는 피드백저항;
    각각 상기 제1 트랜지스터 쌍의 이미터과 전원단, 제2트랜지스터 쌍의 이미터와 접지단 사이에 구비되어, 클럭신호에 따라서 온/오프 동작하여 상기 제1,2 트랜지스터 쌍으로 전원을 인가하는 제1,2 스위칭트랜지스터; 및
    각각 상기 제3 트랜지스터 쌍의 이미터와 전원단, 제4 트랜지스터 쌍의 이미터와 접지단에 사이에 구비되어, 클럭신호에 따라서 온/오프동작하여 상기 제1,2 트랜지스터 쌍과는 반대 상태로 제3,제4 트랜지스터쌍에 전원을 인가하는 제3,4 스위칭트랜지스터로 이루어지는 것을 특징으로 하는 위상 동기 루프 장치.
  9. 상호 입력단과 출력단이 캐스캐이드 연결되고, 최종단에 위치한 래치의 출력은 초단에 위치한 래치의 입력으로 연결하여, 링 순환구조로 연결되는 복수의 래치;
    상기 래치들의 클럭단에 동시에 연결되며, 상기 분주할 신호를 입력받는 입력단; 및
    상기 복수 래치의 출력단에 각각 연결되어 서로 다른 위상의 분주신호를 출력하는 복수의 출력단으로 구현된 것을 특징으로 하는 주파수 분주기.
  10. 제9항에 있어서, 상기 래치는
    이미터 결합의 차동 결합구조로 이루어진 제1 트랜지스터쌍;
    이미터 결합의 차동 결합구조로 이루어지며 상기 제1 트랜지스터 쌍과 상호 콜렉터 결합된 제2 트랜지스터쌍;
    이미터 결합되고, 베이스단과 콜렉터단이 상호 교차 연결된 제3 트랜지스터 쌍;
    이미터 결합되고, 베이스단과 콜렉터단이 상호 교차 연결되어 이루어지며, 상기 제3 트랜지스터와 상호 콜렉터 결합되는 제4 트랜지스터 쌍;
    상기 제1,2 트랜지스터 쌍의 베이스에 공통으로 연결되는 입력단;
    상기 제1~제4 트랜지스터 쌍의 콜렉터에 공통으로 연결되는 출력단;
    각각 상기 제1 트랜지스터 쌍의 이미터과 전원단, 제2트랜지스터 쌍의 이미터와 접지단 사이에 구비되어, 클럭신호에 따라서 온/오프 동작하여 상기 제1,2 트랜지스터 쌍으로 전원을 인가하는 제1,2 스위칭트랜지스터; 및
    각각 상기 제3 트랜지스터 쌍의 이미터와 전원단, 제4 트랜지스터 쌍의 이미터와 접지단에 사이에 구비되어, 클럭신호에 따라서 온/오프동작하여 상기 제1,2 트랜지스터 쌍과는 반대 상태로 제3,제4 트랜지스터쌍에 전원을 인가하는 제3,4 스위칭트랜지스터로 이루어지는 것을 특징으로 하는 주파수 분주기.
  11. 제10항에 있어서, 상기 래치는
    상기 입력단과 출력단을 연결하는 피드백저항을 더 포함함을 특징으로 하는 주파수 분주기.
  12. 제9항에 있어서,
    상기 링 순환 구조로 결합된 래치의 수는 상기 주파수 분주기의 분주비에 비례한 것을 특징으로 하는 주파수 분주기.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8132041B2 (en) * 2007-12-20 2012-03-06 Qualcomm Incorporated Method and apparatus for generating or utilizing one or more cycle-swallowed clock signals
TWI373917B (en) 2008-05-09 2012-10-01 Mediatek Inc Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
WO2011028157A1 (en) 2009-09-02 2011-03-10 Telefonaktiebolaget L M Ericsson (Publ) A high-speed non-integer frequency divider circuit
CN101800541A (zh) * 2010-03-10 2010-08-11 浙江大学 一种基于注入锁定的相位切换预分频器
US8319532B2 (en) * 2010-11-18 2012-11-27 Mediatek Inc. Frequency divider with phase selection functionality
CN102739239B (zh) * 2012-06-15 2014-11-05 江苏物联网研究发展中心 高速低功耗真单相时钟2d型2/3双模分频器
KR20150076959A (ko) 2013-12-27 2015-07-07 삼성전기주식회사 디지털 분주기 및 그를 이용한 주파수 합성 장치
US10250375B2 (en) 2016-09-22 2019-04-02 Qualcomm Incorporated Clock synchronization
CN111934679A (zh) * 2020-07-28 2020-11-13 深圳职业技术学院 一种锁相环高速分频电路
CN112953518B (zh) * 2021-03-30 2024-05-14 南京中科微电子有限公司 一种用于超外差两级下变频接收机中的锁相环结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040962A (ja) 1998-07-22 2000-02-08 Matsushita Electric Ind Co Ltd 周波数シンセサイザ装置とそれを用いた移動無線機
KR20020009228A (ko) * 2000-07-25 2002-02-01 박종섭 듀얼-모듈러스 프로그램가능한 주파수 카운터
KR20040009795A (ko) * 2002-07-25 2004-01-31 주식회사 하이닉스반도체 프리스케일러를 포함하는 위상 제어 루프 회로
US20040085103A1 (en) 2002-10-25 2004-05-06 Gct Semiconductor, Inc. System and method for suppressing noise in a phase-locked loop circuit
KR20040042342A (ko) * 2002-11-14 2004-05-20 주식회사 하이닉스반도체 펄스 스왈로 방식의 위상 제어 루프 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1300950A1 (fr) * 2001-10-05 2003-04-09 Asulab S.A. Circuit compteur diviseur double mode à phase commutée pour un synthétiseur de fréquence
US6614274B1 (en) * 2002-05-17 2003-09-02 Winbond Electronics Corp. 2/3 full-speed divider using phase-switching technique
US7336114B2 (en) * 2006-04-05 2008-02-26 Wionics Research High-speed latching technique and application to frequency dividers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040962A (ja) 1998-07-22 2000-02-08 Matsushita Electric Ind Co Ltd 周波数シンセサイザ装置とそれを用いた移動無線機
KR20020009228A (ko) * 2000-07-25 2002-02-01 박종섭 듀얼-모듈러스 프로그램가능한 주파수 카운터
KR20040009795A (ko) * 2002-07-25 2004-01-31 주식회사 하이닉스반도체 프리스케일러를 포함하는 위상 제어 루프 회로
US20040085103A1 (en) 2002-10-25 2004-05-06 Gct Semiconductor, Inc. System and method for suppressing noise in a phase-locked loop circuit
KR20040042342A (ko) * 2002-11-14 2004-05-20 주식회사 하이닉스반도체 펄스 스왈로 방식의 위상 제어 루프 회로

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