CN102265503A - 鉴频鉴相器 - Google Patents

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Abstract

本发明涉及一种用作锁相环中的部件之一的鉴频鉴相器(PFD)(100)。本发明的PFD具有零死区，具有带有最少数量的晶体管的简单结构，并且需要较小的面积。本发明的PFD不使用传统PFD中的任何变换器或延迟门。相反，本发明的PFD使用节省功耗的反馈晶体管，并且由此，本发明的PFD适用于低功率应用。

Description

鉴频鉴相器
技术领域
本发明涉及一种用于锁相环的鉴频鉴相器，特别地，本发明涉及一种带有零死区的鉴频鉴相器，其使用最少数量的晶体管并由此适于低功率应用。
背景技术
锁相环(PLL)广泛用于电子和计算机领域，目的是保持输入信号和参考信号之间的固定相位关系。一般而言，锁相环被配置为接收输入的数据信号，并且分析该数据信号以产生输出时钟信号，所述输出时钟信号与输入的数据信号同步。
锁相环通常包括4个主要部件：鉴频鉴相器、电荷泵、环路滤波器、振荡器(VCO)和分频器。
如图1所示，鉴频鉴相器12接收参考时钟信号CKref和反馈时钟信号CKfbk，并且检测二者之间的相位差和频率差，以便根据反馈信号在频率或相位上是落后还是领先于参考信号而输出UP和DN信号。
电荷泵14接收相位差信号UP和DN，并且将相位差信号UP和DN转换为控制振荡频率的电流Icp。该电流由鉴频鉴相器12输出的信号决定。如果电荷泵14收到来自鉴频鉴相器12的UP信号，表明参考时钟信号CKref领先于反馈时钟信号CKfbk并且电流Icp增大。如果电荷泵14收到来自鉴频鉴相器12的DOWN信号，表明参考信号CKref落后于反馈信号CKfbk并且电流Icp减小。如果未收到UP或DOWN信号，表明时钟信号是校准的，电荷泵14不调节电流Icp。
电流接着流向环路滤波器16并且输出电压。所述滤波器还滤除带外的干扰信号。所述电压接着转到振荡器(VCO)18，以控制输出时钟信号的频率。VCO输出信号可以经由反馈环路20发送回鉴频鉴相器12。
当参考时钟信号CKref领先于反馈时钟信号CKfbk时，电荷泵14将电流Icp增大以在环路滤波器16的输出端产生较大的电压VIf，该电压进而使得VCO 18增大输出频率Fout。相反，当参考时钟信号CKref落后于反馈时钟信号CKfbk时，电荷泵14将电流Icp减小以在环路滤波器16的输出端产生较小的电压VIf，该电压进而使得VCO 18减小输出频率Fout。当参考时钟信号CKref与反馈时钟信号CKfbk校准时，不对电压VIf进行调节并且输出频率Fout保持恒定。此时，PLL处于“锁定”状态。
然而，锁相环可以在小相位差上承受过度的相位抖动。抖动由低增益区(称为“死区”)引起。死区是接近零相位误差的区域，其中输入信号和参考信号的边沿非常接近，以致UP和DOWN输入没有充分的机会进行彻底切换并由此驱动电荷泵。因此，对于小相位误差的响应小于其应有的值，即响应“被削弱”。
过去，通过将延迟装置插入复位路径而解决该问题。然而，延迟装置的缺点是在合成器环路中增大的噪声。
图2示出了鉴频鉴相器(PFD)的基本电路结构。该传统的PFD具有高功耗，并且需要用于大量晶体管的大面积。在很多应用中，将PLL的所有元器件集成在半导体芯片上是理想的和有利的。因此，需要一种具有小面积的PFD。
为了降低功耗，已经将TSPC D-FF用于设计PFD。TSPC PFD拓扑结构中的一种是ncPFD，如图3所示。然而，图3的ncPFD的操作可能具有死区。尽管将延迟器(2个变换器)在Fref和Fvco处插入，以尝试消除死区，然而延迟器或变换器的插入增加了整体功耗和面积。
在IEEE symposium on VLSI Circuit Digest of Technical Paper 1994，pp.129-130(IEEE关于VLSI电路的会议的技术文章文摘，1994年，第129-130页)中，H.Notani等人公开了一种使用预先充电的CMOS逻辑以用于高频工作的PFD。作者宣称该PFD具有最小40皮秒的可检测相位差，并且省去了传统电路三分之一的晶体管。从文章附图可知，该电路需要至少14个晶体管。另外，该电路使用了增加功耗的变换器以减少死区。
发明内容
因此，需要一种解决上述问题(包括死区和功耗的问题)的鉴频鉴相器(PFD)。
本发明的目的是提供一种PFD，其具有零死区，从而能够检测到输入频率中的任意相位差。
本发明的另一目的是提供一种PFD，其最少仅需要12个晶体管并由此节省功耗。
本发明进一步的目的是提供一种PFD，其具有简单的拓扑结构并且需要较小的面积。
本发明另外的目的是提供一种PFD，其使用反馈晶体管而不是传统技术中常见的变换器和延迟门。
锁相环(PLL)是很多应用(例如通信系统、无线系统和传感器接收器)中的主要部件。这些应用首选低功耗的部件，以具有长寿命的电池。本发明涉及一种PFD，用作PLL的部件之一，并且该PFD仅消耗很低的功率。
本发明的PFD包括：
(a)第一信号接收装置110，包括第一输入端112和第二输入端114，所述第一输入端112用于接收第一输入信号，而所述第二输入端114用于接收第二输入信号；
(b)第二信号接收装置150，与所述第一输入端112交叉耦合以接收所述第一输入信号，并且与所述第二输入端114交叉耦合以接收所述第二输入信号；
(c)连接的第一节点136，用于根据所述输入端112、114接收的信号而充电或放电；
(d)连接的第二节点166，用于根据所述输入端112、114接收的信号而充电或放电；
(e)第一控制逻辑电路140，用于接收所述第一节点136输出的控制信号并且向输出端146输出第一信号；以及
(f)第二控制逻辑电路170，用于接收所述第二节点166输出的控制信号并且向输出端134输出第二信号；
(g)第一反馈装置130，包括第一反馈晶体管132，用于从所述第二控制逻辑电路170的所述输出端134接收信号；
(h)第二反馈装置160，包括第二反馈晶体管162，用于从所述第一控制逻辑电路140的所述输出端146接收信号。
一种方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，所述方法包括步骤：
(a)接收至少两个输入信号，第一输入信号和第二输入信号；
(b)检测所述第一输入信号的边沿，以便响应于所述第一输入信号产生第一输出信号；以及
(c)检测所述第二输入信号的边沿，以便响应于所述第二输入信号产生第二输出信号，
其中所述第一输出信号和所述第二输出信号之间的脉冲宽度差别表示所述第一输入信号和所述第二输入信号的差别。
根据本发明，所述第二输出信号的下降沿对应所述第一输入信号的下降沿，而所述第一输出信号的下降沿对应所述第二输入信号的下降沿。在此使用的第一输入信号是指外部参考信号Fref，而第二输入信号是指锁相环的振荡器产生的内部反馈信号Fvco。在此使用的第一输出信号是指UP信号，而第二输出信号是指DOWN信号。
附图说明
为了更好的理解，现在参照附图对本发明进行描述，其中：
图1是示出了传统锁相环的框图。
图2是现有技术A的鉴频鉴相器的示意图。
图3是现有技术B的鉴频鉴相器的示意图。
图4是本发明的鉴频鉴相器的示意图。
图5是本发明的鉴频鉴相器的输出信号的时序图。
具体实施方式
现在参照附图对本发明进行更加详细的描述，图中示出了本发明的优选实施例。然而，本发明可以以很多不同的形式实施，而不应当解释为限定于在此列出的实施例；相反，提供这些实施例是为了公开的彻底和完整，并且最大限度地向本领域技术人员传达本发明的范围。
图4是示出了本发明的鉴频鉴相器(PFD)的示意图。该鉴频鉴相器由附图标记100表示。本发明的PFD包括彼此交叉耦合的第一逻辑电路和第二逻辑电路102、104。第一电路102包括第一信号接收装置110，所述第一信号接收装置110具有第一输入端112和第二输入端114，所述第一输入端112用于接收外部参考信号Fref，而所述第二输入端114用于接收来自锁相环内部(已经在其中进行了分频)的反馈信号Fvco。第一和第二输入端112、114与第一串联的晶体管连接，使得第一输入端112直接与串联的晶体管中的第一晶体管116和第三晶体管118的栅极连接，而第二输入端114直接与串联的晶体管中的第二晶体管120的栅极连接。优选地，第一晶体管116是PMOS晶体管，而第二晶体管120和第三晶体管118是NMOS晶体管。串联的晶体管具有来自电压源的输入和来自接地的输入，所述电压源与所述第一晶体管116的源极端子连接，而所述第三晶体管118的漏极端子接地。
如图4所示，串联的晶体管与第一节点136连接。所述第一节点136在第一和第二晶体管的连接点处连接，以便根据输入端112接收的信号而充电或放电。当输入端112接收的信号(即Fref)较低时，第一节点136通过PMOS晶体管116充电。当信号Fref 112较高或者第二电路104输出的UP信号134较高时，串联的晶体管中的放电晶体管120、118将第一节点136放电。
第一节点136与第一控制逻辑电路140连接。所述第一控制逻辑电路140从第一节点136接收控制信号并向其输出端146输出信号。在本发明的优选实施例中，第一控制逻辑电路140包括一对串联的晶体管142、144，优选地是一个PMOS晶体管和一个NMOS晶体管。这一对晶体管在它们的栅极处与所述节点136、166连接，而在它们的连接点处与所述输出端134、146连接。PMOS晶体管142具有来自电压源的输入，而NMOS晶体管144具有来自接地的输入。
当信号Fref 112较低时，第一节点136通过PMOS晶体管116充电，而随后，高电压信号在第一逻辑电路140处被接收。当检测到高电压信号时，第一逻辑电路140的PMOS晶体管142将具有高电阻，因此其将阻止电压源的输出，而NMOS晶体管144将具有低电阻，允许漏极的输出接地。这将导致第一输出端146的低电压。
第二电路104包括第二信号接收装置150。所述信号接收装置150具有第二串联的晶体管，所述第二串联的晶体管与第一信号接收装置110的输入端112、114交叉耦合，使得第一输入端112与第二串联的晶体管中的第二晶体管156的栅极交叉耦合，以接收参考信号Fref，而第二输入端114与第二串联的晶体管中的第一晶体管152和第三晶体管154的栅极交叉耦合，以接收反馈信号Fvco。优选地，第二串联的晶体管中的第一晶体管152是PMOS晶体管，而第二晶体管156和第三晶体管154是NMOS晶体管。
第二信号接收装置150输出的信号接着转到第二节点166。所述第二节点166在第一和第二晶体管的连接点处连接。当信号Fvco较低时，第二节点166通过PMOS晶体管152充电，而当信号Fvco较高或者第一电路102输出的DOWN信号较高时，第二节点166通过放电晶体管154、156放电。
如果信号Fvco较低，则第二节点166进行充电，而高电压信号在第二控制逻辑电路170处被接收，所述第二控制逻辑电路170进而输出低电压信号。
本发明的主要特征之一是，PFD使用反馈晶体管而不是传统技术中的变换器和延迟门。图4示出了用于第一反馈装置和第二反馈装置130、160的第一反馈晶体管和第二反馈晶体管132、162。
第一反馈晶体管和第二反馈晶体管132、162分别与串联的晶体管中的放电晶体管118和120、154和156、节点136、166连接，并且与输出端146和134交叉耦合。第一反馈晶体管132由交叉耦合的信号UP控制，而第二反馈晶体管162由交叉耦合的信号DOWN控制。
本发明的另一实施例涉及一种方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，所述方法包括步骤：
(a)接收至少两个输入信号，第一输入信号和第二输入信号；
(b)检测所述第一输入信号的边沿，以便响应于所述第一输入信号产生第一输出信号；以及
(c)检测所述第二输入信号的边沿，以便响应于所述第二输入信号产生第二输出信号，
其中所述第一输出信号和所述第二输出信号之间的脉冲宽度差别表示两个输入信号的差别。
根据该实施例，所述第二输出信号的下降沿对应所述第一输入信号的下降沿，而所述第一输出信号的下降沿对应所述第二输入信号的下降沿。在此使用的第一输入信号是指外部参考信号Fref，而第二输入信号是指锁相环的振荡器产生的内部反馈信号Fvco。在此使用的第一输出信号是指UP信号，而第二输出信号是指DOWN信号。
现在参照图5，在Fref的下降沿处，充电晶体管116导通并且开始对第一节点136充电。这导致输出端146处较低的DOWN信号。UP信号跟随Fvco的下降沿，即在Fvco的下降沿处，充电晶体管152导通并且开始对第二节点166充电，导致输出端134处较低的UP信号。UP信号和DOWN信号之间的脉冲宽度差别表示输入相位的差别。该结果来自使用矽佳(silterra)0.18μm COMS工艺的模拟，N型和P型晶体管的尺寸分别是2μm和4μm，VDD＝1.8V并且在频率＝50MHz的条件下测试。其功耗为15.12μW。当两个频率输入具有相同的频率和90°的相移时，最大工作频率定义为带有正确的UP信号和DOWN信号的最短周期。该PFD在1.8V的最大工作频率为2GHz。1MHz偏置处的相位噪声为-68.5dBc/Hz。
因为UP信号和DOWN信号同时处于高值，所以需要带有匹配电流源的电荷泵。在锁定的情况下，UP信号和DOWN信号将具有高值，因而电流源和电流接收器应当均衡，以具有等于零的净电压改变。
应当理解的是，以上描述并不将本发明限定为前面给出的具体细节。对本领域技术人员显而易见的是，在不违背本发明的原理或所附权利要求的范围的前提下，可以对本发明作出多种修改。

Claims (15)

1.一种鉴频鉴相器(100)，包括：
(a)第一信号接收装置(110)，包括第一输入端(112)和第二输入端(114)，所述第一输入端(112)用于接收第一输入信号，而所述第二输入端(114)用于接收第二输入信号；
(b)第二信号接收装置(150)，与所述第一输入端(112)交叉耦合以接收所述第一输入信号，并且与所述第二输入端(114)交叉耦合以接收所述第二输入信号；
(c)连接的第一节点(136)，用于根据所述输入端(112、114)接收的信号而充电或放电；
(d)连接的第二节点(166)，用于根据所述输入端(112、114)接收的信号而充电或放电；
(e)第一控制逻辑电路(140)，用于接收所述第一节点(136)输出的控制信号并且向输出端(146)输出第一信号；以及
(f)第二控制逻辑电路(170)，用于接收所述第二节点(166)输出的控制信号并且向输出端(134)输出第二信号；
(g)第一反馈装置(130)，包括第一反馈晶体管(132)，用于从所述第二控制逻辑电路(170)的所述输出端(134)接收信号；
(h)第二反馈装置(160)，包括第二反馈晶体管(162)，用于从所述第一控制逻辑电路(140)的所述输出端(146)接收信号。
2.根据权利要求1所述的鉴频鉴相器(100)，其中所述第一信号接收装置(110)包括第一串联的晶体管，所述第一串联的晶体管与所述第一输入端和所述第二输入端(112、114)耦合，使得所述第一输入端(112)直接与所述串联的晶体管中的第一晶体管(116)和第三晶体管(118)的栅极连接，而所述第二输入端(114)直接与所述串联的晶体管中的第二晶体管(120)的栅极连接，并且所述串联的晶体管具有来自电压源的输入和来自接地的输入，所述电压源与所述第一晶体管的源极端子连接，而所述第三晶体管的漏极端子接地。
3.根据权利要求1所述的鉴频鉴相器(100)，其中所述第二信号接收装置(150)包括第二串联的晶体管，所述第二串联的晶体管与所述输入端(112、114)交叉耦合，使得所述第一输入端(112)与所述串联的晶体管中的第二晶体管(156)的栅极交叉耦合，而所述第二输入端(114)与所述串联的晶体管中的第一晶体管(152)和第三晶体管(154)的栅极交叉耦合，并且所述串联的晶体管具有来自电压源的输入和来自接地的输入，所述电压源与所述第一晶体管的源极端子连接，而所述第三晶体管的漏极端子接地。
4.根据权利要求1所述的鉴频鉴相器(100)，其中所述第一节点(136)在所述第一晶体管和所述第二晶体管的连接点处与所述第一串联的晶体管(110)连接，所述第一节点(136)与所述第一反馈晶体管(132)的漏极端子和所述第一控制逻辑电路(140)连接。
5.根据权利要求1所述的鉴频鉴相器(100)，其中所述第二节点(166)在所述第一晶体管和所述第二晶体管的连接点处与所述第二串联的晶体管(150)连接，所述第二节点(166)与所述第二反馈晶体管(162)的漏极端子和所述第二控制逻辑电路(170)连接。
6.根据权利要求1所述的鉴频鉴相器(100)，其中所述第一控制逻辑电路和第二控制逻辑电路(140、170)中的每一个均包括一对串联的晶体管，并且这一对晶体管在它们的栅极处与所述节点(136、166)连接，而在它们的连接点处与所述输出端(134、146)连接。
7.根据权利要求1所述的鉴频鉴相器(100)，其中所述第一控制逻辑电路和第二控制逻辑电路(140、170)中的每一个均进一步包括至少来自电压源的输入和至少来自接地的输入。
8.根据权利要求1所述的鉴频鉴相器(100)，其中所述第一信号是外部参考信号Fref。
9.根据权利要求1所述的鉴频鉴相器(100)，其中所述第二信号是来自锁相环内部的反馈信号Fvco，在锁相环中已经进行了分频。
10.根据权利要求1所述的鉴频鉴相器(100)，其中当所述信号Fref较低时，对所述第一节点(136)进行充电，并且在输出端(146)产生低输出。
11.根据权利要求1所述的鉴频鉴相器(100)，其中当所述信号Fvco较低时，对所述第二节点(166)进行充电，并且在输出端(134)产生低输出。
12.一种方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，所述方法包括步骤：
(a)接收至少两个输入信号，第一输入信号和第二输入信号；
(b)检测所述第一输入信号的边沿，以便响应于所述第一输入信号产生第一输出信号；以及
(c)检测所述第二输入信号的边沿，以便响应于所述第二输入信号产生第二输出信号，
其中所述第一输出信号和所述第二输出信号之间的脉冲宽度差别表示所述第一输入信号和所述第二输入信号的差别。
13.一种根据权利要求12所述的方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，其中所述第一输入信号是外部参考信号Fref。
14.一种根据权利要求12所述的方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，其中所述第二输入信号是锁相环的振荡器产生的内部反馈信号Fvco。
15.一种根据权利要求12所述的方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，其中所述第一输出信号是UP信号而所述第二输出信号是DOWN信号。
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