CN113885654A - 跨时钟域信号传输方法、电路及电子装置 - Google Patents

跨时钟域信号传输方法、电路及电子装置 Download PDF

Info

Publication number
CN113885654A
CN113885654A CN202010635779.XA CN202010635779A CN113885654A CN 113885654 A CN113885654 A CN 113885654A CN 202010635779 A CN202010635779 A CN 202010635779A CN 113885654 A CN113885654 A CN 113885654A
Authority
CN
China
Prior art keywords
signal
trigger
circuit
clock
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010635779.XA
Other languages
English (en)
Inventor
高一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Futaihua Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Original Assignee
Futaihua Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Futaihua Industry Shenzhen Co Ltd, Hon Hai Precision Industry Co Ltd filed Critical Futaihua Industry Shenzhen Co Ltd
Priority to CN202010635779.XA priority Critical patent/CN113885654A/zh
Priority to US17/021,584 priority patent/US11112820B1/en
Publication of CN113885654A publication Critical patent/CN113885654A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0045—Correction by a latch cascade

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种跨时钟域信号传输方法、电路以及装置，所述方法包括：在快时钟域内接收初始中断信号；利用边沿检测模块在所述快时钟域内对所述初始中断信号进行边缘检测并产生事件触发信号；利用翻转电路在所述快时钟域将所述事件触发信号转换为边缘信号；利用同步电路将所述边缘信号同步至慢时钟域并产生同步信号；利用取沿电路在所述慢时钟域内根据所述同步信号生成触发中断信号，可避免中断信号在快时钟域和慢时钟域之间进行传递时产生多个触发中断信号，保证系统的稳定性。

Description

跨时钟域信号传输方法、电路及电子装置
技术领域
本发明涉及一种跨时钟域信号传输方法、电路及装置。
背景技术
电路以及系统中通常具有在不同的时钟域下工作的电路。例如，处理器的电路通常在快时钟域下工作，而其他位于处理器外围的电路通常在慢时钟域下工作。中断信号在不同时钟域之间进行传递时需要通过同步电路进行转换。其中，中断信号由快时钟域传递至慢时钟域时，会在慢时钟域内产生多个触发信号或丢失触发信号的情况产生，进而导致系统重复执行重置操作或不执行重置操作。
发明内容
本发明的主要目的是提供一种跨时钟域信号传输方法、电路及装置，旨在解决现有技术中信号由快时钟域传递至慢时钟域内的异常问题。
一种跨时钟域信号传输方法，所述跨时钟域信号传输方法包括：
在快时钟域内接收初始中断信号；
利用边沿检测模块在所述快时钟域内对所述初始中断信号进行边缘检测并产生事件触发信号；
利用翻转电路在所述快时钟域将所述事件触发信号转换为边缘信号；
利用同步电路将所述边缘信号同步至慢时钟域并产生同步信号；
利用取沿电路在所述慢时钟域内根据所述同步信号生成触发中断信号。
此外，为了实现上述目的，本发明还提出一种跨时钟域信号传输电路；所述跨时钟域信号传输电路包括：
边沿检测模块，用于在快时钟域内对初始中断信号进行边缘检测并转换为事件触发信号；所述事件触发信号为单次脉冲信号；
翻转电路，用于将所述事件触发信号转换成边缘信号；
同步电路，用于将所述边缘信号同步至所述慢时钟域并产生同步信号；
取沿电路，用于根据所述同步信号在所述慢时钟域内生成触发中断信号。
此外，为了实现上述目的，本发明还提出一种电子装置，所述电子装置内存储有至少一个指令，所述至少一个指令被处理器执行时实现如下步骤：
在快时钟域内接收初始中断信号；
利用边沿检测模块在所述快时钟域内对所述初始中断信号进行边缘检测并产生事件触发信号；
利用翻转电路在所述快时钟域将所述事件触发信号转换为边缘信号；
利用同步电路将所述边缘信号同步至慢时钟域并产生同步信号；
利用取沿电路在所述慢时钟域内根据所述同步信号生成触发中断信号。
上述跨时钟域信号传输方法、电路及电子装置，将中断信号转换为单次脉冲信号，将单次脉冲信号同步至慢时钟域并生成触发中断信号，可避免中断信号在快时钟域和慢时钟域之间进行传递时产生多个触发中断信号，保证系统的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明较佳实施方式之跨时钟域信号传输电路的示意图。
图2为图1中所述初始中断信号、所述第一时钟信号以及所述事件触发信号的时序示意图。
图3为本发明较佳实施方式之跨时钟域信号传输方法的流程图。
主要元件符号说明
跨时钟域信号传输电路 1
目标电路 2
边沿检测模块 10
脉冲同步模块 20
第一触发器 11
第二触发器 13
第一逻辑电路 15
翻转电路 21
同步电路 23
取沿电路 25
多路复用器 210
第三触发器 213
第四触发器 231
第五触发器 232
第六触发器 251
第二逻辑电路 252
第一时钟信号 CLK_A
第二时钟信号 CLK_B
步骤 S10～S14
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。
下面结合附图对本发明跨时钟域信号传输电路的具体实施方式进行说明。
请参阅图1，其为本发明一种较佳实施方式之跨时钟域信号传输电路1的电路图。所述跨时钟域信号传输电路1应用于具有多时钟域的电子装置中。所述跨时钟域信号传输电路1可实现初级中断信号由快时钟域同步至慢时钟域并生成触发中断信号给目标电路2。所述跨时钟域信号传输电路1包括边沿检测模块10以及脉冲同步模块20。在本发明的至少一个实施例中，所述边沿检测模块10以及所述脉冲同步模块20可以设置于同一集成电路内，也可以分别设置于不同的集成电路内。
请一并参阅图2，所述边沿检测模块10在所述快时钟域内工作。所述边沿检测模块10对所述初始中断信号进行边缘检测并转换为事件触发信号。在本发明的至少一个实施例中，所述事件触发信号为单次脉冲信号。所述边沿检测模块10包括第一触发器11、第二触发器13以及第一逻辑电路15。所述第一触发器11的信号输入端D接收所述初始中断信号，所述第一触发器11的时钟信号端CLK接收第一时钟信号CLK_A，所述第一触发器11的输出端Q分别与所述第二触发器13以及所述第一逻辑电路15电性连接。所述第二触发器13的信号输入端D与所述第一触发器11的输出端Q电性连接，所述第二触发器13的时钟信号端CLK接收第一时钟信号CLK_A，所述第二触发器13的输出端Q与所述第一逻辑电路15的反相输入端电性连接。所述第一逻辑电路15的正向输入端与所述第一触发器11的输出端Q电性连接，所述第一逻辑电路15的反相输入端与所述第二触发器13的输出端Q电性连接，所述第一逻辑电路15的输出端OUT与所述脉冲同步模块20电性连接。在本发明的至少一个实施例中，所述第一逻辑电路15为逻辑“与”门(AND)；所述第一时钟信号CLK_A为快时钟信号。图2为所述初步中断信号L_int、所述第一时钟信号CLK_A以及所述事件触发信号E_trigger的时序示意图。所述初步中断信号L_int为高电平有效，所述事件触发信号E_trigger为单次脉冲信号。
所述脉冲同步模块20与所述边沿检测模块10电性连接。所述脉冲同步模块20用于将所述事件触发信号从所述快时钟域同步至所述慢时钟域并产生触发中断信号。所述脉冲同步模块20包括翻转电路21、同步电路23以及取沿电路25。
所述翻转电路21工作在所述快时钟域。所述翻转电路21用于将所述事件触发信号转换成边缘信号。所述翻转电路21包括多路复用器210以及第三触发器213。所述多路复用器210的输入端与所述第一逻辑电路15的输出端OUT电性连接，所述多路复用器210的输出端与所述第三触发器213的输入端D电性连接。所述第三触发器213的时钟端CLK接收所述第一时钟信号CLK_A，所述第三触发器213的输出端Q与所述同步电路23电性连接。
所述同步电路23工作在慢时钟域。所述同步电路23用于将所述边缘信号同步至所述慢时钟域并产生同步信号。所述同步电路23包括第四触发器231以及第五触发器232。所述第四触发器231的输入端D与所述第三触发器213的输出端Q电性连接，所述第四触发器231的时钟端CLK接收第二时钟信号CLK_B，所述第四触发器231的输出端Q与所述第五触发器232的输入端D电性连接。所述第五触发器232的时钟端CLK接收所述第二时钟信号CLK_B，所述第五触发器232的输出端与所述取沿电路25电性连接。在本发明的至少一个实施例中，所述第二时钟信号CLK_B为慢时钟信号。所述第一时钟信号CLK_A的频率高于所述第二时钟信号CLK_B的频率。
所述取沿电路25工作在所述慢时钟域。所述取沿电路25用于根据所述同步信号在所述慢时钟域内生成触发中断信号。所述取沿电路25包括第六触发器251以及第二逻辑电路252。所述第六触发器251的输入端D与所述第五触发器232的输出端Q电性连接，所述第六触发器251的时钟端CLK接收所述第二时钟信号CLK_B，所述第六触发器251的输出端Q与所述第二逻辑电路252的第二输入端电性连接。所述第二逻辑电路252的第一输入端与所述第五触发器232的输出端Q电性连接。在本发明的至少一个实施例中，所述第二逻辑电路252为异或门。
采用上述跨时钟域信号传输电路1，利用边沿检测模块10中断信号转换为单次脉冲信号，利用脉冲同步模块20将单次脉冲信号同步至慢时钟域并生成触发中断信号，可避免中断信号在快时钟域和慢时钟域之间进行传递时产生多个触发中断信号，保证系统的稳定性。
请参阅图3，其为跨时钟域的信号传输方法的流程图，其应用于跨时钟域信号传输电路1中。所述跨时钟域信号传输方法包括如下步骤：
S10、在快时钟域内接收初始中断信号。
S11、利用边沿检测模块在所述快时钟域内对所述初始中断信号进行边缘检测并产生事件触发信号。
在本发明的至少一个实施例中，所述事件触发信号为单次脉冲信号。所述边沿检测模块10包括第一触发器11、第二触发器13以及第一逻辑电路15。所述第一触发器11的信号输入端D接收所述初始中断信号，所述第一触发器11的时钟信号端CLK接收第一时钟信号CLK_A，所述第一触发器11的输出端Q分别与所述第二触发器13以及所述第一逻辑电路15电性连接。所述第二触发器13的信号输入端D与所述第一触发器11的输出端Q电性连接，所述第二触发器13的时钟信号端CLK接收第一时钟信号CLK_A，所述第二触发器13的输出端Q与所述第一逻辑电路15的反相输入端电性连接。所述第一逻辑电路15的正向输入端与所述第一触发器11的输出端Q电性连接，所述第一逻辑电路15的反相输入端与所述第二触发器13的输出端Q电性连接，所述第一逻辑电路15的输出端OUT与所述脉冲同步模块20电性连接。在本发明的至少一个实施例中，所述第一逻辑电路15为逻辑“与”门(AND)；所述第一时钟信号CLK_A为快时钟信号。图2为所述初步中断信号L_int、所述第一时钟信号CLK_A以及所述事件触发信号E_trigger的时序示意图。所述初步中断信号L_int为高电平有效，所述事件触发信号E_trigger为单次脉冲信号。
S12、利用翻转电路在所述快时钟域将所述事件触发信号转换为边缘信号。
本发明的至少一个实施例中，所述翻转电路21包括多路复用器210以及第三触发器213。所述多路复用器210的输入端与所述第一逻辑电路15的输出端OUT电性连接，所述多路复用器210的输出端与所述第三触发器213的输入端D电性连接。所述第三触发器213的时钟端CLK接收所述第一时钟信号CLK_A，所述第三触发器213的输出端Q与所述同步电路23电性连接。
S13、利用同步电路将所述边缘信号同步至所述慢时钟域并产生同步信号。
本发明的至少一个实施例中，所述同步电路23包括第四触发器231以及第五触发器232。所述第四触发器231的输入端D与所述第三触发器213的输出端Q电性连接，所述第四触发器231的时钟端CLK接收第二时钟信号CLK_B，所述第四触发器231的输出端Q与所述第五触发器232的输入端D电性连接。所述第五触发器232的时钟端CLK接收所述第二时钟信号CLK_B，所述第五触发器232的输出端与所述取沿电路25电性连接。在本发明的至少一个实施例中，所述第二时钟信号CLK_B为慢时钟信号。所述第一时钟信号CLK_A的频率高于所述第二时钟信号CLK_B的频率。
S14、利用取沿电路在所述慢时钟域内根据所述同步信号生成触发中断信号。
在本发明的至少一个实施例中，所述第六触发器251的输入端D与所述第五触发器232的输出端Q电性连接，所述第六触发器251的时钟端CLK接收所述第二时钟信号CLK_B，所述第六触发器251的输出端Q与所述第二逻辑电路252的第二输入端电性连接。所述第二逻辑电路252的第一输入端与所述第五触发器232的输出端Q电性连接。在本发明的至少一个实施例中，所述第二逻辑电路252为异或门。
上述跨时钟域信号传输方法，利用边沿检测模块10中断信号转换为单次脉冲信号，利用脉冲同步模块20将单次脉冲信号同步至慢时钟域并生成触发中断信号，可避免中断信号在快时钟域和慢时钟域之间进行传递时产生多个触发中断信号，保证系统的稳定性。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明的各个实施例中的各功能模块可以集成在一个处理器中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。
还需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种跨时钟域信号传输方法，所述跨时钟域信号传输方法包括：
在快时钟域内接收初始中断信号；
利用边沿检测模块在所述快时钟域内对所述初始中断信号进行边缘检测并产生事件触发信号；
利用翻转电路在所述快时钟域将所述事件触发信号转换为边缘信号；
利用同步电路将所述边缘信号同步至慢时钟域并产生同步信号；
利用取沿电路在所述慢时钟域内根据所述同步信号生成触发中断信号。
2.如权利要求1所述的跨时钟域信号传输方法，其特征在于，所述边沿检测模块包括第一触发器、第二触发器以及第一逻辑电路；所述第一触发器的信号输入端接收所述初始中断信号，所述第一触发器的时钟信号端接收第一时钟信号，所述第一触发器的输出端分别与所述第二触发器以及所述第一逻辑电路电性连接；所述第二触发器的信号输入端接收所述第一触发器的输出信号，所述第二触发器的时钟信号端接收第一时钟信号，所述第二触发器的输出端与所述第一逻辑电路的反相输入端电性连接；所述第一逻辑电路的正向输入端与所述第一触发器的输出端电性连接，所述第一逻辑电路的反相输入端与所述第二触发器的输出端电性连接，所述第一逻辑电路的输出端与所述翻转电路电性连接。
3.如权利要求2所述的跨时钟域信号传输方法，其特征在于，所述事件触发信号为单次脉冲信号；所述第一逻辑电路为逻辑“与”门。
4.如权利要求2所述的跨时钟域信号传输方法，其特征在于，所述翻转电路包括多路复用器以及第三触发器；所述多路复用器的输入端与所述第一逻辑电路的输出端电性连接，所述多路复用器的输出端与所述第三触发器的输入端电性连接；所述第三触发器的时钟端接收所述第一时钟信号，所述第三触发器的输出端与所述同步电路电性连接。
5.如权利要求4所述的跨时钟域信号传输方法，其特征在于，所述同步电路包括第四触发器以及第五触发器；所述第四触发器的输入端与所述第三触发器的输出端电性连接，所述第四触发器的时钟端接收第二时钟信号，所述第四触发器的输出端与所述第五触发器的输入端电性连接；所述第五触发器的时钟端接收所述第二时钟信号，所述第五触发器的输出端与所述取沿电路电性连接；所述第一时钟信号的频率高于所述第二时钟信号的频率。
6.如权利要求5所述的跨时钟域信号传输方法，其特征在于，所述取沿电路包括第六触发器以及第二逻辑电路；所述第六触发器的输入端与所述第五触发器的输出端电性连接，所述第六触发器的时钟端接收所述第二时钟信号，所述第六触发器的输出端与所述第二逻辑电路的第二输入端电性连接；所述第二逻辑电路的第一输入端与所述第五触发器的输出端电性连接；所述第二逻辑电路为“异或”门。
7.一种跨时钟域信号传输电路，所述跨时钟域信号传输电路包括：
边沿检测模块，用于在快时钟域内对初始中断信号进行边缘检测并转换为事件触发信号；所述事件触发信号为单次脉冲信号；
翻转电路，用于将所述事件触发信号转换成边缘信号；
同步电路，用于将所述边缘信号同步至慢时钟域并产生同步信号；
取沿电路，用于根据所述同步信号在所述慢时钟域内生成触发中断信号。
8.如权利要求7所述的跨时钟域信号传输电路，其特征在于，所述边沿检测模块包括第一触发器、第二触发器以及第一逻辑电路；所述第一触发器的信号输入端接收所述初始中断信号，所述第一触发器的时钟信号端接收第一时钟信号，所述第一触发器的输出端分别与所述第二触发器以及所述第一逻辑电路电性连接；所述第二触发器的信号输入端接收所述第一触发器的输出信号，所述第二触发器的时钟信号端接收第一时钟信号，所述第二触发器的输出端与所述第一逻辑电路的反相输入端电性连接；所述第一逻辑电路的正向输入端与所述第一触发器的输出端电性连接，所述第一逻辑电路的反相输入端与所述第二触发器的输出端电性连接，所述第一逻辑电路的输出端与所述翻转电路电性连接。
9.如权利要求8所述的跨时钟域信号传输电路，所述第一逻辑电路为逻辑“与”门。
10.一种电子装置，其特征在于，所述电子装置内存储有至少一个指令，所述至少一个指令被处理器执行时实现如权利要求1至6中任意一项所述跨时钟域信号传输方法。
CN202010635779.XA 2020-07-03 2020-07-03 跨时钟域信号传输方法、电路及电子装置 Pending CN113885654A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010635779.XA CN113885654A (zh) 2020-07-03 2020-07-03 跨时钟域信号传输方法、电路及电子装置
US17/021,584 US11112820B1 (en) 2020-07-03 2020-09-15 Method for transmitting signals between domains having different clocks, circuit, and electronic apparatus thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010635779.XA CN113885654A (zh) 2020-07-03 2020-07-03 跨时钟域信号传输方法、电路及电子装置

Publications (1)

Publication Number Publication Date
CN113885654A true CN113885654A (zh) 2022-01-04

Family

ID=77559041

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010635779.XA Pending CN113885654A (zh) 2020-07-03 2020-07-03 跨时钟域信号传输方法、电路及电子装置

Country Status (2)

Country Link
US (1) US11112820B1 (zh)
CN (1) CN113885654A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114185397A (zh) * 2022-02-15 2022-03-15 深圳市爱普特微电子有限公司 跨时钟域数据传输电路及方法
CN115167613A (zh) * 2022-09-07 2022-10-11 南京芯驰半导体科技有限公司 从快时钟域到慢时钟域的同步处理电路、方法和芯片
CN116700431A (zh) * 2023-08-04 2023-09-05 深圳时识科技有限公司 事件驱动的时钟生成方法及装置、芯片及电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10788853B2 (en) * 2017-01-31 2020-09-29 Texas Instruments Incorporated Interrupt handling method and apparatus for slow peripherals

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7007186B1 (en) * 2002-02-11 2006-02-28 Adaptec Corporation Systems and methods for synchronizing a signal across multiple clock domains in an integrated circuit
CN101901202A (zh) * 2010-07-29 2010-12-01 东莞市泰斗微电子科技有限公司 一种ahb总线设备跨时钟域访问apb总线设备的电路及方法
US20130043915A1 (en) * 2011-08-15 2013-02-21 Texas Instruments Incorporated Circuits and methods for signal transfer between different clock domains
CN103633969A (zh) * 2012-08-20 2014-03-12 上海华虹集成电路有限责任公司 异步信号传递电路
US20180217630A1 (en) * 2017-01-31 2018-08-02 Texas Instruments Incorporated Interrupt handling method and apparatus for slow peripherals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7934113B2 (en) * 2007-05-21 2011-04-26 Texas Instruments Incorporated Self-clearing asynchronous interrupt edge detect latching register
US8027420B2 (en) * 2008-03-19 2011-09-27 Itt Manufacturing Enterprises, Inc. Apparatus and method for transferring a signal from a fast clock domain to a slow clock domain
GB2493416B (en) * 2012-05-24 2014-04-23 Broadcom Corp Apparatus and method for synchronising signals
US10014041B1 (en) * 2016-12-23 2018-07-03 Texas Instruments Incorporated Integrated circuits, methods and interface circuitry to synchronize data transfer between high and low speed clock domains
US10924091B2 (en) * 2019-07-02 2021-02-16 Stmicroelectronics International N.V. Immediate fail detect clock domain crossing synchronizer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7007186B1 (en) * 2002-02-11 2006-02-28 Adaptec Corporation Systems and methods for synchronizing a signal across multiple clock domains in an integrated circuit
CN101901202A (zh) * 2010-07-29 2010-12-01 东莞市泰斗微电子科技有限公司 一种ahb总线设备跨时钟域访问apb总线设备的电路及方法
US20130043915A1 (en) * 2011-08-15 2013-02-21 Texas Instruments Incorporated Circuits and methods for signal transfer between different clock domains
CN103633969A (zh) * 2012-08-20 2014-03-12 上海华虹集成电路有限责任公司 异步信号传递电路
US20180217630A1 (en) * 2017-01-31 2018-08-02 Texas Instruments Incorporated Interrupt handling method and apparatus for slow peripherals

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114185397A (zh) * 2022-02-15 2022-03-15 深圳市爱普特微电子有限公司 跨时钟域数据传输电路及方法
CN114185397B (zh) * 2022-02-15 2022-05-17 深圳市爱普特微电子有限公司 跨时钟域数据传输电路及方法
CN115167613A (zh) * 2022-09-07 2022-10-11 南京芯驰半导体科技有限公司 从快时钟域到慢时钟域的同步处理电路、方法和芯片
CN116700431A (zh) * 2023-08-04 2023-09-05 深圳时识科技有限公司 事件驱动的时钟生成方法及装置、芯片及电子设备
CN116700431B (zh) * 2023-08-04 2024-02-02 深圳时识科技有限公司 事件驱动的时钟生成方法及装置、芯片及电子设备

Also Published As

Publication number Publication date
US11112820B1 (en) 2021-09-07

Similar Documents

Publication Publication Date Title
CN113885654A (zh) 跨时钟域信号传输方法、电路及电子装置
US6260152B1 (en) Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains
US9106235B2 (en) Mesochronous synchronizer with delay-line phase detector
US20100322365A1 (en) System and method for synchronizing multi-clock domains
EP2778942B1 (en) Synchronizing data transfer from a core to a physical interface
EP1237282B1 (en) Circuit for the detection of clock signal period abnormalities
US6977979B1 (en) Enhanced clock forwarding data recovery
US9584305B2 (en) Deskew FIFO buffer with simplified initialization
CN109932995B (zh) 电子装置
US11388028B2 (en) Communication method and device based on parallel system, and terminal
TWI740564B (zh) 跨時鐘域信號傳輸方法、電路以及電子裝置
US8975921B1 (en) Synchronous clock multiplexer
JP2000261296A (ja) 非同期パルス信号を同期パルス信号に変換する同期素子
CN114185397B (zh) 跨时钟域数据传输电路及方法
CN111221378A (zh) 周期信号的时钟域转换方法、装置及可读存储介质
CN110445492B (zh) 跨时钟域分频时钟保护电路、分频电路、方法及终端设备
US7696801B2 (en) Reset method for clock triggering digital circuit and related signal generating apparatus utilizing the reset method
US8890594B1 (en) System for functional reset across multiple clock domains
CN112148655B (zh) 多位数据跨时钟域的处理方法及装置
CN114077295A (zh) 集成电路复位的方法和集成电路
US6603336B1 (en) Signal duration representation by conformational clock cycles in different time domains
CN218825352U (zh) 数据传输电路、芯片、电子部件及电子设备
EP3739463B1 (en) Circuit for asynchronous data transfer
US11487600B2 (en) Electronic circuit
CN117411465A (zh) 一种时钟切换电路、芯片及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20220104

WD01 Invention patent application deemed withdrawn after publication