CN101901202A - 一种ahb总线设备跨时钟域访问apb总线设备的电路及方法 - Google Patents
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Abstract
本发明涉及一种AHB总线设备跨时钟域访问APB总线设备的电路及方法，其中电路包括：AHB总线接口，作为电路的控制端，工作在AHB时钟域；APB总线接口，作为电路的被访问端，工作在APB时钟域；时钟同步电路，将AHB总线时钟域的标志信号同步到APB总线时钟域，处理后作为控制信号输出到APB总线接口，将APB总线时钟域的标志信号同步回AHB总线时钟域，作为传输完成信号送回AHB总线接口。采用本发明的技术方案后，AHB总线设备和APB总线设备可以运行在两个任意不同的时钟域下，减少功耗。这种电路和方法不需要增加很多的硬件开销，只需要增加6个触发器就可以实现AHB总线设备对APB总线上设备的跨时钟域访问。
Description
技术领域
本发明涉及一种AHB总线设备跨时钟域访问APB总线设备的电路及方法。
背景技术
片上系统(SOC System On Chip)中存在多个外设功能模块，如各种外部接口以及控制器等。处理器通过总线来访问这些功能模块，控制硬件的运行或者从外部读取需要的信息。由于不同的功能模块需要不同的总线控制逻辑，因此，各个硬件模块和处理器分别处于不同的总线上。例如，需要突发传输等总线控制功能的模块连接在AHB(Advanced High-Performance Bus)总线上，而像SPI(Serial Peripheral Interface)这一些只需要简单控制逻辑的模块则连接在APB(Advanced Peripheral Bus)总线上，处理器(连接在AHB总线上)通过AHB总线来访问APB总线上的设备。传统的，AHB总线和APB总线采用的是一样的时钟频率，通过单一时钟的APB桥实现AHB总线时序到APB总线时序的转换。
如图1所示，HCLK(HCLK，AHB CLOCK)是AHB总线的时钟信号，HADDR是AHB总线的地址信号，Control是AHB总线的控制信号，HWDATA是AHB总线的写数据信号，HREADY是AHB总线的完成信号，HRDATA是AHB总线的读数据信号。
如图2所示，PCLK(PCLK，APB CLOCK)是APB总线的时钟信号，PADDR是APB总线的地址信号，PWRITE和PSEL是APB总线的控制信号，PENABLE是APB总线的使能信号，PWDATA是APB总线的写数据信号。
传统的，在通过AHB总线访问APB总线设备的时候，AHB总线和APB总线采用相同的时钟。AHB总线上过来的数据，可以在APB总线上采到，不需要做任何的同步。这种方法使得APB桥设计简单。然而，很多APB总线上的功能设备所需要的时钟频率大大的低于AHB总线上的功能设备，让这些设备跑和AHB总线一样的时钟频率增加了不必要的系统功耗，而且这种方法需要按节奏一次性完成数据传输，增加了系统潜在的错误风险。
发明内容
本发明的目的是在尽可能减少硬件开销的前提下，提供了一种AHB总线设备跨时钟域访问APB总线设备的电路及方法，AHB总线设备和APB总线设备可以运行在两个任意不同的时钟域下，减少功耗。
本发明是这样实现的：
一种AHB总线设备跨时钟域访问APB总线设备的电路，包括：AHB总线接口，作为电路的控制端，工作在AHB时钟域；APB总线接口，作为电路的被访问端，工作在APB时钟域；时钟同步电路，将AHB总线时钟域的标志信号同步到APB总线时钟域，处理后作为控制信号输出到APB总线接口，将APB总线时钟域的标志信号同步回AHB总线时钟域，作为传输完成信号送回AHB总线接口。
更进一步，所述AHB总线接口还包括AHB端寄存器，所述AHB总线接口发出的信号先存储在所述AHB端寄存器中；所述APB总线接口还包括APB端寄存器，所述APB总线接口发出的信号先存储在所述APB端寄存器中。
更进一步，所述时钟同步电路包括第一同步电路和第二同步电路，所述第一同步电路处理AHB总线时钟域到APB总线时钟域的启动信号，所述第二同步电路处理APB总线时钟域到AHB总线时钟域的完成标志信号。
更进一步，所述第一同步电路包括第一多路选择器、第一触发器、第二触发器、第三触发器、第四触发器、以及第一异或门。
更进一步，所述第二同步电路包括第五触发器和第六触发器。
更进一步，所述控制信号是采用单周期脉冲信号来传递的。
本发明还提供一种AHB总线设备跨时钟域访问APB总线设备的方法，包括：AHB总线接口接收到AHB总线设备传来的操作信息和数据，并保存所述操作信息和数据在AHB端寄存器内；AHB总线接口发出一个标志信号，同步该标志信号到APB时钟域并生成控制信号；APB总线接口采样到所述控制信号后，从AHB端寄存器读取相应的操作信息和数据，然后进行操作；当APB总线接口完成预定的操作以后，将操作结果数据保存在APB端寄存器；APB总线接口发出一个完成标志信号，并将其同步到AHB时钟域并生成传输完成信号；当AHB总线接口采到所述传输完成信号后，去APB端寄存器读取所述操作结果。
采用本发明的技术方案后，AHB总线设备和APB总线设备可以运行在两个任意不同的时钟域下，减少功耗。这种电路和方法不需要增加很多的硬件开销，只需要增加6个触发器就可以实现AHB总线设备对APB总线上设备的跨时钟域访问。
附图说明
图1是AHB总线传输协议示意图；
图2是APB总线传输协议示意图；
图3是片上系统的一个示例框图；
图4是根据本发明的AHB总线设备跨时钟域访问APB总线设备的框图；
图5是启动信号同步电路；
图6是完成标志信号同步电路。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图3所示，主处理器通过AHB总线协议访问AHB总线上的设备(如协处理器、DMA控制器)。通过APB总线，访问APB总线上的设备比如UART(Universal Asynchronous Receive/Transmitter)接口、GPIO(General Purpose Input Output)接口、SPI(Serial Peripheral Interface)接口、IIC(Inter-Integrated Circuit)接口等等。AHB总线和APB总线采用不同的时钟，因此需要做跨时钟域的处理。
图4是根据本发明的AHB总线设备跨时钟域访问APB总线设备的框图。
本发明的访问方法通过AHB总线接口单元和APB总线接口单元相互配合而实现，AHB总线接口发出对APB总线的访问标志信号。
如图4所示，AHB总线接口、AHB端寄存器、ahb2apb_pulse、hwrite、haddr、hwdata、apb2ahb_done、完成标志信号同步电路都工作在AHB时钟域(HCLK，AHB CLOCK)下，APB总线接口、启动标志信号同步电路、ahb2apb_done、APB端寄存器、prdata、apb2ahb_pulse都工作在APB时钟域(PCLK，APB CLOCK)下。
AHB总线接口作为访问的发起端，APB总线接口作为被访问端。所有跨时钟域的处理都在中间的时钟同步电路中完成，该模块用以将HCLK时钟域的启动标志信号ahb2apb_pulse同步到PCLK时钟域并生成启动信号ahb2apb_done。然后，把PCLK时钟域的完成标志信号apb2ahb_pulse同步回HCLK时钟域，并生成完成信号apb2ahb_done反馈回AHB总线接口。
为了说明本发明的工作过程，AHB总线设备对APB总线设备写某数据“A”的流程如下：
首先，AHB总线接口接收到AHB总线设备传来的操作信息和数据，并将这些数据保存在AHB端寄存器内。接着，AHB总线接口会发出一个标志信号ahb2apb_pulse，该标志信号如上所述的同步到APB时钟域并生成控制信号ahb2apb_done。APB总线接口采到该控制信号后，自动去AHB端寄存器读取相应的操作信息和数据，然后进行操作。当APB总线接口完成预定的操作以后，会同样的将操作结果的数据存放在APB端寄存器中，接着发出一个完成标志信号apb2ahb_pulse，该标志信号同步到AHB时钟域并生成传输完成信号apb2ahb_done，AHB总线接口采到该信号后便可以去APB端寄存器读取操作结果，完成一次操作。
在本发明采用的跨时钟域访问方法中，所有AHB总线信号都必须工作在AHB时钟域内。而且，AHB总线接口发出的信号hwrite、haddr、hwdata都必须先保存在AHB端寄存器中。而APB总线接口发出的信号prdata必须先保存在APB端寄存器中。
HCLK和PCLK是完全异步的，无任何频率和相位的限制。为了减少硬件开销，被访问端只在PCLK时钟域内采样ahb2apb_pulse并生成处于PCLK时钟域内的启动信号ahb2apb_done。所有保存在AHB端寄存器中的信号在访问过程中保持不变，所以，当ahb2apb_done信号生成时，hwrite、haddr、hwdata虽然是HCLK时钟域的信号，但是已经稳定，可以正确的被PCLK采样。apb2ahb_pulse信号需要从PCLK同步回HCLK，生成apb2ahb_done作为反馈信号给AHB总线接口，代表在APB时钟域一次访问完成。
对于AHB端寄存器，由于ahb2apb_pulse在经过了PCLK的同步之后才会生成ahb2apb_done，所以当APB总线接口收到ahb2apb_done时hwrite、haddr、hwdata已经稳定，APB总线接口可以直接采样hwrite、haddr、hwdata信号而不会生成亚稳态。
对于APB端寄存器，同样的，由于apb2ahb_pulse在经过了HCLK的同步之后才会生成apb2ahb_done，所以当AHB总线接口收到apb2ahb_done时prdata已经稳定，AHB总线接口可以直接采样prdata信号而不会生成亚稳态。
图5和图6是图4的时钟同步模块的电路图。该同步电路分成两个部分，分别处理AHB总线时钟域到APB总线时钟域的启动信号同步电路以及APB总线时钟域到AHB总线时钟域的完成标志信号同步电路。图5所示是启动信号同步电路。按照信号流向顺序，启动标志信号同步电路包括第一多路选择器、第一触发器(Ph)、第二触发器(P0)、第三触发器(P1)、第四触发器(P2)、第一异或门(输出ahb2apb_done)。图6是完成标志信号同步电路，其包括第五触发器(H0)、第六触发器(H1)。
其中，第一、第五、第六触发器都工作在AHB时钟域(HCLK，AHB CLOCK)下，第二、第三、第四触发器都工作在APB时钟域(PCLK，APB CLOCK)下。
所述第一多路选择器的两个信号输入端分别连接所述第一触发器的正、反相输出端，当所述第一多路选择器的选择信号为0时，选择输出所述第一触发器的正相输出，为1时选择输出所述第一触发器的反相输出。
所述第二触发器和所述第三触发器为两级串联并且之间无任何组合逻辑的触发器。所述第三触发器的正相输出端分别连接到所述第一异或门的一个输入端和所述第四触发器的数据输入端。
所述第四触发器的正相输出端连接到所述第一异或门的另一个输入端。所述第一异或门的输出端连接到APB总线接口模块。
所述第五触发器和所述第六触发器为两级串联并且之间无任何组合逻辑的触发器。所述第六触发器的正相输出端连接到AHB总线接口模块。
本发明的信号同步方法采用的是单周期脉冲信号来传递跨时钟域的控制信号。下面，对本发明的信号同步方法进行具体描述。
ahb2apb_pulse是AHB总线接口发出的启动标志信号。如图5所示，正常情况下，ahb2apb_pulse＝0，此时第一多路选择器选择的是第一触发器正相输出端的值(假设此时为0)。当出现脉冲时，第一个时钟周期，ahb2apb_pulse＝1，第一多路选择器选择输出第一触发器反相端的值(此时为1)，使得第一触发器的正相输出端的值也变为1而反相输出端的值变为了0，这时第二触发器输入端的值就变成1了；紧接着第二个时钟周期，ahb2apb_pulse＝0，恢复原值，完成一个脉冲，此时第一多路选择器选择第一触发器的正相输出端的值，也就是保持1不变；因此，一个脉冲过后，第二触发器输入端的值相当于做了一次翻转，这个信号经过处于APB总线时钟域的两级触发器(第二、第三触发器)同步采样，去亚稳态。然后，通过异或门来检查第三、第四触发器的输出值是否不相等，当二值不相等时，异或门输出1，信号ahb2apb_done作为启动信号送给APB总线接口，APB总线接口根据该信号去AHB端寄存器处读取需要的数据。
为了通知AHB总线接口APB总线操作已经完成，APB总线接口会再次发出一个脉冲信号apb2ahb_pulse，如图6所示。由于AHB总线时钟域是快时钟，而APB总线时钟是慢时钟，因此，PCLK域的apb2ahb_pulse信号只需要经过HCLK域第五、第六触发器两级同步后便可以直接得到apb2ahb_done信号。apb2ahb_done信号直接被AHB总线接口采样，AHB总线接口根据该信号去APB端寄存器处读取需要的数据或者进入等待状态等待下一次操作。
由上述硬件可见，在本发明的跨时钟域传递控制信号的时钟同步方法中，充分利用了AHB总线时钟域时钟比APB总线时钟快的特点，进行针对性的时钟同步，而且，整个同步过程中只传递了一比特信号，非常可靠。从硬件上来说，本发明只增加了6个触发器，开销很小。
使用本发明的方法，最差情况下，从ahb2apb_pulse到ahb2apb_done需要1个HCLK以及2个PCLK，从apb2ahb_pulse到apb2ahb_done需要2个HCLK以及1个PCLK，因此，这种方法完成一次传输所需要最大的延时为3个HCLK周期加上3个PCLK周期，延迟很小。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种AHB总线设备跨时钟域访问APB总线设备的电路，包括：
AHB总线接口，作为电路的控制端，工作在AHB时钟域；
APB总线接口，作为电路的被访问端，工作在APB时钟域；
时钟同步电路，将AHB总线时钟域的标志信号同步到APB总线时钟域，处理后作为控制信号输出到APB总线接口，将APB总线时钟域的标志信号同步回AHB总线时钟域，作为传输完成信号送回AHB总线接口。
2.如权利要求1所述的电路，其特征在于，所述AHB总线接口还包括AHB端寄存器，所述AHB总线接口发出的信号先存储在所述AHB端寄存器中；所述APB总线接口还包括APB端寄存器，所述APB总线接口发出的信号先存储在所述APB端寄存器中。
3.如权利要求2所述的电路，其特征在于，所述时钟同步电路包括第一同步电路和第二同步电路，所述第一同步电路处理AHB总线时钟域到APB总线时钟域的启动信号，所述第二同步电路处理APB总线时钟域到AHB总线时钟域的完成标志信号。
4.如如权利要求3所述的电路，其特征在于，所述第一同步电路包括第一多路选择器、第一触发器、第二触发器、第三触发器、第四触发器、以及第一异或门。
5.如如权利要求4所述的电路，其特征在于，所述第二同步电路包括第五触发器和第六触发器。
6.如权利要求1至5中任意一项所述的电路，其特征在于，所述控制信号是采用单周期脉冲信号来传递的。
7.一种AHB总线设备跨时钟域访问APB总线设备的方法，包括：
AHB总线接口接收到AHB总线设备传来的操作信息和数据，并保存所述操作信息和数据在AHB端寄存器内；
AHB总线接口发出一个标志信号，同步该标志信号到APB时钟域并生成控制信号；
APB总线接口采样到所述控制信号后，从AHB端寄存器读取相应的操作信息和数据，然后进行操作；
当APB总线接口完成预定的操作以后，将操作结果数据保存在APB端寄存器；
APB总线接口发出一个完成标志信号，并将其同步到AHB时钟域并生成传输完成信号；
当AHB总线接口采到所述传输完成信号后，去APB端寄存器读取所述操作结果。
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