CN101344875B

CN101344875B - 一种片上集成系统SoC的APB总线桥

Info

Publication number: CN101344875B
Application number: CN2008101183822A
Authority: CN
Inventors: 林川
Original assignee: Wuxi Vimicro Corp
Current assignee: Wuxi Zhonggan Microelectronics Co Ltd
Priority date: 2008-08-15
Filing date: 2008-08-15
Publication date: 2011-11-23
Anticipated expiration: 2028-08-15
Also published as: CN101344875A

Abstract

本发明披露了一种片上集成系统SoC的APB总线桥。该总线桥特征在于，包括：缓冲存储器，在APB总线桥的数据传输通道中串联设置，对APB总线桥的数据进行缓存；逻辑控制器，与所述APB总线桥串联设置的缓冲存储器并行设置，对APB总线中的读/写信号进行接收，并返回APB从设备读/写访问结束的信号；以及，对所述的缓冲存储器进行读/写控制，并把所述的缓冲存储器的弹出命令翻译成APB的协议，向APB从设备进行访问。本发明中增加的硬件简单，却有效提高了APB总线桥访问APB从设备的效率，减少了CPU的等待时间。

Description

一种片上集成系统SoC的APB总线桥

技术领域

本发明涉及一种片上集成系统SoC的APB总线桥。

背景技术

片上集成系统(SoC)一般包括多个功能模块，如处理器、DMA、各种硬件模块器等。各个硬件模块是通过处理器修改模块内部的控制寄存器来控制模块的运行。

图1示出AMBA总线的典型系统结构图。如图1所示，在APB总线桥的两侧，一边是AHB/ASB总线，一边是APB总线。AHB/ASB总线也称为系统总线，连接的是处理器(ARM CPU)、DMA总线控制器、高带宽芯片、高带宽存储器接口等高速设备。为了充分利用处理器(CPU)的高时钟频率和数据处理能力，CPU采用高速系统总线和系统通讯，如AHB协议。APB总线又称为外部总线，其连接的是UART、Timer、PI0和键盘等低速设备。对于这些低速设备，如URAT等外围端口和各个模块的控制寄存器，为了降低功耗，一般采用低速总线如APB协议，对于模块的控制和数据访问是通过访问模块的寄存器来实现。

图2示出APB总线桥的接口图。图3示出APB从设备的接口图。结合图2和图3知道，APB主要是由APB桥和APB从设备(sIave)组成，APB桥是APB中唯一的主设备，是AHB/ASB的从设备。APB桥将系统总线AHB/ASB和APB连接起来，并执行以下功能：锁存地址并保持有效，直到数据传送完成；译码地址并产生一个外部片选信号，在每次传送时只有一个片选信号(PSELx)有效；写传送(Write transfer)时驱动数据到APB；读传送(Read transfer)时驱动数据到系统总线AHB/ASB；传送时产生定时触发信号PENABLE；APB从单元具有简单灵活的接口，接口的具体实现是依赖于特定设计的，有许多不同的可能；当写传送时数据锁定在下列点：当PSELx为高电平时，在每个PCLK的上升沿，在PENABLE的上升沿；片选信号PSELx和地址信号PADDR可合并起来决定需要操作的寄存器。

传统设计中，每次CPU对APB从设备的请求，都必须等待当前APB从设备处理完传输后，才能结束。由于APB上各个设备时钟频率与CPU时钟频率可以相差数十倍，经过大量的系统仿真发现，绝大多数CPU访问模块寄存器，都是为了修改模块的状态，即对APB进行写操作。这样的APB效率较低，CPU等待APB总线访问的时间也较大。

同时，APB总线桥可能访问不存在的寄存器地址空间，或者访问某些已经被关断时钟的模块寄存器。这种操作将导致APB总线上，slave端的握手信号无法产生回馈给APB总线桥，导致系统被挂起，也即死锁。

发明内容

本发明的目的在于提高APB总线桥的效率，减少CPU等待APB总线访问的时间，提供了一种全新的片上集成系统SoC的APB总线桥。

根据本发明，提供了一种片上集成系统SoC的APB总线桥，包括：

缓冲存储器，在APB总线桥的数据传输通道中串联设置，对APB总线桥的数据进行缓存；

逻辑控制器，与所述APB总线桥串联设置的缓冲存储器并行设置，对APB总线中的读/写信号进行接收，并返回APB从设备读/写访问结束的信号；以及，对所述的缓冲存储器进行读/写控制，并把所述的缓冲存储器的弹出命令翻译成APB的协议，向APB从设备进行访问。

优选地，还包括超时控制器，与APB总线桥并行设置，其中：

由所述的超时控制器在对APB总线桥向APB从设备发起访问的时候，接收访问开始的信号；

在规定时间内，所述的逻辑控制器没有收到访问完成的信号，产生一个中断信号给所述的逻辑控制器，强制结束当前APB从设备的访问。

根据本发明，为提高APB总线桥对APB从设备的操作效率，同时减少CPU等待APB总线访问的时间，因此在APBbridge中加入一定硬件逻辑，加速APB写操作，给出了一种全新的片上集成系统SoC的APB总线桥。

附图说明

下面将参照附图对本发明的具体实施方案进行更详细的说明，其中：

图1是AMBA总线的典型系统结构图；

图2是APB总线桥的接口结构图；

图3是APB从设备的接口结构图；

图4是本发明的APB总线桥的结构图；

图5是APB2.0的传输协议图；

图6是AHB3.0的传输协议图；以及

图7是APB3.0的传输协议图。

具体实施方式

为了提高APB总线桥的效率，减少CPU等待APB总线访问的时间，本发明提供了一种片上集成系统SoC的APB总线桥。接下来将以基于AMBA总线的典型系统为例，具体说明该APB总线桥。

在AMBA总线的典型系统设计中，APB从设备会分配一个较大的地址空间，如128MB，每个模块的寄存器再从中分配一个固定的地址小空间，如每个模块256KB，这样做可以方便在系统增加模块，而不需要影响APB总线桥的硬件逻辑。在系统不需要添加模块的情况下，在APB总线桥中加入一定硬件逻辑，加速APB写操作，可以极大减少CPU等待APB总线访问的时间。因此，在APB总线桥的数据传输通道中串联设置缓冲存储器，进行APB总线桥数据的缓存；同时，与所述APB总线桥串联设置的缓冲存储器并行设置逻辑控制器，对APB总线中的读/写信号进行接收，并返回APB从设备读/写访问结束的信号；由所述的逻辑控制器对所述的缓冲存储器进行读/写控制，并把所述的缓冲存储器的弹出命令翻译成APB的协议，向APB从设备进行访问。

图4示出本发明的APB总线桥的结构图。该APB总线桥的结构与通常典型APB总线桥相比，结构上有所变化：

在APB总线桥的数据通道中串行连接一个FIFO缓冲存储器，该FIFO缓冲存储器工作在CPU的时钟频率下。AHB请求代表从CPU发过来的AHB访问信号，AHB HREADY代表APB总线桥反馈回CPU的访问结束握手信号。APB请求代表从APB总线桥向APB从设备发出的APB访问信号。APB HREADY代表APB从设备反馈回APB总线桥的访问结束握手信号。

当数据从CPU写入FIFO缓冲存储器后，就由逻辑控制器产生AHBHREADY信号立即通知CPU当前写操作已完成，CPU可以释放总线进行后继工作。而实际的写APB操作则根据APB的协议和时钟频率关系，在后继时刻正常处理。为了保证数据一致性，当CPU读APB访问时，需要将FIFO缓冲存储器内所有操作执行完，再做读操作。

相应的，也增加了FIFO的逻辑控制器，对FIFO的读/写加以控制，把缓冲存储器的弹出命令翻译成相应的APB协议，向APB从设备进行访问。

进一步，为了避免访问时死锁发生，在一个实施例中，还与APB总线桥并行设置超时控制器；由所述的超时控制器在对APB总线桥向APB从设备发起访问的时候，接收访问开始的信号；在规定时间内，所述的逻辑控制器没有收到访问完成的信号，产生一个中断信号给所述的逻辑控制器，强制结束当前APB从设备的访问。

在另一个实施例中，该超时控制器可替换为超时计数器(time outcounter)。当APB bridge发起对APB从设备的访问时，该计数器开始计数，当发现在规定时间内，设备没有回馈访问完成的握手信号时，可以判定当前访问的地址没有有效设备，如错误访问了无效地址空间或设备时钟被关断。计数器将产生一个中断反馈回处理器，并强制结束当前APB访问，进行下一次APB访问操作。

在增加了相应的硬件逻辑后，其具体的工作过程如下：

FIFO代表多级先入先出的缓冲存储器。其保存CPU发过来请求的地址、写数据和写有效。FIFO的所有命令必须按其进入的顺序弹出FIFO。FIFO的读写指针由FIFO逻辑控制器来控制。在一个实施例中，弹出FIFO的命令会翻译成APB3.0的协议，向APB从设备请求访问。每次弹出命令的第一个时钟周期，会激活信号传送开始(TransferBegin)，给超时控制器(Time Out Count)，由其进行计数。当计数达到软件可配的超时数值时，超时控制器会发出一个中断通知软件，APB从设备访问超时，同时，该中断也作为一个虚拟的APB HREADY，反馈给FIFO逻辑控制器作为实际的当前APB访问结束信号。

如果该请求是写(Write)操作，且当前FIFO非满，则将写命令和写数据写入FIFO，立即返回AHB HREADY给CPU，通知CPU当前写操作已经完成。如果该请求是读操作(Read)，则需要等待该读操作从APB从设备反馈的APB HREADY有效，或者该读操作已经超时，才可以将AHBHREADY反馈回CPU。

由上面硬件可见，FIFO的存在，使得AHB写操作可以被缓存，加速CPU的写操作。同时也保证了读写的一致性。而超时控制器逻辑，可以有效避免由于APB从设备导致的系统死锁，提高了系统的可靠性。

图5是APB2.0的传输协议图，图6是AHB3.0的传输协议图，以及图7是APB3.0的传输协议图。

一个典型的AHB总线工作过程包括以下两个阶段：地址传送阶段(Address phase)：它将只持续一个时钟周期。在HCLK的上升沿数据有效。所有的从单元都在这个上升沿来采样地址信息。数据传送阶段(Dataphase)：它需要一个或几个时钟周期。可以通过HREADY信号来延长数据传输时间，当HREADY信号为低电平时，就在数据传输中加入等待周期，直到HREADY信号为高电平才表示这次传输阶段结束。

相应的，APB总线的工作过程是和AHB相匹配的，其特性包括：两个时钟周期传输；无需等待周期和回应信号；控制逻辑简单，只有四个控制信号。系统初始化为I DLE状态，此时没有传输操作，也没有选中任何从模块。当有传输要进行时，PSELx＝1，PENABLE＝0，系统进入SETUP状态，并只会在SETUP状态停留一个周期。当PCLK的下一个上升沿时到来时，系统进入ENABLE状态。系统进入ENABLE状态时，维持之前在SETUP状态的PADDR、PSEL、PWRITE不变，并将PENABLE置为1。传输也只会在ENABLE状态维持一个周期，在经过SETUP与ENABLE状态之后就已完成。之后如果没有传输要进行，就进入I DLE状态等待；如果有连续的传输，则进入SETUP状态。

本发明所使用添加的装置，并不改变原总线桥的功能，不影响其协议的有效性和一致性，只是提高总线桥的效率和增强总线桥的稳定性，FIFO缓冲存储器和超时控制器的设置，只是分别针对加快总线桥的访问从设备的速度和避免在访问过程中的死锁。而逻辑控制器是对缓冲存储器的读/写加以控制，并把缓冲存储器的弹出命令翻译成相应的APB协议，向APB从设备进行访问。

在类似APB总线桥的总线结构中，只要满足信号握手协议，本发明的方法均可以在这样的总线结构中应用和实施。

以上对本发明的具体描述旨在说明具体实施方案的实现方式，不能理解为是对本发明的限制。本领域普通技术人员在本发明的教导下，可以在详述的实施方案的基础上做出各种变体，这些变体均应包含在本发明的构思之内。本发明所要求保护的范围仅由所述的权利要求书进行限制。

Claims

1.一种片上集成系统SoC的APB总线桥，其特征在于，包括：

逻辑控制器，与所述缓冲存储器并行设置，对APB总线中的读/写信号进行接收，并返回APB从设备读/写访问结束的信号；以及，对所述的缓冲存储器进行读/写控制，并把所述的缓冲存储器的弹出命令翻译成APB协议，向APB从设备进行访问。

2.如权利要求1所述的APB总线桥，其特征在于，所述逻辑控制器对所述缓冲存储器进行读/写控制是通过指针方式实现的。

3.如权利要求1所述的APB总线桥，其特征在于，还包括超时控制器，与APB总线桥并行设置，其中：

由所述超时控制器在对APB总线桥向APB从设备发起访问的时候，接收访问开始的信号；

在规定时间内，所述逻辑控制器没有收到访问完成的信号，产生一个中断信号给所述逻辑控制器，强制结束当前APB从设备的访问。

4.如权利要求1所述的APB总线桥，其特征在于，所述缓冲存储器为多级的先入先出式缓冲存储器。

5.如权利要求1所述的APB总线桥，其特征在于，所述APB协议为APB2.0协议或APB3.0协议。

6.如权利要求3所述的APB总线桥，其特征在于，APB从设备访问超时的情况下，所述逻辑控制器产生的中断信号通过旁路通知上层软件。

7.如权利要求3所述的APB总线桥，其特征在于，还包括选通器，其中：

对所述APB从设备访问完成信号和所述超时控制器产生的中断信号通过进行选通，并送入所述逻辑控制器。

8.如权利要求3所述的APB总线桥，其特征在于，所述超时控制器为超时计数器。

9.如权利要求7所述的APB总线桥，其特征在于，所述选通器为或门，对所述APB从设备访问完成信号和所述超时控制器产生的中断信号进行相或判断，并把该判断结果送入所述逻辑控制器。