JPH05114294A

JPH05114294A - シナプス表現回路および半導体神経回路網装置

Info

Publication number: JPH05114294A
Application number: JP3273789A
Authority: JP
Inventors: Yutaka Arima; 裕有馬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-22
Filing date: 1991-10-22
Publication date: 1993-05-07
Also published as: US5386149A

Abstract

(57)【要約】【目的】シナプス表現回路が表現するマルチレベルの
シナプス荷重値を長時間にわたって安定に保持すること
を目的とする。【構成】シナプス表現回路は、シナプス荷重値を格納
するための容量Ｃ０と、この容量Ｃ０に格納された蓄積
電荷量を修復するためのリフレッシュ制御回路１５０を
含む。リフレッシュ制御回路１５０は、この容量Ｃ０の
シナプス荷重値を与える電極Ｎ２の電圧Ｖｃをリフレッ
シュ制御信号Ｒｅｆ＋，Ｒｅｆ−と比較する比較器Ｃｏ
ｐ１と、この比較器Ｃｏｐ２の出力に応答してチャージ
ポンプ動作を介してキャパシタＣ０の蓄積電荷量を修正
するキャパシタＣｒを含む。リフレッシュ制御信号はそ
のレベルが離散的に変化される。【効果】リフレッシュ制御回路によりキャパシタＣ０
の蓄積電荷量が確実にリフレッシュ制御信号が規定する
レベルに修復されるため、安定に長時間シナプス荷重値
を保持するシナプス表現回路およびこのシナプス表現回
路を用いた大規模神経回路網装置を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は神経回路網を電子的に
実現する半導体神経回路網装置に関し、特にニューロン
を所定の結合強度を通して結合するシナプスを表現する
シナプス表現回路に関する。より特定的には、シナプス
荷重値を任意の値に設定することのできるシナプス表現
回路およびこのシナプス表現回路を含む半導体神経回路
網装置に関する。

【０００２】

【従来の技術】生体細胞（ニューロン）をモデルとして
用いた計算処理手法が種々提案されている。このような
処理手法の１つにボルツマンマシンと呼ばれる並列情報
処理機械がある。ボルツマンマシンは、１９８５年に
Ｄ．Ｈ．Ａｃｋｌｅｙ（ディー・エッチ・アクレイ）等
によって提案されたニューラルネット（神経回路網）を
表現する数理モデルの一種であり、ニューロンの状態遷
移が確率的に行なわれることを特徴としている。ニュー
ロン間の結合の強さ（以下、シナプス荷重と称す）Ｗｉ
ｊが対称（Ｗｉｊ＝Ｗｊｉ）であり、かつ自己結合がな
い（Ｗｉｉ＝０）場合には、系（ニューラルネット）の
温度表現パラメータＴが有限な値において、系の定常分
布ｐ（ｚ）が次式のボルツマン分布で与えられることか
らこのような名前が付けられる。ここで、シナプス荷重
Ｗｉｊは、ニューロンｉとニューロンｊとの間のシナプ
ス荷重を示す。

【０００３】ｐ（ｚ）＝Ｃ・ｅｘｐ（−Ｕ（ｚ）／Ｔ）Ｕ（ｚ）：系のポテンシャル関数ｚ：ニューロンのとる系の状態Ｃ：規格化係数上述のような各ニューロンの状態決定に対する確率の導
入により、ニューラルネット系は、状態エネルギの局所
的極小値につかまることなく大所的極小値へ収束するこ
とが期待される。つまり、よりもっともらしい解を発見
できることが期待される。このようなボルツマンマシン
は複雑なコスト問題の解決や、パターン認識および連想
記憶などの非アルゴリズミックな問題の解決を得意とす
る装置であり、問題解決にアルゴリズムを必要とするチ
ューリングマシンとは対照的な性質を有する。

【０００４】このようなボルツマンマシンを効率よく高
速に表現することのできる装置として、ニューラルネッ
トの動作を真似た強力な並列処理系を半導体集積回路に
より実現することがいくつか既に試みられている。従来
の集積回路化された神経回路網半導体回路装置の構成お
よび動作について説明する前にボルツマンマシンの動作
原理について簡単に説明する。

【０００５】図１０は、一般的なニューロンモデルの構
成および動作原理を示す図である。図１０において、ニ
ューロンユニットｉは、他のユニットｋ，ｊ，ｍからの
出力信号Ｓｋ，Ｓｊ，およびＳｍを受ける入力部Ａと、
入力部Ａからの信号を予め定められた規則に従って変換
する変換部Ｂと、変換部Ｂからの信号を出力する出力部
Ｃとを含む。

【０００６】入力部Ａは、ニューロンユニットｋ，ｊお
よびｍに対して所定のシナプス荷重Ｗ（以下、シナプス
荷重を総称的に示す場合、符号Ｗを用いる）を有する。
たとえば、ニューロンユニットｋからの出力信号Ｓｋ
は、入力部Ａでシナプス荷重Ｗｉｋを付されてＷｉｋ・
Ｓｋに変換された後、変換部Ｂへ伝達される。

【０００７】変換部Ｂは、入力部Ａから与えられた入力
信号の総和がある条件を満足すると発火して出力部Ｃへ
信号を伝達する。このニューロンユニットのモデルを生
体細胞に対応させると、入力部Ａは樹状突起に対応し、
変換部Ｂは細胞体本体に対応し、かつ出力部Ｃは軸索に
対応する。

【０００８】このニューロンモデルにおいては、各ニュ
ーロンユニットは２つの状態、すなわちＳｉ＝０（非発
火状態）およびＳｉ＝１（発火状態）をとると仮定され
る。各ニューロンユニットはその入力に応じて自身の状
態を更新する。ニューロンユニットｉの総入力は、Ｕｉ＝ΣＷｉｊ・Ｓｊ＋Ｗｉｉで定義される。ただし総和Σはｊに関して行なわれる。
ここで、Ｗｉｊ＝Ｗｊｉとなる対称なシナプス結合が仮
定されており、また−Ｗｉｉはニューロンユニットｉの
しきい値に対応する。

【０００９】ニューロンユニットの状態の更新は各ユニ
ット間で非同期的に行なわれかつ確率的に行なわれる。
ニューロンユニットｉが状態を更新するとき新しい状態
が１になる確率ｐ（Ｓｉ＝１）は、ｐ（Ｓｉ＝１）＝１／（１＋ｅｘｐ（−Ｕｉ／Ｔ））で与えられる。ここで、Ｔは物理系における温度と同様
の働きをするパラメータであり、正の値をとり、通常
“温度”と呼ばれる。

【００１０】図１１は、各温度Ｔに対する入力の総和Ｕ
ｉと確率ｐ（Ｓｉ＝１）の関係を示す図である。図１１
から見られるように、ニューロンユニットｉは、温度Ｔ
が大きい場合にはほぼホランダムに確率１／２で“０”
または“１”のいずれかの値をとり、温度Ｔが０に近い
場合には、ほぼ決定論的にしきい値論理（入力の総和が
あるしきい値を超えたときにその状態が“１”となる論
理）に従う。

【００１１】ある時刻におけるボルツマンマシンの状態
はすべてのユニットのオン（Ｓ＝１）およびオフ（Ｓ＝
０）の組合わせで表わされる。ただし、Ｓはニューロン
ユニットの出力信号を総称的に示す。ある状態にある系
に対してエネルギＥは次のように定義される。

【００１２】Ｅ＝−ΣＷｉｊ・Ｓｉ・Ｓｊただし、総和Σはｉ＜ｊの関係を満足する添字ｉおよび
ｊのすべてについて行なわれる。また、この式において
は、各ニューロンユニットのしきい値は０と仮定されて
いる。このしきい値０の状態は、各ニューロンユニット
に対し常時オン状態（Ｓ＝１）であるユニットを設け、
その結合強度を各ユニットのしきい値に等しくかつその
符号が反対であるように設定することにより実現され
る。

【００１３】任意の初期状態から出発した各ニューロン
ユニットが動作を続けると、ボルツマンマシンは各ニュ
ーロンユニットのシナプス荷重Ｗによって定められる確
率的な平衡状態に近づく。この場合、ボルツマンマシン
が状態αをとる確率Ｐ（α）は、前述のごとく、次式Ｐ（α）＝Ｃ・ｅｘｐ（−Ｅα／Ｔ）で与えられる。ただしＥαは、状態αにおけるニューラ
ルネットワーク系のエネルギを示す。

【００１４】ボルツマンマシンにおいては、大所的エネ
ルギ極小値に到達するためにシミュレーテッドアニーリ
ングといわれる手法が用いられる。２つの大所的状態α
およびβの相対的な確率が、Ｐ（α）／Ｐ（β）＝ｅｘｐ（−（Ｅα−Ｅβ）／Ｔ）で与えられる。最低エネルギ状態は任意の温度で常に最
もよく生じる確率が高い。通常、熱平衡状態へ到達する
時間は長いため、アニールは高温から始め徐々に温度を
下げていくのが好ましいとされる。この状態遷移は、通
常、結晶格子におい各結晶原子が与えられた温度におい
て最低エネルギ状態を取る位置へ移行する状態と類似し
ている。

【００１５】ボルツマンマシンにおける問題は、入出力
データの確率分布を外から与えないでなるべく正確にネ
ットワーク自体がその分布を実現できるような重み、す
なわちシナプス荷重を見出すことである。このようなシ
ナプス荷重Ｗを調整する際に用いられる学習則の基本方
程式としては、 ΔＷｉｊ＝η・（ｐ⁺ｉｊ−ｐ^-ｉｊ） …（１）が用いられることが多い。ここで、ｐ⁺ｉｊは、外部か
ら教師情報を与え、ニューラルネットワークが動いて平
衡状態に達したときにニューロンユニットｉとニューロ
ンユニットｊの状態がともに“１”となる期待値であ
る。ｐ^-ｉｊは外部から教師情報を与えない場合のニュ
ーロンユニットｉとニューロンユニットｊの状態がとも
に“１”となる期待値に対応する。上述の式（１）にお
いてｐ⁺ｉｊの項は、隣り合ったニューロンユニットｉ
とニューロンユニットｊがともに活性化しているときに
両者の間の結合が強化されることを意味している。これ
はヘブ（Ｈｅｂｂ）の学習則と呼ばれるシナプス結合の
強化学習機構に対応する。

【００１６】ｐ^-ｉｊの項は、外部から出力が与えられ
ない状態で、隣り合ったユニットｉとユニットｊがとも
に活性化しているときに、その間の結合（シナプス荷重
Ｗｉｊ）が弱められる（小さくなる）ことを意味してお
り、これは通常、反学習と呼ばれている。次に、ボルツ
マンマシンにおける学習アルゴリズムについて簡単に説
明する。

【００１７】ボルツマンマシンにおける学習アルゴリズ
ムは操作１（プラス（＋）フェーズ）、操作２（マイナ
ス（−）フェーズ）および操作３を含む。

【００１８】操作１（プラスフェーズ）：入力ユニット
および出力ユニット（可視ユニット）の状態は、入力デ
ータおよび出力データ（教師データ）が各々パターンの
出現確率に従って示す特定のパターンに固定される。操
作１は、（ａ）焼鈍過程、（ｂ）データ収集過程および
（ｃ）ｐ⁺ｉｊを求める過程を含む。焼鈍過程（ａ）に
おいては、各温度Ｔに対して次式（２）および（３）に
従って各ユニットの状態が変更される。

【００１９】 ΔＥｉ＝ΣＷｉｊ・Ｓｊ …（２）Ｐｉ＝１／（１＋ｅｘｐ（−ΔＥｉ／Ｔ）） …（３）ただし式（２）おいて総和Σは添字ｊについて行なわ
れる。この式（２）はニューラルネット全体のエネルギ
Ｅに対して、ユニットｉの状態Ｓｉが“０”のときと
“１”のときのエネルギギャップを与える。式（３）
は、このエネルギギャップが生じたときのユニットｉの
新しい状態Ｓｉが“１”をとる確率を与える。焼鈍過程
（ａ）においては、温度Ｔは高温から始まって低温へ順
次移行される。この温度Ｔが低温へ移行し、所定のアニ
ーリング手続の終了時にはニューラルネットワークは最
低エネルギ状態へ緩和していき、熱平衡状態に達したと
仮定される。

【００２０】データ収集過程（ｂ）においては、焼鈍過
程（ａ）を所定回数繰り返した後、互いに結合している
ユニットのそれぞれの状態Ｓがともに“１”となってい
る回数を求める。

【００２１】ｐ⁺ｉｊを求める過程（ｃ）においては、
上述の焼鈍過程（ａ）とデータ収集過程（ｂ）とを再び
教師パターンに対応して所定回数繰り返した後、過程
で得られたデータの平均値を求め、この平均値をｐ⁺ｉ
ｊと仮定する。

【００２２】操作２（マイナスフェーズ）も同様に焼鈍
過程（ａ）、データ収集過程（ｂ）およびｐ^-ｉｊを求
める過程（ｃ）を含む。操作２における各過程（ａ）、
（ｂ）および（ｃ）は操作１（プラスフェーズ）の場合
と同様の手続である。ただし、操作２（マイナスフェー
ズ）においては、入力データに対応するユニット（入力
ユニット）のみが教師データの出現確率に従ってその状
態が固定される。操作２においては、操作１と同様に過
程（ａ）、（ｂ）および（ｃ）が繰り返された後、過程
（ｃ）において得られた平均値がｐ^-ｉｊと仮定され
る。

【００２３】操作３においては、得られた平均値ｐ⁺ｉ
ｊおよびｐ^-ｉｊから、 ΔＷｉｊ＝η・（ｐ⁺ｉｊ−ｐ^-ｉｊ） …（４）の関係式に従ってシナプス荷重Ｗｉｊの変更が行なわれ
る。ここで、ηは１回のシナプス荷重Ｗｉｊの変化量の
程度を決める正の定数である。上式（４）から明らかな
ように、シナプス荷重Ｗｉｊの変更量は、２つの互いに
結合されているユニットｉおよびｊの状態によってのみ
決定される。学習の最終目的は式（４）に示される変更
量ΔＷｉｊをできるだけ小さく、理想的には０に収束さ
せることである。

【００２４】上述のような学習機能を備える神経回路網
（自己想起型ボルツマンマシンと呼ばれる）を半導体電
子回路で実現した装置は種々提案されており、本発明者
グループも既に集積化に適した構造を備えかつ高速動作
性および高学習効率を有する半導体神経回路網集積回路
装置を提案している（特願平１−１２１９１６参照）。

【００２５】図１２は、本発明者のグループが提案した
半導体神経回路網集積回路装置の全体の構成の一例を示
す図である。図１２においては、ニューロンの数が５個
の場合の神経回路網を実現する集積回路装置の構成が示
される。図１２において、神経回路網集積回路装置は、
１列に配置される５個のニューロンユニットＮＵ１，Ｎ
Ｕ２，ＮＵ３，ＮＵ４およびＮＵ５と、実質的に直角三
角形の形状に配置されるシナプス表現回路ＳＹ１〜ＳＹ
１０を含む。ニューロンユニットＮＵ１〜ＮＵ５のそれ
ぞれの入力部には樹状突起信号線ＤＥ１，ＤＥ２，ＤＥ
３，ＤＥ４およびＤＥ５が接続される。ニューロンユニ
ットＮＵ１〜ＮＵ５の各々は、対応の樹状突起信号線Ｄ
Ｅ１〜ＤＥ５上の信号を、その内部に含まれるアニール
情報と比較し、その比較結果に基づいて“１”または
“０”の状態信号Ｓ１〜Ｓ５を発生する。

【００２６】この神経回路網集積回路装置はさらに、状
態信号ＳＩ１，ＳＩ２，ＳＩ３，ＳＩ４およびＳＩ５を
それぞれ伝達する軸索信号線ＡＸ１，ＡＸ２，ＡＸ３，
ＡＸ４およびＡＸ５を含む。状態信号ＳＩ１〜ＳＩ５
は、外部から与えられる入力データであってもよく、ま
た別の層から伝達される状態信号であってもよい。

【００２７】シナプス表現回路ＳＹ１〜ＳＹ１０の各々
は、対応の軸索信号線ＡＸ（軸索信号線ＡＸ〜ＡＸ５を
総称的に示す場合には符号ＡＸを用いる）から与えられ
た状態信号ＳＩに、そこに格納されたシナプス荷重Ｗを
重み付けした信号Ｗ・Ｓを対応の樹状突起信号線ＤＥ
（樹状突起信号線ＤＥ１〜ＤＥ５を総称的に示す場合に
は符号ＤＥを用いる）へ伝達する。

【００２８】この半導体神経回路網集積回路装置のモデ
ルであるボルツマンマシンにおいては、シナプス荷重Ｗ
は対称性を有しており、Ｗｉｊ＝Ｗｊｉである。したが
って、１つのシナプス表現回路ＳＹ（シナプス表現回路
を総称的に示す場合、符号ＳＹを用いる）が２つのシナ
プス荷重を与える。

【００２９】軸索信号線ＡＸ１は、シナプス表現回路Ｓ
Ｙ１，ＳＹ２，ＳＹ３およびＳＹ４の第１の軸索信号入
力端子に接続される。軸索信号線ＡＸ２は、シナプス表
現回路ＳＹ１の第２の軸索信号入力端子と、シナプス表
現回路ＳＹ５，ＳＹ６およびＳＹ７のそれぞれの第１の
軸索信号入力端子に接続される。軸索信号線ＡＸ３は、
シナプス表現回路ＳＹ２およびＳＹ５のそれぞれの第２
の軸索信号入力端子と、シナプス表現回路ＳＹ８および
ＳＹ９のそれぞれの第１の軸索信号入力端子に接続され
る。軸索信号線ＡＸ４は、シナプス表現回路ＳＹ３，Ｓ
Ｙ６およびＳＹ８の第２の軸索信号入力端子と、シナプ
ス表現回路ＳＹ１０の第１の軸索信号入力端子とに接続
される。軸索信号線ＡＸ５は、シナプス表現回路ＳＹ
４，ＳＹ７，ＳＹ９およびＳＹ１０の第２の軸索信号入
力端子に接続される。

【００３０】樹状突起信号線ＤＥ１は、シナプス表現回
路ＳＹ１，ＳＹ２，ＳＹ３およびＳＹ４からの第１の樹
状突起信号出力端子からの出力信号を加算してニューロ
ンユニットＮＵ１へ伝達する。樹状突起信号線ＤＥ２
は、シナプス表現回路ＳＹ１の第２の樹状突起信号出力
端子からの出力信号とシナプス表現回路ＳＹ５，ＳＹ６
およびＳＹ７の第１の樹状突起信号出力端子からの出力
信号を加算してニューロンユニットＮＵ２へ伝達する。
樹状突起信号線ＤＥ３は、シナプス表現回路ＳＹ２，Ｓ
Ｙ５の第２の樹状突起信号出力端子からの出力信号とシ
ナプス表現回路ＳＹ８およびＳＹ９の第１の樹状突起信
号出力端子からの出力信号とを加算してニューロンユニ
ットＮＵ３へ伝達する。

【００３１】樹状突起信号線ＤＥ４は、シナプス表現回
路ＳＹ３，ＳＹ６およびＳＹ８の第２の樹状突起信号出
力端子からの出力信号とシナプス表現回路ＳＹ１０の第
１の樹状突起信号出力端子からの出力信号とを加算して
ニューロンユニットＮＵ４へ伝達する。樹状突起信号線
ＤＥ５は、シナプス表現回路ＳＹ４，ＳＹ７，ＳＹ９お
よびＳＹ１０の第２の樹状突起信号出力端子からの出力
信号を加算してニューロンユニットＮＵ５へ伝達する。
ニューロンユニットＮＵ１〜ＮＵ５は対応の樹状突起信
号線ＤＥ１〜ＤＥ５を介して伝達される信号に従って発
火または非発火状態となる。

【００３２】図１３は、図１２に示すシナプス表現回路
の構成を概略的に示すブロック図である。図１３におい
て、シナプス表現回路ＳＹは、シナプス荷重値情報を格
納するシナプス荷重値格納回路１０１と、神経回路網の
学習モード時に関連の２つの状態信号（軸索信号）Ｓｉ
およびＳｊに従ってシナプス荷重修正信号を発生する学
習制御回路１１０と、シナプス荷重修正信号に応答し
て、シナプス荷重値格納回路１０１に格納されたシナプ
ス荷重値情報を修正するシナプス荷重修正回路１０３
と、第２の軸索信号入力端子へ与えられた状態信号Ｓｊ
にシナプス荷重値格納回路１０１に格納されたシナプス
荷重値を重み付けし、この重み付けした信号Ｗｉｊ・Ｓ
ｊを樹状突起信号線ＤＥｊへ伝達するシナプス結合表現
回路１０５と、第１の軸索信号入力端子へ伝達された状
態信号Ｓｉにシナプス荷重値格納回路１０１に格納され
たシナプス荷重値を付加し、信号Ｗｊｉ・Ｓｉを生成し
て樹状突起信号線ＤＥｉ上へ伝達するシナプス結合表現
回路１０７とを備える。

【００３３】このシナプス表現回路ＳＹが表現するシナ
プス荷重は対称性を有しており、Ｗｊｉ＝Ｗｉｊであ
る。このシナプス荷重値情報はシナプス荷重値格納回路
１０１に格納される。シナプス荷重値格納回路１０１は
このシナプス荷重値情報を電荷の形態で格納する容量Ｃ
Ａを含む。容量ＣＡが格納する電荷量は連続的に変化可
能であり、したがって、このシナプス荷重値格納回路１
０１が格納するシナプス荷重値はアナログ的に変化す
る。

【００３４】学習制御回路１１０は、学習の有無を示す
制御信号Ａｃｐを受ける端子Ｐと、学習フェーズ（プラ
スフェーズまたはマイナスフェーズ）を示す信号Ｃ＋／
−を受ける端子Ｃと、状態信号Ｓｉを受ける入力端子Ｓ
１と、状態信号Ｓｊを受ける入力端子Ｓ２と、学習モー
ド時において、状態信号ＳｉおよびＳｊの状態に従って
シナプス荷重値格納回路１０１に格納されたシナプス荷
重値を増加させるための第１の修正信号Ｉを発生する端
子Ｉｐと、学習モード時に、状態信号ＳｉおよびＳｊに
従って、シナプス荷重値格納回路１０１に格納されたシ
ナプス荷重値を減少させるための第２の修正信号Ｄを発
生する端子Ｄｐを含む。

【００３５】シナプス荷重修正回路１０３は、第１の修
正信号Ｉを受ける端子Ｖと、第２の修正信号Ｄを受ける
端子Ｌと、端子ＶおよびＬに与えられた修正信号Ｉおよ
びＤに従ってシナプス荷重値格納回路１０１に格納され
たシナプス荷重値を調整する信号を発生する出力端子Ｍ
を含む。

【００３６】シナプス荷重値格納回路１０１は、その一
方電極がノードＮに接続され、その他方電極が基準電位
Ｖに結合される容量ＣＡを含む。容量ＣＡに蓄積される
電荷量がシナプス荷重修正回路１０３からの信号に従っ
て増減される。

【００３７】シナプス結合表現回路１０５および１０７
は、ともに同一の構成を有しており、状態信号Ｓ（Ｓｉ
またはＳｊ）を受ける状態信号入力端子Ｖｓと、シナプ
ス荷重値格納回路１０１が格納するシナプス荷重値情報
を受ける端子Ｖｃと、状態信号とシナプス荷重値との積
結果を示す電流（荷重化電流）を出力する端子Ｉｏを含
む。

【００３８】図１４は、図１３に示す学習制御回路の具
体的構成の一例を示す図である。図１４において、学習
制御回路１１０は、学習フェーズ指示信号Ｃ＋／−を受
けるインバータ回路Ｇ２と、入力端子Ｓ１およびＳ２へ
与えられる状態信号ＳｉおよびＳｊを受けるＮＡＮＤ回
路Ｇ３と、端子Ｐに与えられる学習制御信号Ａｃｐとイ
ンバータ回路Ｇ２の出力とＮＡＮＤ回路Ｇ３の出力とを
受けるＮＯＲ回路Ｇ４と、制御信号Ａｃｐと学習フェー
ズ指示信号Ｃ＋／−とＮＡＮＤ回路Ｇ３の出力を受ける
ＮＯＲ回路Ｇ５とを含む。ＮＯＲ回路Ｇ４から第１の修
正信号Ｉが発生され、ＮＯＲ回路Ｇ５から第２の修正信
号Ｄが発生される。まず、この学習制御回路１１０の動
作について以下に説明する。

【００３９】非学習時においては、制御信号Ａｃｐは
“Ｈ”に固定される。この場合、端子Ｓ１およびＳ２へ
それぞれ与えられる状態信号ＳｉおよびＳｊの論理状態
にかかわらずＮＯＲ回路Ｇ４およびＧ５の出力はともに
“Ｌ”固定であり、修正信号ＩおよびＤは発生されな
い。すなわちこの状態においては、シナプス荷重値格納
回路１０１に格納されたシナプス荷重値は修正されな
い。

【００４０】学習時においては、端子Ｐへ一定の周期お
よびパルス幅を有するパルス信号が与えられる。このと
き、学習制御端子Ｃへ与えられる学習フェーズ指示信号
Ｃ＋／−に従って端子ＤｐおよびＩｐから発生される修
正信号が変化する。プラスフェーズ時においては、学習
フェーズ指示信号Ｃ＋／−が“Ｈ”に設定される。この
場合、ＮＯＲ回路Ｇ５の出力Ｄが“Ｌ”固定となる。端
子ＩｐへＮＯＲ回路Ｇ４から伝達される第１の修正信号
Ｉは、状態信号ＳｉおよびＳｊがともに“Ｈ”の場合の
みＮＡＮＤ回路Ｇ３の出力が“Ｌ”となるため、パルス
信号Ａｃｐを反転した信号となる。この第１の修正信号
Ｉのパルス数に従ってシナプス荷重修正回路１０３が、
シナプス荷重値格納回路の格納するシナプス荷重値を増
加させる（ΔＷｊｉ＞０）。

【００４１】マイナスフェーズ値においては、学習フェ
ーズ指示信号Ｃ＋／−が“Ｌ”に設定される。この場
合、ＮＯＲ回路Ｇ４の出力信号Ｉが“Ｌ”固定となる。
ＮＯＲ回路Ｇ５は状態信号ＳｉおよびＳｊがともに
“Ｈ”の場合のみＮＡＮＤ回路Ｇ３の出力が“Ｌ”とな
るため、インバータ回路として機能し、出力信号（第２
の修正信号）Ｄとしてパルス信号Ａｃｐの反転信号を発
生する。このパルス状の第２の修正信号Ｄに従ってシナ
プス荷重修正回路１０３はシナプス荷重値格納回路１０
１に格納されるシナプス荷重値を減少させる（ΔＷｊｉ
＜０）。すなわち、この学習制御回路１１０は次式で示
す学習則を実現する。

【００４２】ΔＷ⁺ｊｉ＝η・Ｓｉ・Ｓｊ ΔＷ^-ｊｉ＝−η・Ｓｉ・Ｓｊ η：端子Ｐへ与えられるパルスの数に対応する。

【００４３】修正量ΔＷおよび係数ηに付される符号は
学習フェーズに対応する。この端子ＰおよびＣへ与えら
れる制御信号ＡｃｐおよびＣ＋／−は図示しない外部か
らの制御回路により与えられる。

【００４４】図１５は、図１３に示すシナプス表現回路
ＳＹにおいて第１の状態信号Ｓｉから樹状突起信号Ｗｊ
ｉ・Ｓｉを生成するシナプス結合表現回路１０７の構成
を示す図である。図１３に示すシナプス結合表現回路１
０５も同様の構成を備える。図１５において、シナプス
結合表現回路１０７は、第１の電流パス回路を構成する
ｐチャネルＭＯＳ（絶縁ゲート型電界効果）トランジス
タＰＴ１，ＰＴ２と、第２の電流パス回路を形成するｐ
チャネルＭＯＳトランジスタＰＴ３およびＰＴ４と、第
３の電流パス回路を形成するｐチャネルＭＯＳトランジ
スタＰＴ５およびｎチャネルＭＯＳトランジスタＮＴ１
を含む。ｐチャネルＭＯＳトランジスタＰＴ５とｎチャ
ネルＭＯＳトランジスタＮＴ１は基準電位（たとえば電
源電位）Ｖｄｄと接地電位ＶＧＮＤとの間に相補接続さ
れ、端子Ｖｓへ与えられた状態信号Ｓｉを反転するイン
バータ回路を形成する。

【００４５】ｐチャネルＭＯＳトランジスタＰＴ１は、
そのソースが基準電圧ノードＶｄｄに接続され、そのゲ
ートが、シナプス荷重値格納回路１０１の出力ノードＮ
２に接続され、そのドレインがｐチャネルＭＯＳトラン
ジスタＰＴ２のソースに接続される。ｐチャネルＭＯＳ
トランジスタＰＴ２は、そのゲートがインバータ（トラ
ンジスタＰＴ５およびＮＴ１により構成される）の出力
ノードＮ１０に接続され、そのドレインがシナプス結合
電流出力ノードＩＯに接続される。

【００４６】ｐチャネルＭＯＳトランジスタＰＴ３は、
そのソースが基準電圧ノードＶｄｄに接続され、そのゲ
ートがバイアス電圧供給ノードＶｂに接続され、そのド
レインがｐチャネルＭＯＳトランジスタＰＴ４のソース
に接続される。ｐチャネルＭＯＳトランジスタＰＴ４
は、そのゲートが状態信号入力ノードＶｓに接続され、
そのドレインがシナプス結合電流出力ノードＩｏに接続
される。

【００４７】ｐチャネルＭＯＳトランジスタＰＴ５は、
そのソースが基準電圧ノードＶｄｄに接続され、そのゲ
ートが状態信号入力ノードＶｓに接続され、そのドレイ
ンがｎチャネルＭＯＳトランジスタＮＴ１のソースに接
続される。

【００４８】ｎチャネルＭＯＳトランジスタＮＴ１は、
そのゲートが状態信号入力ノードＶｓに接続され、その
ソースが接地電位ＶＧＮＤに接続される。

【００４９】各電流パス回路におけるｐチャネルＭＯＳ
トランジスタのゲート幅すなわちコンダクタンスは同一
である。しかしながら、ｐチャネルＭＯＳトランジスタ
ＰＴ１およびＰＴ２のゲート幅は、ｐチャネルＭＯＳト
ランジスタＰＴ３およびＰＴ４それぞれのゲート幅より
も大きく、たとえば２倍に設定される。これにより、ト
ランジスタＰＴ１およびＰＴ２からなる電流パス回路
は、トランジスタＰＴ３およびＰＴ４からなる電流パス
回路よりもより大きな電流を流すことができる。

【００５０】シナプス荷重値格納回路１０１は１個のキ
ャパシタＣ０により構成される。キャパシタＣ０は、そ
の一方電極がノードＮ２に接続され、他方電極が基準電
位ＶｄｄへノードＮ３を介して接続される。このキャパ
シタＣ０およびノードＮ２は、図１３に示す容量ＣＡお
よびノードＮにそれぞれ対応する。

【００５１】シナプス荷重修正回路１０３は、第１の修
正信号Ｉを受ける入力端子ＶとノードＮ５との間に設け
られるキャパシタＣ１と、第２の修正信号Ｄを受ける入
力端子ＬとノードＮ６との間に設けられるキャパシタＣ
２と、ノードＮ２と基準電位供給ノードＶｄｄ（ノード
Ｎ３）との間に順方向に接続されるダイオードＤ２，Ｄ
１と、バイアス電圧供給ノードＶｂとノードＮ２との間
に順方向に接続されるダイオードＤ４およびＤ３を含
む。ノードＮ１およびノードＮ３はそれぞれバイアス電
圧Ｖｂおよび基準電圧Ｖｄｄを受ける。

【００５２】キャパシタＣ１とダイオードＤ１およびＤ
２とは、第１の修正信号入力端子Ｖへ与えられる第１の
修正信号Ｉに応答して、キャパシタＣ０のノードＮ２に
蓄積された正電荷を引抜く経路を与える。キャパシタＣ
２とダイオードＤ３およびＤ４とは、第２の修正信号入
力端子Ｌへ与えられる第２の修正信号Ｄに応答してキャ
パシタＣ０へ正電荷を注入する経路を与える。

【００５３】通常、バイアス電圧Ｖｂとたとえば電源電
圧である基準電圧Ｖｄｄとは、ＶＧＮＤ≦Ｖｂ＜Ｖｄｄの関係を満たしている。ここで、電圧ノードとそこへ伝
達される電圧とは同一の参照番号を付している。次に動
作について説明する。

【００５４】パルス状の修正信号Ｉが端子Ｖを介してキ
ャパシタＣ１へ与えられると、キャパシタＣ１のチャー
ジポンプ動作により、キャパシタＣ０から正電荷が引抜
かれ、ノードＮ２の電位が下降する。パルス状の第２の
修正信号ＤがキャパシタＣ２へ与えられるごとに、キャ
パシタＣ０へ正電荷が注入され、ノードＮ２の電位が上
昇する。この構成により、１個のキャパシタＣ０により
興奮性結合および抑制性結合が表現される。まず、シナ
プス結合表現回路１０７の動作について説明する。

【００５５】（ｉ）状態信号Ｓｉが“Ｌ”の場合：こ
の場合、トランジスタＰＴ４，ＰＴ５がオン状態、トラ
ンジスタＰＴ２およびトランジスタＮＴ１がオフ状態と
なる（ノードＮ１０の電位はトランジスタＰＴ５により
基準電圧Ｖｄｄのレベルとなる）。したがって、出力端
子Ｉｏからは、トランジスタＰＴ３のゲートへ与えられ
るバイアス電圧Ｖｂに応じた一定の電流が流出する。

【００５６】（ii）状態信号Ｓｉが“Ｈ”の場合：こ
の場合、トランジスタＰＴ４がオフ状態、トランジスタ
ＰＴ２およびトランジスタＮＴ１がともにオン状態とな
る。出力端子Ｉｏからは、トランジスタＰＴ１のゲート
電位（ソース電位を基準電位とする）、すなわちキャパ
シタＣ０の充電電位Ｖｃ（ノードＮ２の電位）に応じた
電流Ｉｄｓが流れる。キャパシタＣ０のノードＮ２の蓄
積電荷Ｑ０が０であれば、ノードＮ２の電位Ｖｃは基準
電圧Ｖｄｄに等しい。トランジスタＰＴ１のソース電位
は基準電圧Ｖｄｄである。したがって、電位（Ｖｄｄ−
Ｖｃ）＝０に応じた電流が基準電圧供給ノードＶｄｄか
らトランジスタＰＴ１およびＰＴ２を介して出力端子Ｉ
ｏへ流れる。

【００５７】キャパシタＣ０のノードＮ２における蓄積
電荷量が負の−Ｑ０であれば、ノードＮ２の電位Ｖｃ
は、（Ｖｄｄ−Ｑ０・Ｃａ）となり、トランジスタＰＴ
１のゲート電位は−Ｑ０・Ｃａとなり、ｐチャネルＭＯ
ＳトランジスタＰＴ１のインピーダンスが小さくなり、
流れる電流量が増大する。これにより興奮性結合が表現
される。ここでＣａはキャパシタＣ０の静電容量を示
す。

【００５８】第１の修正信号Ｉが与えらるごとに、キャ
パシタＣ０の正電荷が引抜かれるため、トランジスタＰ
Ｔ１のインピーダンスが小さくなり、出力端子Ｉｏへ流
れる電流Ｉｄｓの値が増大する。一方、第２の修正信号
Ｄが与えられるごとに、キャパシタＣ０へ正電荷が注入
されるため、トランジスタＰＴ１からノードＮ４へ供給
される電流Ｉｄｓの値が小さくなる。したがって、学習
モード時において、この修正信号ＩおよびＤに従ってキ
ャパシタＣ０の蓄積電荷量を調節することにより１個の
キャパシタＣ０により興奮性結合および抑制制結合のい
ずれをも実現することができる。またこのとき、キャパ
シタＣ０が表現するシナプス荷重値はこのキャパシタＣ
０の蓄積電荷量により与えられるため、このシナプス荷
重値を任意の値に設定することができる。次に、学習モ
ード時において、キャパシタＣ０の蓄積電荷量を調節
し、これによりシナプス荷重値格納回路１０１に格納さ
れるシナプス荷重値を修正する動作について説明する。

【００５９】キャパシタＣ０により構成されるシナプス
荷重値格納回路１０１において、キャパシタＣ０のノー
ドＮ２に接続された電極に蓄積された負電荷量が−Ｑ０
の場合、ｐチャネルＭＯＳトランジスタＰＴ１のゲート
に接続されるノードＮ２には、前述の如く、Ｖｃ＝（Ｖｄｄ−Ｑ０・Ｃａ）の電圧が生じる。ここで、Ｃａは、キャパシタＣ０の静
電容量を示す。したがって、ノードＮ２の電圧Ｖｃは、
Ｑ０＝０の場合には、Ｖｃ＝Ｖｄｄとなり、Ｑ０の値が
大きくなるにつれてこのノードＮ２の電圧Ｖｃは減少す
る。

【００６０】ｐチャネルＭＯＳトランジスタＰＴ１を含
む電流パス回路において、ＰチャネルＭＯＳトランジス
タＰＴ１のゲート−ソース間電圧（以下、単にゲート電
圧と称す）は、−（Ｖｄｄ−Ｖｃ）である。このゲート
電圧−（Ｖｄｄ−Ｖｃ）により規定される定電流が、こ
のトランジスタＰＴ１を介してノードＮ４へ流れる。し
たがって、トランジスタＰＴを流れる電流について、Ｑ
０＝０の場合には、Ｉｄｓ＝０となり、電流は流れず、
電荷量Ｑ０が大きくなるにつれてノードＮ２の電位が減
少し、トランジスタＰＴ１を流れる電流Ｉｄｓは増加す
る。次に、シナプス荷重修正回路１０３の動作について
説明する。このシナプス荷重修正回路１０３は、２つの
チャージポンプ回路により構成されているため、それぞ
れのチャージポンプ回路の動作を図１６（Ａ）および図
１６（Ｂ）を参照して説明する。

【００６１】まず図１６（Ａ）を参照して、キャパシタ
Ｃ０のノードＮ２へ正電荷を注入する動作について説明
する。図１６（Ａ）においてダイオードＤ１３、Ｄ１４
とキャパシタＣ１２とからなる回路にパルス信号Ｄを与
えることにより、キャパシタＣ２０へ正電荷を注入する
チャージポンプ動作が実現される。ダイオードＤ１３
は、そのアノードがノードＮ２６に接続され、そのカソ
ードがノードＮ２２を介してキャパシタＣ２０の一方電
極に接続される。ダイオードＤ１４は、そのカソードが
ノードＮ２６に接続され、そのアノードがノードＮ２１
を介してバイアス電圧Ｖｂに接続される。

【００６２】キャパシタＣ１２は、その一方電極がノー
ドＮ２６に接続され、その他方電極がノードＮ２８を介
してパルス信号Ｄを受ける。次にこの図１６（Ａ）に示
す回路の動作について説明する。

【００６３】ノードＮ２８へパルス信号Ｄを与えた場合
を考える。パルス信号Ｄが“Ｈ”から“Ｌ”へ立下がる
場合、キャパシタＣ１２の容量結合動作により、ノード
Ｎ２６の電位が負方向へ立下がり、ダイオードＤ１４が
オン状態となる。これにより、ノードＮ２１からノード
Ｎ２６へ電流ｉ１が流れる。このとき、ダイオードＤ１
３はオフ状態である。

【００６４】このパルス信号Ｄが“Ｌ”から“Ｈ”へ立
上がるときには、キャパシタＣ１２を介してチャージポ
ンプ動作によりノードＮ２６の電位が上昇し、ダイオー
ドＤ１３がオン状態、ダイオードＤ１４がオフ状態とな
る。これにより、ノードＮ２６からノードＮ２２へ電流
ｉ２が流れる。この電流ｉｏおよびｉ２の大きさは、キ
ャパシタＣ１２の容量とキャパシタＣ２０に蓄積されて
いる電荷量Ｑ２０と、ダイオードＤ１３およびＤ１４の
順方向Ｉ−Ｖ特性（電流−電圧特性）、およびパルス信
号Ｄのパルス幅により決定される。すなわち、パルス信
号Ｄの１周期ごとにノードＮ２２に電流が流れ込み、キ
ャパシタＣ２０を充電し、このキャパシタＣ２０に蓄積
されている電荷量（正の電荷量）が増加する。このパル
ス信号Ｄは第２の修正信号Ｄに対応しており、このパル
ス信号ＤによりノードＮ２２の電位が上昇する。

【００６５】次に、図１６（Ｂ）を参照してキャパシタ
Ｃ０から正電荷を引抜く際のチャージポンプ動作につい
て説明する。図１６（Ｂ）において、チャージポンプ動
作は、ダイオードＤ１１，Ｄ１２とキャパシタＣ１１に
より実現される。ダイオードＤ１１は、そのカソードが
ノードＮ１３を介して基準電圧ノードＶｄｄに接続さ
れ、そのアノードがノードＮ１５に接続される。ダイオ
ードＤ１２は、そのカソードがノードＮ１５に接続さ
れ、そのアノードがノードＮ１２を介してキャパシタＣ
１０の一方電極に接続される。キャパシタＣ１１は、そ
の一方電極がノードＮ１５に接続され、その他方電極へ
ノードＮ１７を介してパルス信号（第１の修正信号）Ｉ
が与えられる。キャパシタＣ１０の他方電極は、ノード
Ｎ１３を介して基準電圧ノードＶｄｄに接続される。次
に動作について説明する。

【００６６】ノードＮ１７に、パルス信号Ｉを与える。
パルス信号Ｉが“Ｈ”から“Ｌ”へ立下がるとき、ノー
ドＮ１５の電位がキャパシタＣ１１の容量結合により立
下がり、ダイオードＤ１２がオン状態、ダイオードＤ１
１がオフ状態となり、ノードＮ１２からノードＮ１５へ
電流ｉ３が流れる。

【００６７】パルス信号Ｉが“Ｌ”から“Ｈ”へ立上が
るときには、キャパシタＣ１１のチャージポンプ動作に
より、ノードＮ１５の電位が上昇し、このノードＮ１５
の電位が基準電圧Ｖｄｄよりも高くなるとダイオードＤ
１１がオン状態となる。ダイオードＤ１２はオフ状態で
あり、ノードＮ１５からノードＮ１３を介して基準電圧
ノードＶｄｄ（ノードＮ１３）へ電流ｉ４が流れる。こ
の電流ｉ４の供給源はキャパシタＣ１０であり、パルス
信号Ｉの１周期ごとにノードＮ１２からノードＮ１５を
介して基準電圧ノードＶｄｄへ電流が流れ、キャパシタ
Ｃ１０に蓄積されている正電荷の量が減少する。電流ｉ
３およびｉ４の大きさは、キャパシタＣ１０およびＣ１
１の静電容量値と、キャパシタＣ１０に蓄えられている
電荷量と、ダイオードＤ１１およびＤ１２の順方向Ｉ−
Ｖ特性と、そしてパルス信号Ｉのパルス幅によって決定
される。このパルス信号Ｉを第１の修正信号Ｉとして利
用することにより、そのパルス数に応じてキャパシタＣ
１０の蓄積電荷量を調節することができる。

【００６８】図１５に示すシナプス荷重修正回路は、こ
の図１６（Ａ）および図１６（Ｂ）に示す２つのチャー
ジポンプ回路のキャパシタＣ２０およびキャパシタＣ１
０を共通にして接続することにより得られることにな
る。すなわち、図１６（Ａ）のノードＮ２２と図１６
（Ｂ）のノードＮ１２が共通ノードとなり、キャパシタ
Ｃ１０およびキャパシタＣ２０は１個のキャパシタを構
成する。図１５に示す各素子と、図１６（Ａ）および図
１６（Ｂ）に示す各素子との対応関係を示すと以下のよ
うになる。すなわち、キャパシタＣ２０（図１６
（Ａ））およびキャパシタＣ１０（図１６（Ｂ））から
なる共通キャパシタがキャパシタＣ０（図１５）に対応
し、ダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４（図１
６（Ａ）および図１６（Ｂ））がそれぞれ図１５に示す
ダイオードＤ１，Ｄ２，Ｄ３，およびＤ４に対応する。
図１６（Ａ）に示すキャパシタＣ１２および図１６
（Ｂ）に示すキャパシタＣ１１はそれぞれ図１５に示す
キャパシタＣ２およびＣ１に対応する。図１６（Ａ）の
ノードＮ２８および図１６（Ｂ）のノードＮ１７はそれ
ぞれ図１５のノードＬおよびＶに対応する。したがっ
て、ノードＶへパルス信号を与えると、ダイオードＤ１
およびＤ２とキャパシタＣ１によりキャパシタＣ０の蓄
積電荷量（負の電荷量）が増加し、一方、ノードＬへパ
ルス信号を与えるとキャパシタＣ０の蓄積電荷量（負の
電荷量）が減少する。

【００６９】上述の構成により、ノードＶおよびＬそれ
ぞれに与えるパルス信号すなわち第１および第２の修正
信号ＩおよびＤのパルス数、またはパルス幅により、キ
ャパシタＣ０の蓄積電荷量（負の電荷量）の増減を制御
することができる。すなわち、出力端子Ｉｏから流れ出
る電流値を決定するノードＮ２の電圧Ｖｃをシナプス荷
重修正回路１０３へ与えるパルス信号で制御することが
できる。

【００７０】

【発明が解決しようとする課題】上述のようなシナプス
表現回路においては、シナプス荷重値をパルス信号で容
易に修正することができ、かつこのシナプス荷重値は容
量に蓄積された電荷量により決定されるため、その値が
アナログ的に変化し、任意のシナプス荷重値を実現する
ことができる。このため、上述のようなシナプス表現回
路を用いることにより、学習機能を備えたシナプス表現
回路を少ない素子数で表現することができ、高集積化さ
れた学習機能付神経回路網半導体チップを実現すること
ができる。しかしながら、このシナプス荷重値が容量に
蓄積された電荷量により表現されるため、以下のような
問題が生じる。

【００７１】図１７はシナプス荷重値格納回路を構成す
るキャパシタの構造を示す図である。図１７においてシ
ナプス荷重値表現用のキャパシタＣ０は、半導体基板２
０５上に絶縁膜２０４を介して形成される、一方電極と
なる第１の導電層２０３と、この第１の導電層２０３上
に誘電体として機能する絶縁層２０２を介して形成され
る第２の導電層２０１とを備える。この構成において、
キャパシタＣ０の静電容量は、絶縁層２０２の膜厚と、
導電層２０１および２０３の対向面積により決定された
一定値となる。第１および第２の導電層２０１および２
０３はいずれのノードへ接続される構成とされてもよい
が、図１７においては、第２の導電層２０１がノードＮ
３に接続され、ノードＮ２が第１の導電層２０３へ接続
される構成が例示的に示される。

【００７２】ノードＮ２の蓄積電荷量がシナプス荷重値
を与える。このシナプス荷重値は、想起動作中は一定値
に保つ必要がある。しかし、キャパシタの性質上この蓄
積電荷がリークしてシナプス荷重値が変化し、正確な想
起動作を行なうことができなくなるという問題が生じ
る。この電荷リークの経路について以下に説明する。

【００７３】図１８は、シナプス荷重修正回路に含まれ
るダイオードの接続形態を示す図である。図１８に示す
ダイオードＤ８０１，Ｄ８０２は、図１５に示すダイオ
ードＤ１，Ｄ２またはダイオードＤ３，Ｄ４に対応す
る。ダイオードＤ８０１は、ノードｂとノードａの間に
順方向に接続され、ダイオードＤ８０２はノードｃとノ
ードｂとの間に順方向に接続される。ノードｂを介して
パルス信号（修正信号）に応答した電荷の注入／引抜き
が行なわれる。

【００７４】このダイオードＤ８０１およびＤ８０２の
直列体は図１９に示すように１個のｐチャネルＭＯＳト
ランジスタを用いて表現される。図１９において、ｐチ
ャネルＭＯＳトランジスタＰＴ８００は、その基板領域
がノードａに接続され、その一方電極とゲート電極がノ
ードｂに接続され、その他方導通端子がノードｃに接続
される。

【００７５】図２０は、図１９に示すｐチャネルＭＯＳ
トランジスタの断面構造を示す図である。図２０におい
て、ｐチャネルＭＯＳトランジスタＰＴ８００は、Ｐ型
半導体基板８５０表面のＮ型ウェル８５１内に形成され
る。ＰチャネルＭＯＳトランジスタＰＴ８００は、ノー
ドａに接続される高不純物濃度Ｎ⁺領域８５２と、ノー
ドｂに接続される高不純物濃度Ｐ⁺領域８５３と、ノー
ドｃに接続される高不純物濃度Ｐ⁺領域８５４を含む。
Ｐ⁺領域８５３および８５４の間のチャネル領域上に絶
縁膜（ゲート絶縁膜）８５６を介してゲート電極８５５
が形成される。ゲート電極８５５はノードｂに接続され
る。Ｎ型ウェル８５１はＮ⁺領域８５２を介してノード
ａに接続される。

【００７６】ダイオードＤ８０１は、Ｐ⁺領域８５３
と、Ｎ型ウェル８５１と、Ｎ⁺領域８５２により形成さ
れる。ダイオードＤ８０２は、Ｐ+ 領域８５３、チャネ
ル領域（Ｎ型ウェル８５１のゲート電極８５５下の表面
領域）と、Ｐ⁺領域８５４により形成される。

【００７７】この図２０に示す構造の場合、ノードａ、
Ｎ⁺領域８５２、Ｎ型ウェル８５１およびＰ⁺領域８５
４を介してさらに別のダイオードが形成される。この別
のダイオードは、ノードａとノードｃとの間に形成され
るため、チャージポンプ動作に対して何ら影響を及ぼさ
ない。この図２０に示す素子構造の場合、ＰＮ接合ダイ
オードを用いて一方のダイオードＤ８０１が表現される
ため、逆方向へ流れる放電電流（ノードａからノードｃ
へ流れるリーク電流）を低減することができ、また、ノ
ードｂに付随する浮遊容量を低減することが可能とな
る。

【００７８】この図２０に示す素子構造を用いてダイオ
ードの直列体を構成した場合、その素子構造により、Ｐ
Ｎ接合部分に空乏層８６１および８６２が生じる。空乏
層８６１および８６２においては、電荷の再結合または
そこを介しての電荷の拡散が生じる。たとえば、図２０
の構成において、ノードｃは、シナプス荷重値格納回路
１０１のキャパシタＣ０のシナプス荷重値を与える電極
すなわちノードＮ２またはバイアス電圧Ｖｂを与えるノ
ードＮ１に接続される。ノードａは図１５に示す構成に
おいて、基準電圧ＶｄｄまたはノードＮ２に接続され
る。したがって、このような空乏層における電荷の再結
合または電荷の拡散により、キャパシタＣ０（図１５参
照）の蓄積電荷量が変化し、シナプス荷重値を保持する
ことができなくなるという問題が生じる。

【００７９】またさらに、電荷のリーク経路として、隣
接素子間を電気的に分離するための素子分離膜８７０下
に形成される空乏層（または反転層）を介しての経路Ｉ
ｐも存在する。

【００８０】また、このノードａまたはノードｃが一定
の電圧ＶｄｄまたはＶｂに接続される構成の場合、この
電圧が動作時に変動し、これによりインパクトイオナイ
ゼーションなどによりＮウェル領域８５１内において正
孔／電子対が発生し、この発生した電荷がキャパシタＣ
０の蓄積電荷量を変動させる原因となることも考えられ
る。このような原因により、キャパシタＣ０の保持電荷
量が変動することにより、学習により得られたシナプス
荷重値をその想起動作中一定値に保つことができなくな
るという問題が生じる。

【００８１】さらに、キャパシタＣ０として、図２１に
示すようなＭＯＳ型容量素子を用いた場合、一方電極が
半導体基板８９０の表面に形成された高不純物濃度Ｎ⁺
領域８９１により形成され、この一方電極８９１上に絶
縁膜８９２を介して他方電極８９３が形成される。この
ような場合、一方電極８９１が高不純物濃度の拡散領域
で形成されるため、この拡散領域から半導体基板８９０
へ電荷がリークし、シナプス荷重値が時間経過により変
化することが避けられない。

【００８２】すなわち、学習等によってそれぞれの値に
設定されたシナプス荷重値を長時間にわたって保持し、
安定に動作する神経回路網を表現することができないと
いう問題が生じる。

【００８３】それゆえ、この発明の目的は、長時間にわ
たってシナプス荷重値を安定に保持することのできるシ
ナプス表現回路を提供することである。

【００８４】この発明の他の目的は、長時間にわたって
安定に動作する信頼性の高い神経回路網を表現する半導
体神経回路網装置を提供することである。

【００８５】

【課題を解決するための手段】この発明に係るシナプス
表現回路は、シナプス荷重値情報を電荷の形態で格納す
る容量手段を含むシナプス荷重値格納手段と、リフレッ
シュ指示に応答してこの容量手段の蓄積電荷量を修復す
るリフレッシュ手段とを備える。

【００８６】このリフレッシュ手段は、好ましくは、容
量手段のシナプス荷重値を与える電極電位と基準電位と
を比較する比較手段と、この比較手段の出力に応答して
チャージポンプ動作を通して容量手段の蓄積電荷量を修
復する手段とを備える。

【００８７】この発明に係る半導体神経回路網装置は、
複数のシナプス表現回路を含む。複数のシナプス表現回
路の各々は、シナプス荷重値をアナログ形態で格納する
シナプス荷重値格納手段と、リフレッシュ指示に応答し
てこのシナプス荷重値格納手段の格納するシナプス荷重
値を修復するリフレッシュ手段とを備える。

【００８８】このシナプス荷重値格納手段は、好ましく
は、シナプス荷重値を電荷の形態で格納する容量手段を
備える。リフレッシュ手段は、この容量手段のシナプス
荷重値を与える電極電位と、少なくとも２つのシナプス
表現回路に共通に与えられる基準電位とを比較する比較
手段と、この比較手段の出力に応答して容量手段の蓄積
電荷量をチャージポンプ動作を通して修復する手段とを
備える。

【００８９】この半導体神経回路網装置の複数のシナプ
ス表現回路は、好ましくは、複数のグループに分割さ
れ、この半導体神経回路網装置は、好ましくは、このシ
ナプス表現回路に含まれるリフレッシュ手段をグループ
単位で駆動する手段を備える。

【００９０】

【作用】この発明におけるシナプス表現回路のリフレッ
シュ手段は、リフレッシュ指示に応答して容量手段の蓄
積電荷量を修復し、容量手段の電荷のリークによるシナ
プス荷重値の変化を補償する。これにより、シナプス荷
重値格納手段は長時間にわたって安定にそのシナプス荷
重値を保持する。

【００９１】またこのリフレッシュ手段における修復手
段は、容量手段のシナプス荷重値を与える電極電位に基
づいてチャージポンプ動作に従って容量手段の蓄積電荷
量を修正するため、正確にその容量手段が格納する蓄積
電荷量を修復することができ、任意の値を備えるシナプ
ス荷重値を確実に修復することができる。

【００９２】この発明に係る半導体神経回路網装置にお
いては、複数のシナプス表現回路各々において、アナロ
グ形態で格納されたシナプス荷重値がリフレッシュ手段
によりリフレッシュ（修復）され、それにより長時間に
わたって安定にシナプス荷重値を保持する神経回路網を
表現する装置が得られる。

【００９３】またリフレッシュ手段は、少なくとも２つ
のシナプス表現回路に共通に与えられる基準電位とを比
較し、この比較結果によりシナプス荷重値の修正を行な
っているため、複数のシナプス表現回路において同時に
リフレッシュ手段を駆動することができ、高速でシナプ
ス表現回路におけるシナプス荷重値の修復を実行するこ
とができる。

【００９４】またこのシナプス表現回路を複数のグルー
プに分割し、グループ単位でリフレッシュ手段を駆動す
ることにより、修復動作に必要とされる消費電流を低減
することができる。

【００９５】

【実施例】図１はこの発明の一実施例であるシナプス表
現回路の構成を示す図である。図１において、シナプス
結合表現回路１０７については、シナプス結合の演算に
関係するｐチャネルＭＯＳトランジスタＰＴ１のみを示
しているが、その構成は図１５に示すものと同様であ
り、状態信号Ｓｉを受ける回路部分を含む。また、シナ
プス荷重値格納回路１０１およびシナプス荷重修正回路
１０３の構成は図１５に示すものと同様であり、対応す
る部分には同一の参照番号を付し、その説明は省略す
る。

【００９６】シナプス荷重修正回路１０３へは、学習時
においてパルス発生回路２０１および２０２からシナプ
ス荷重値修正信号ＴｉおよびＴｄが与えられる。このパ
ルス発生回路２０１および２０２は、図１５に示す学習
制御回路に対応するが、神経回路網装置外部に設けられ
る構成であってもよい。

【００９７】シナプス表現回路はさらに、このシナプス
荷重値格納回路１０１のキャパシタＣ０の蓄積電荷量を
修復するためのリフレッシュ回路１５０を含む。リフレ
ッシュ回路１５０は、シナプス荷重値を与えるノードＮ
２の電位Ｖｃと基準電位Ｒｅｆ＋およびＲｅｆ−とを比
較する比較器Ｃｏｐ１と、比較器Ｃｏｐ１の出力とパル
ス信号Ｐｕｌとを受けるＮＡＮＤゲートＮａ１およびＮ
ＡＮＤゲートＮａ１の出力をその一方電極に受けるキャ
パシタＣｒを含む。キャパシタＣｒの他方電極には出力
線Ｏｒが接続される。

【００９８】出力線Ｏｒが接続されるノードは、キャパ
シタＣ０の蓄積電荷量が変化する方向に従って決定され
る。このキャパシタＣ０の蓄積電荷量が変化する方向
は、素子の構造によりまたは動作の解析により決定する
ことができる。時間の経過に従ってノードＮ２の電位Ｖ
ｃがバイアス電圧Ｖｂまたは接地電位ＶＧＮＤ方向に変
化する場合、キャパシタＣ０からノードＮ２から正電荷
が引抜かれていることになるため、リフレッシュ回路１
５０の出力線ＯｒはこのキャパシタＣ０へ正電荷を注入
するためのノードＮ６に接続される。

【００９９】キャパシタＣ０の蓄積電荷量が逆方向すな
わち基準電圧Ｖｄｄ方向に変化する場合には、このキャ
パシタＣ０へ正電荷が注入され、ノードＮ２の電位Ｖｃ
が上昇していることに対応するため、この正電荷を引抜
くためにノードＮ５へこのリフレッシュ回路１５０の出
力線Ｏｒが接続される。このノードＮ５およびノードＮ
６のいずれにリフレッシュ回路１５０の出力線Ｏｒを接
続しても、そのリフレッシュ動作は同様である。図１に
示す構成においては、キャパシタＣ０のノードＮ２の電
位Ｖｃがバイアス電圧Ｖｂまたは接地電位ＶＧＮＤ方向
に変化する場合に対処するために、ノードＮ６にリフレ
ッシュ回路１５０の出力線Ｏｒが接続される場合を示
す。

【０１００】リフレッシュ回路１５０の比較器Ｃｏｐ１
は、このノードＮ２の電位Ｖｃを入力線Ｉｒを介して入
力端子ＩＮへ受け、基準電圧入力端子＋および−へ基準
電圧Ｒｅｆ＋およびＲｅｆ−を受ける。この比較器Ｃｏ
ｐ１は、入力線Ｉｒを介して与えられる電圧Ｖｃがその
基準電圧Ｒｅｆ＋およびＲｅｆ−の間にあるときにリフ
レッシュが必要であることを示す“Ｈ”の信号を出力す
る。

【０１０１】ＮＡＮＤゲートＮａ１は、比較器Ｃｏｐ１
の出力が“Ｈ”となったときインバータ回路として動作
し、リフレッシュ指示信号を兼ねるパルス信号Ｐｕｌを
反転して通過させる。キャパシタＣｒは、ＮＡＮＤゲー
トＮａ１の出力するパルス信号に応答してチャージポン
プ動作を行ない、ノードＮ６の電位を上昇および下降さ
せる。

【０１０２】リフレッシュ用基準電圧信号Ｒｅｆ＋およ
びＲｅｆ−およびパルス信号Ｐｕｌは複数のシナプス表
現回路に対し共通に与えられ、複数のシナプス表現回路
において同時にリフレッシュ動作が実施される。

【０１０３】図２は、このリフレッシュ回路１５０に含
まれる比較器Ｃｏｐ１の入出力応答特性を示す図であ
り、横軸に入力線Ｉｒを介して与えられる入力ＩＮを、
縦軸にその出力ＯＵＴを示す。図２に示す入出力応答特
性から見られるように、比較器Ｃｏｐ１は入力線Ｉｒを
介して与えられるシナプス荷重値を表現する電圧Ｖｃが
その基準電圧（これはリフレッシュ制御信号でもある）
Ｒｅｆ＋およびＲｅｆ−の間にあるときに基準電圧Ｖｄ
ｄレベルの“Ｈ”の信号を出力し、そうでないときには
接地電位Ｇｎｄレベルの“Ｌ”の信号を出力する。

【０１０４】図３は、この比較器Ｃｏｐ１の具体的構成
の一例を示す図である。図３において、比較器Ｃｏｐ１
は、入力ＩＮへ与えられるシナプス荷重値を表現する電
圧Ｖｃをその正入力に受け、基準電圧（リフレッシュ制
御信号でもある）Ｒｅｆ＋をその負入力に受ける第１の
比較回路２５１と、基準電圧（これはリフレッシュ制御
信号でもある）Ｒｅｆ−をその正入力に受け、入力ＩＮ
へ与えられる電圧Ｖｃをその負入力に受ける第２の比較
回路２５２と、比較回路２５１および２５２の出力を受
けるＮＯＲゲート２５３を含む。比較回路２５１および
２５２はともにその正入力へ与えられる電圧値がその負
入力に与えられる電圧値よりも高いときに“Ｈ”の信号
を出力する。

【０１０５】すなわち、第１の比較回路２５１は、電圧
Ｖｃが基準電圧Ｒｅｆ＋よりも高いときに“Ｈ”の信号
を出力する。第２の比較回路２５２は、電圧Ｖｃが基準
電圧Ｒｅｆ−よりも低いときに“Ｈ”の信号を出力す
る。ＮＯＲゲート２５３は、その両入力がともに“Ｌ”
のときにのみ“Ｈ”の信号を出力する。比較回路２５１
および２５２の出力がともに“Ｌ”となるのは、電圧Ｖ
ｃが基準電圧Ｒｅｆ＋およびＲｅｆ−の間にあるときだ
けであり、この図３に示す構成により図２に示す入出力
特性を備える比較器を得ることができる。

【０１０６】この図３に示す構成は一例であり、図２に
示す入出力特性を実現する回路構成であれば他の構成が
用いられてもよい。

【０１０７】リフレッシュ動作時においてはこの基準電
圧Ｒｅｆ＋およびＲｅｆ−が順次離散的に変化する。パ
ルス信号Ｐｕｌはリフレッシュ動作時にのみ発生され
る。次に、このリフレッシュ回路１５０によるリフレッ
シュ動作についてその動作波形図である図４を参照して
説明する。

【０１０８】図４においては、シナプス荷重値すなわち
電圧ＶｃをＶｄｄ，Ｖ１，Ｖ２，Ｖ３およびＶｂの６つ
の離散値にリフレッシュする場合のリフレッシュ動作が
示される。この離散値の数は任意であり、この６つの離
散値は単に例示的に示されているだけである。ただし、
各離散値の幅（間隔）すなわち（Ｖｄｄ−Ｖ１），（Ｖ
１−Ｖ２）…（Ｖ４−Ｖｂ）の最小値は、リフレッシュ
動作が完了し、次のリフレッシュ動作が開始されるまで
の間における電荷のリークによるシナプス荷重値の変動
がこの幅を超えない値に設定されるのが望ましい。

【０１０９】学習期間においては、シナプス荷重値格納
回路１０１に格納されるシナプス荷重値すなわちキャパ
シタＣ０の蓄積電荷量はそれぞれ適当な値に収束する。
この値はパルス発生回路２０１および２０２からのパル
ス信号Ｔ１およびＴｄにより修正される。この場合、こ
のような学習を用いず、各シナプス荷重値、すなわちノ
ードＮ２の電位Ｖｃはパルス信号ＴｉおよびＴｄにより
直接的に設定される構成が用いられてもよい。シナプス
荷重値が設定された後、ノードＮ２の電圧Ｖｃは、その
設定されたシナプス荷重値を表現している。この図４に
おいては電圧Ｖｃが電圧Ｖ２と電圧Ｖ３との間に設定さ
れた場合を示している。

【０１１０】この学習期間が終了すると、次いでスタン
バイ状態または想起動作などが行なわれ、シナプス荷重
値格納回路のキャパシタＣ０における電荷保持期間とな
る。この保持期間中は、電荷のリークにより徐々にノー
ドＮ２の電圧Ｖｃが減少していく（ここで、ノードＮ２
の電圧は前述のごとく、バイアス電圧Ｖｂまたは接地電
位ＶＧＮＤ方向へ変化している場合を想定している）。
通常、電圧Ｖｃが電圧Ｖ３よりも小さくなる以前に、リ
フレッシュ動作を行ないキャパシタＣ０の蓄積電荷量の
修復を行なう必要がある。

【０１１１】このリフレッシュ動作を実行するためにリ
フレッシュ制御信号としてのパルス信号Ｐｕｌおよび基
準電圧Ｒｅｆ＋，Ｒｅｆ−が与えられる。この基準電圧
Ｒｅｆ＋およびＲｅｆ−は学習期間中および保持期間中
はそれぞれ基準電圧ＶｄｄおよびＶ１に設定されてい
る。

【０１１２】リフレッシュ期間に入ると、パルス信号Ｐ
ｕｌが発生される。このリフレッシュ期間において最初
の期間ｔａの間、基準電圧Ｒｅｆ＋およびＲｅｆ−はそ
れぞれ電圧ＶｄｄおよびＶ１に設定される。この場合、
電圧Ｖｃは基準電圧Ｒｅｆ＋およびＲｅｆ−よりも小さ
いため、比較器Ｃｏｐ１の出力は“Ｌ”であり、ＮＡＮ
ＤゲートＮａ１の出力は“Ｈ”固定であり、チャージポ
ンプ動作は実行されない。この期間ｔａが出力すると、
次に期間ｔｂを経た後次の離散値Ｖ１およびＶ２へこの
基準電圧Ｒｅｆ＋およびＲｅｆ−が変化する。すなわ
ち、基準電圧Ｒｅｆ＋およびＲｅｆ−は、１つの離散値
間隔を保持しつつ、期間ｔａの間保持して次いで時間ｔ
ｂで次の離散値へと変化する。この動作が基準電圧Ｒｅ
ｆ−がバイアス電圧Ｖｂとなるまで繰り返される。

【０１１３】このリフレッシュ動作において、基準電圧
Ｒｅｆ＋およびＲｅｆ−がそれぞれ電圧Ｖ２およびＶ３
となると、電圧Ｖｃはちょうどこの間に存在するため比
較器Ｃｏｐ１の出力が“Ｈ”となる。これに応答してＮ
ＡＮＤゲートＮａ１がインバータ回路として動作し、パ
ルス信号Ｐｕｌを反転して出力する。キャパシタＣｒは
このＮＡＮＤゲートＮａからのパルス信号に応答してチ
ャージポンプ動作を実行し、ノードＮ６の電位を上昇／
下降させる。これにより、ノードＮ６の電位が上昇した
ときにダイオードＤ３を介してノードＮ２へ電流が流れ
込み、キャパシタＣ０へ正電荷が注入され（負電荷が引
抜かれ）ノードＮ２の電圧Ｖｃが上昇する。このチャー
ジポンプ動作すなわちリフレッシュ動作はノードＮ２の
電圧Ｖｃが電圧Ｖ２に達するまで行なわれる。ノードＮ
２の電圧Ｖｃが電圧Ｖ２に到達すると、比較器Ｃｏｐ１
の出力が“Ｌ”となり、それ以上のリフレッシュ動作す
なわちキャパシタＣ０における電荷の修復動作は行なわ
れない。

【０１１４】この構成により、たとえシナプス荷重値格
納回路１０１におけるキャパシタＣ０において電荷のリ
ークが生じたとしても、確実に修復することのできる構
成を得ることができ、長時間にわたって神経回路網を安
定に動作させることができる。

【０１１５】期間ｔａは、シナプス荷重修正回路１０３
が、このパルス信号Ｐｕｌによって十分にシナプス荷重
値の一離散値間隔の電圧だけ増加させることができる期
間である。この期間ｔａは、したがってシナプス荷重修
正回路１０３を構成する素子のパラメータによりその最
小値が決定される。また、離散値を変更する際に必要と
される遷移時間ｔｂは、十分短い期間であり、パルス信
号Ｐｕｌが変化しない程度の時間である。

【０１１６】また、各期間ｔａにおける基準電圧Ｒｅｆ
＋およびＲｅｆ−の電圧値は、シナプス荷重値の各離散
値（Ｖｄｄ，Ｖ１…，Ｖｂ）に完全に一致する必要はな
い。基準電圧Ｒｅｆ＋の電圧値は期間ｔａに関する１周
期前の基準電圧Ｒｅｆ−が与える電圧値よりも少々低く
てもよい。また、基準電圧Ｒｅｆ−の電圧値は、期間ｔ
ａに関する次の周期における基準電圧Ｒｅｆ＋の電圧値
よりも少々高くても何ら問題は生じない。すなわち、基
準電圧Ｒｅｆ−と次の周期における基準電圧Ｒｅｆ＋と
の電位差は、離散値間隔よりも小さな値を保つことは許
される。このような場合でも、同様にシナプス荷重値を
修復するリフレッシュ機能を実現することができる。

【０１１７】このリフレッシュ制御信号Ｒｅｆ＋および
Ｒｅｆ−およびＰｕｌは複数のシナプス表現回路に対し
共通に与えられる。したがって、各シナプス表現回路に
おいてシナプス荷重値を与える電圧Ｖｃがどのような値
であっても、この構成により、リフレッシュ期間が終了
するまでに複数のシナプス表現回路が並列にリフレッシ
ュ動作を実行しそれぞれのシナプス荷重値に最も近い高
い方の離散値に修正される。このリフレッシュ動作がひ
とたび行なわれると、次回からのリフレッシュ動作によ
り完全に各シナプス表現回路におけるシナプス荷重値は
元の値にリフレッシュされる。またこのリフレッシュ動
作期間における基準電圧Ｒｅｆ＋およびＲｅｆ−の電圧
をバイアス電圧Ｖｂから順次各離散値ごとに昇圧してい
く手順でも同様のリフレッシュ機能が実現される。

【０１１８】図４に示す保持期間は素子構造によりその
最長期間を決定することができ、シナプス荷重値を確実
に保持する保証期間が設定される。この保証期間ごとに
定期的にリフレッシュ動作が実行される。リフレッシュ
動作を実行するためのリフレッシュ制御信号Ｒｅｆ＋，
Ｒｅｆ−およびＰｕｌは装置外部から定期的にリフレッ
シュ指示として与えられる構成が用いられてもよい。ま
た、神経回路網装置内部において外部から与えられるリ
フレッシュ指示に応答してこれらのリフレッシュ制御信
号Ｒｅｆ＋，Ｒｅｆ−およびＰｕｌが発生される構成が
用いられてもよい。また、タイマーなどが装置に内蔵さ
れており、所定間隔ごとに周期的にリフレッシュ制御信
号Ｒｅｆ＋，Ｒｅｆ−およびＰｕｌが発生される構成が
用いられてもよい。このタイマーを内蔵する構成の場
合、装置内部ではリフレッシュ実行中を示し、装置外部
からこのリフレッシュ動作をモニタすることのできる構
成が用いられてもよい。

【０１１９】図１に示す構成においては、ノードＮ６に
キャパシタＣ２およびリフレッシュ用キャパシタＣｒの
２つの容量が付随する。この場合、チャージポンプ動作
においては一方のキャパシタのみがチャージポンプ動作
を実行しており、他方のキャパシタの一方電極は“Ｈ”
の電位レベルに固定されているため、そのチャージポン
プ動作に対する悪影響を及ぼすことはない。しかしなが
ら、この場合、リフレッシュ動作時および学習動作時に
またはシナプス荷重値設定モード時においてノードＮ６
に１つのキャパシタのみが持続するように、リフレッシ
ュ動作時においてはキャパシタＣｒのみがノードＮ６へ
電気的に接続され、学習動作時およびシナプス荷重値設
定モード時においてはノードＮ６へキャパシタＣ２のみ
が電気的に接続されるようにスイッチ手段が設けられて
もよい。

【０１２０】またノードＮ５へリフレッシュ回路１５０
の出力線Ｏｒが接続される場合においても、同様のリフ
レッシュ動作が実行される。この場合、図４に示す波形
図においてノードＮ２の電圧Ｖｃの保持期間およびリフ
レッシュ期間における電圧変化方向が反対となるだけで
あり、出力線Ｏｒにおいてパルス信号が発生されたとき
に電圧Ｖｃが下降することになる。

【０１２１】リフレッシュ制御信号Ｒｅｆ＋，Ｒｅｆ−
およびＰｕｌを発生するための回路構成はリフレッシュ
動作時においてのみパルス信号Ｐｕｌを発生し、所定期
間ごとにこの基準電圧Ｒｅｆ＋およびＲｅｆ−を変化さ
せる構成により実現することができる。このリフレッシ
ュ制御信号を発生するための回路構成の一例を図５に示
す。

【０１２２】図５において、リフレッシュ制御信号発生
系は、基準電圧Ｖｄｄ，Ｖ１，Ｖ２，Ｖ３，Ｖ４および
Ｖｂを発生するための抵抗分圧回路３１０と、リフレッ
シュ基準電圧を選択するためのポインタ３２０と、ポイ
ンタ３２０からの選択信号に応答して抵抗分圧回路３１
０から発生される基準電圧のうち所定の基準電圧を選択
する電圧選択回路３３０を含む。

【０１２３】抵抗分圧回路３１０は、基準電圧Ｖｄｄと
バイアス電圧Ｖｂとの間に直列に接続される抵抗Ｒ１，
Ｒ２，Ｒ３，Ｒ４およびＲ５を含む。各抵抗の接続ノー
ドＶｄｄ〜Ｖｂからそれぞれ基準電圧Ｖｄｄ〜Ｖｂが発
生される。ここで、ノードとそこから出力される電圧と
は同一の参照番号を付して説明する。この抵抗Ｒ１〜Ｒ
５はポリシリコン等の抵抗体を用いて形成されてもよ
く、またＭＯＳトランジスタを抵抗接続して実現しても
よい。各ノードＶｄｄ〜Ｖｂからは抵抗Ｒ１〜Ｒ５の抵
抗比に応じた電圧が出力される。

【０１２４】ポインタ３２０は、リフレッシュ動作時に
おいて所定間隔（期間ｔａ）ごとに発生されるパルス信
号ＲＣに応答して選択信号ＳＬ１〜ＳＬ５を順次発生す
る。このポインタ３２０は、たとえばその選択位置を順
次シフトさせるシフトレジスタにより構成することがで
きる。パルス信号ＲＣは期間ｔａを決定する信号であ
り、所定期間ごとに発生される。

【０１２５】電圧選択回路３３０は、電圧Ｖｄｄを選択
信号ＳＬ１に応答して出力信号線ＬＯ１へ伝達するｎチ
ャネルＭＯＳトランジスタＴｒ１と、電圧Ｖ１を選択信
号ＳＬ１に応答して出力信号線ＬＯ２へ伝達するｎチャ
ネルＭＯＳトランジスタＴｒ２と、電圧Ｖ１の選択信号
ＳＬ２に応答して出力信号線ＬＯ１へ伝達するｎチャネ
ルＭＯＳトランジスタＴｒ３と、電圧Ｖ２を選択信号Ｓ
Ｌ２に応答して出力信号線ＬＯ２へ伝達するｎチャネル
ＭＯＳトランジスタＴｒ４と、選択信号ＳＬ３に応答し
て電圧Ｖ２を出力信号線ＬＯ１へ伝達するｎチャネルＭ
ＯＳトランジスタＴｒ５と、選択信号ＳＬ３に応答して
電圧Ｖ３を出力信号線Ｌ２へ伝達するｎチャネルＭＯＳ
トランジスタＴｒ６と、選択信号ＳＬ４に応答して電圧
Ｖ３を出力信号線ＬＯ１へ伝達するｎチャネルＭＯＳト
ランジスタＴｒ７と、選択信号ＳＬ４に応答して電圧Ｖ
４を出力信号線ＬＯ２へ伝達するｎチャネルＭＯＳトラ
ンジスタＴｒ８と、選択信号ＳＬ５に応答して電圧Ｖ４
を出力信号線ＬＯ１へ伝達するｎチャネルＭＯＳトラン
ジスタＴｒ９と、選択信号ＳＬ５に応答して電圧Ｖｂを
出力信号線ＬＯ２へ伝達するｎチャネルＭＯＳトランジ
スタＴｒ１０を備える。出力信号線ＬＯ１から基準電圧
Ｒｅｆ＋が発生され、出力信号線ＬＯ２から基準電圧Ｒ
ｅｆ−が発生される。

【０１２６】この図５に示す構成により、パルス信号Ｒ
Ｃが規定する間隔ごとに各離散値間隔を与える基準電圧
の組が順次リフレッシュ制御用基準電圧Ｒｅｆ＋，Ｒｅ
ｆ−として発生される。ポインタ３２０はリフレッシュ
動作時以外においては選択信号ＳＬ１を選択状態として
いる。この基準電圧Ｖｄｄが動作電源電圧レベルの場
合、ＭＯＳトランジスタからそのしきい値電圧分の電圧
降下を伴うため、選択信号ＳＬ１の電位レベルをこの電
圧Ｖｄｄよりもこのしきい値電圧分だけ上昇させる必要
がある。この構成は昇圧回路を用いることにより容易に
実現することができる。

【０１２７】またこの図５に示す電圧選択回路３３０に
おいてｎチャネルＭＯＳトランジスタの構成に変えて、
信号伝達時におい信号損失が生じることないＣＭＯＳト
ランスミッションゲートが用いられてもよい。また、抵
抗分圧回路３１０の構成に変えて、それぞれの離散値の
組ごとに電圧を発生する回路を設けておき、この基準電
圧発生回路のそれぞれを順次選択状態としてリフレッシ
ュ用の制御電圧Ｒｅｆ＋，Ｒｅｆ−を発生する構成が用
いられてもよい。

【０１２８】図６はこの発明の他の実施例であるシナプ
ス表現回路の構成を示す図である。図６において、リフ
レッシュ制御回路１５０は、入力線Ｉｒを介して与えら
れる電圧Ｖｃとリフレッシュ制御信号ＲｅｆＰとを比較
する比較器Ｃｏｐ２と、比較器Ｃｏｐ２の出力に応答し
てチャージポンプ動作を実行するキャパシタＣｒを含
む。

【０１２９】比較器Ｃｏｐ２は、その正入力にシナプス
荷重値を表現する電圧Ｖｃを受け、その負入力にリフレ
ッシュ制御信号ＲｅｆＰを受ける。キャパシタＣｒはそ
の一方電極に比較器Ｃｏｐ２の出力を受け、その他方電
極が出力線Ｏｒを介してノードＮ６へ接続される。他の
構成は図１に示すシナプス表現回路と同様であり、対応
する部分には同一の参照番号を付している。このリフレ
ッシュ制御信号ＲｅｆＰは複数のシナプス表現回路のリ
フレッシュ制御回路へ共通に与えられる。次に動作につ
いて図７に示す波形図を参照して説明する。

【０１３０】図７に示す波形図においても、シナプス荷
重値はＶｄｄ，Ｖ１，Ｖ２，Ｖ３，Ｖ４およびＶｂの６
個の離散値のいずれかへリフレッシュする場合の動作が
示される。今、学習期間または初期設定時においてノー
ドＮ２の電圧Ｖｃが電圧Ｖ１とＶ２との間に設定された
場合を考える。所定の保持期間が経過した後、リフレッ
シュ制御信号ＲｅｆＰが発生される。このリフレッシュ
制御信号ＲｅｆＰは、電圧Ｖｄｄと電圧Ｖ１とを振幅の
上下限値として期間ｔａの間振動する。この期間中は、
比較器Ｃｏｐ２の出力は“Ｌ”である。

【０１３１】次の周期において、このリフレッシュ制御
信号ＲｅｆＰはその振幅上下限値を電圧Ｖ１およびＶ２
とする振動を行なう。この場合、電圧Ｖｃは電圧Ｖ１と
電圧Ｖ２との間にあるため、比較器Ｃｏｐ２の出力はこ
のリフレッシュ制御信号ＲｅｆＰに応じて振動する。こ
の振動はキャパシタＣｒを介して出力線Ｏｒへ容量結合
され、ノードＮ６へ正電荷が注入される。これによりノ
ードＮ２の電圧Ｖｃが電圧Ｖ１まで上昇する。それ以降
の周期においては、比較器Ｃｏｐ２の出力は“Ｈ”固定
となり、チャージポンプ動作は何ら実行されない。これ
により、リフレッシュ期間の完了時においてはノードＮ
２の電圧Ｖｃは電圧Ｖ１へリフレッシュされたことにな
り、以降のリフレッシュ期間においては確実に電圧Ｖ１
のレベルへリフレッシュされる。

【０１３２】なお図４および図７に示す動作波形図にお
いて出力線Ｏｒの電位が学習期間および保持期間中電圧
Ｖｄｄレベルに保持されているように示している。しか
しながら、学習期間中ノードＮ６はこのパルス信号Ｔｄ
に応じて変化し、また保持期間中はノードＮ６の電位は
ダイオードＤ４によりバイアス電圧ＶｂとダイオードＤ
４のしきい値電圧との差により決定される電圧に設定さ
れる。この図４および図７においては単にリフレッシュ
期間において出力線Ｏｒにパルス状の信号が出現し、こ
れによりチャージポンプ動作が実行されることを例示的
に示しているだけである。

【０１３３】このようにリフレッシュ期間においてリフ
レッシュ制御信号ＲｅｆＰとしてその振幅の上下限値を
順次離散値間隔ずつずらせるパルス信号を発生すること
により同様に確実にリフレッシュを行なうことができ
る。このリフレッシュ制御信号ＲｅｆＰの振動波形とし
ては三角波でも矩形波でもまたサイン波でもよい。この
期間ｔａおよびｔｂの間隔は図１および図４に示した場
合と同様であり、またリフレッシュ制御信号ＲｅｆＰは
バイアス電圧Ｖｂから順次電圧Ｖｄｄまで昇圧される方
法が用いられてもよい。

【０１３４】図８はこのリフレッシュ制御信号ＲｅｆＰ
を発生するための回路構成の一例を示す図である。図８
において、リフレッシュ制御信号発生系は、電圧Ｖｄｄ
とバイアス電圧Ｖｂとを抵抗分割して各離散値電圧を発
生する分圧回路４１０と、分圧回路４１０からの各離散
値電圧から基準電圧Ｒｅｆ＋およびＲｅｆ−を発生する
基準電圧発生回路４２０と、基準電圧発生回路４２０か
らの基準電圧Ｒｅｆ＋およびＲｅｆ−の平均値をとる平
均値回路４３０と、平均値回路４３０の出力（（Ｒｅｆ
＋）＋（Ｒｅｆ−））／２と発振回路４５０から発振さ
れるパルス信号とを重畳する重畳回路４４０を含む。重
畳回路４４０からリフレッシュ制御信号ＲｅｆＰが出力
される。発振回路４５０が出力する振動信号の振幅は離
散値間隔とされる。

【０１３５】この分圧回路４１０は図５に示す抵抗分圧
回路３１０と同様の構成を備え、基準電圧発生回路４２
０は図５に示すポインタ３２０および電圧選択回路３３
０の構成に対応する。平均値回路４３０はたとえば、電
圧Ｒｅｆ＋と電圧Ｒｅｆ−とを抵抗分割することにより
両者の算術平均値を出力する。発振回路４５０はリフレ
ッシュ指示信号ＲＥＦに応答して発振動作を実行する。
重畳回路４４０はこの発振回路４５０からの振動信号を
平均値回路４３０の出力でバイアスしてリフレッシュ制
御信号ＲｅｆＰを出力する。ただし、信号ＲＥＦが与え
られないとき、重畳回路４４０の出力はＶｄｄレベルと
される。これにより、図７に示す振動波形を備えるリフ
レッシュ制御信号ＲｅｆＰを得ることができる。

【０１３６】この図８に示す構成に変えて、発振回路４
５０として、その一方動作電源電圧をリフレッシュ用基
準電圧Ｒｅｆ＋とし、他方の電源電圧をリフレッシュ用
基準電圧Ｒｅｆ−として動作するリングオシレータなど
を用いれば、平均値回路および重畳回路を省略すること
ができる。この場合においてもその発振回路はリフレッ
シュ指示信号ＲＥＦに応答して発振動作を実行する。

【０１３７】図９はこの発明のさらに他の実施例である
シナプス表現回路の構成を示す図である。この図９に示
す構成においては、シナプス表現回路ＳＹのリフレッシ
ュ制御回路１５０に含まれる比較器Ｃｏｐ２は、その比
較動作を強制的に停止するための制御回路ＳＡを含む。
この制御回路ＳＡを作動状態とすることによりリフレッ
シュ制御回路１５０は動作し、制御回路ＳＡを不動作状
態とすることによりリフレッシュ制御回路１５０は不作
動状態となる。これにより、シナプス表現回路ＳＹを選
択的にリフレッシュ動作を実行させることができ、シナ
プス表現回路を複数個備える神経回路網装置におけるリ
フレッシュ動作時の消費電流を低減することが可能とな
る。また、各グループにおけるリフレッシュタイミング
が同じとなるため、シナプス表現回路毎のリフレッシュ
タイミングのずれに起因する蓄積電荷量の相対的な変位
を防止できる。

【０１３８】すなわち、図９において、シナプス表現回
路ＳＹは２つのグループＧＡおよびＧＢに分割される。
グループＧＡは、シナプス表現回路ＳＹａ〜ＳＹｎを含
み、グループＧＢはシナプス表現回路ＳＹｍ〜ＳＹｚを
含む。この各グループＧＡおよびＧＢに含まれるシナプ
ス表現回路の選択は、任意である。

【０１３９】グループＧＡおよびグループＧＢの一方を
選択するためにインバータ回路４００が設けられる。イ
ンバータ回路４００はグループ選択信号ＰＣを受ける。
インバータ回路４００の出力はグループＧＡに含まれる
シナプス表現回路ＳＹａ〜ＳＹｎのリフレッシュ制御回
路１５０に含まれる制御回路ＳＡへ与えられる。グルー
プＧＢに含まれるシナプス表現回路ＳＹｍ〜ＳＹｚのリ
フレッシュ制御回路１５０に含まれる制御回路ＳＡはグ
ループ選択信号ＰＣが与えられる。シナプス表現回路Ｓ
Ｙａ〜ＳＹｚのそれぞれのリフレッシュ制御回路１５０
に含まれる比較器Ｃｏｐ２の比較基準入力へはリフレッ
シュ制御信号ＲｅｆＰが与えられる。

【０１４０】グループ選択信号ＰＣが“Ｈ”のとき、グ
ループＧＢが選択され、グループＧＢにおけるリフレッ
シュ動作が実行される。グループ選択信号ＰＣが“Ｌ”
のとき、グループＧＡが選択され、グループＧＡに含ま
れるシナプス表現回路ＳＹａ〜ＳＹｎにおいてリフレッ
シュ動作が実行される。このグループ選択信号ＰＣの論
理は反転したものが用いられてもよい。このように複数
のシナプス表現回路をグループ化し、各グループ単位で
リフレッシュ動作を実行することにより、リフレッシュ
時における消費電力を大幅に削減することができる。

【０１４１】このリフレッシュ制御回路１５０に含まれ
る制御回路ＳＡは、比較器Ｃｏｐ２がソースカップルま
たはエミッタカップル型の差動比較器の構成を備える場
合、この定電流経路の導通／非導通を行なう構成が制御
回路ＳＡとして用いられる。

【０１４２】またリフレッシュ制御回路１５０として図
１に示す構成が用いられる場合、ＮＡＮＤゲートＮａ１
へ非選択時に“Ｌ”となるグループ選択信号が与えられ
てもよい。

【０１４３】リフレッシュ制御信号ＲｅｆＰは各グルー
プＧＡおよびＧＢに対し共通に与えられるているが、こ
れはそれぞれグループごとにリフレッシュ制御信号を発
生する回路が設けられてもよい。

【０１４４】さらにこの図９に示す構成においてはシナ
プス表現回路は２つのグループに分割されているがこの
分割されるグループの数は任意である。また各グループ
に含まれるシナプス表現回路数も任意である。

【０１４５】さらに上記実施例においては、シナプス表
現回路においてそのシナプス結合表現回路に含まれるト
ランジスタをｐチャネルＭＯＳトランジスタとして説明
している。この場合図ｎチャネルＭＯＳトランジスタが
用いられてもよい。さらに、シナプス荷重値格納回路１
０１に含まれるキャパシタＣ０はたとえば電源電圧であ
る基準電圧ＶｄｄとノードＮ２との間に接続されている
が、このキャパシタＣ０はノードＮ２とバイアス電圧Ｖ
ｂとの間に接続される構成が用いられてもよい。

【０１４６】

【発明の効果】以上のように、この発明によれば、シナ
プス表現回路において、シナプス荷重値を格納する容量
手段の蓄積電荷量をリフレッシュするように構成したた
め、長時間にわたって安定にシナプス荷重値を維持する
シナプス表現回路を得ることができる。またチャージポ
ンプ動作を通してこの容量手段の蓄積電荷量を調整する
ように構成したため、マルチレベルのシナプス荷重値の
リフレッシュが可能となる。

【０１４７】さらに、リフレッシュ制御信号を複数のシ
ナプス表現回路のリフレッシュ制御回路へ与えるように
構成したため、複数のシナプス表現回路が並列してリフ
レッシュを実行することが可能となり、リフレッシュ動
作に要する時間を大幅に低減することができる。

【０１４８】また複数のシナプス表現回路を含む神経回
路網装置において、各シナプス表現回路において、アナ
ログ形態で格納されたシナプス荷重値をリフレッシュ指
示に応答して修復するように構成したため、長時間にわ
たって安定に動作する信頼性の高い神経回路網装置を実
現することができる。

【０１４９】またこのシナプス表現回路をグループに分
割し、グループ単位でリフレッシュを実行するように構
成したため、リフレッシュ時に要する消費電力を大幅に
低減することができる。また複数のシナプス表現回路を
並列にリフレッシュすることにより個々のシナプス表現
回路を直列にリフレッシュする場合において生じやすい
リフレッシュタイミングのずれに起因する蓄積電荷量の
相対的な変位をもたらすばらつきが少ないシナプス荷重
値のリフレッシュを実行することができ、確実に各シナ
プス表現回路におけるシナプス荷重値を元の値へリフレ
ッシュすることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例であるシナプス表現回路の
構成を示す図である。

【図２】図１に示すリフレッシュ制御回路に含まれる比
較器の入出力応答特性を示す図である。

【図３】図１に示すリフレッシュ制御回路に含まれる比
較器の具体的構成の一例を示す図である。

【図４】図１に示すシナプス表現回路のリフレッシュ動
作を示す信号波形図である。

【図５】図１に示すリフレッシュ制御信号を発生するた
めの回路構成の一例を示す図である。

【図６】この発明の他の実施例であるシナプス表現回路
の構成を示す図である。

【図７】図６に示すシナプス表現回路のリフレッシュ動
作を示す信号波形図である。

【図８】図６に示すリフレッシュ制御信号を発生するた
めの回路構成の一例を示す図である。

【図９】この発明のさらに他の実施例であるシナプス表
現回路を備える神経回路網装置の構成を示す図である。

【図１０】神経回路網装置において用いられるニューロ
ンユニットの動作原理を示す図である。

【図１１】図１０に示すニューロンユニットにおける入
出力特性の一例を示す図である。

【図１２】半導体神経回路網装置の構成の一例を示す図
である。

【図１３】図１２に示すシナプス表現回路の構成の一例
を示す図である。

【図１４】図１３に示す学習制御回路の構成の一例を示
す図である。

【図１５】図１３に示すシナプス結合表現回路、シナプ
ス荷重修正回路およびシナプス荷重値格納回路の具体的
構成の一例を示す図である。

【図１６】図１５に示すシナプス荷重修正回路の動作を
説明するための図である。

【図１７】図１５に示すシナプス荷重値格納回路を構成
する容量手段の具体的構成の一例を示す断面図である。

【図１８】図１５に示すシナプス荷重修正回路における
ダイオードの接続を総称的に示す図である。

【図１９】図１８に示すダイオードの直列体を１個のト
ランジスタで構成する場合のＭＯＳトランジスタの接続
形態を示す図である。

【図２０】図１９に示すトランジスタの断面構造および
従来の問題点を説明するための図である。

【図２１】図１５に示すシナプス荷重値格納手段を構成
する容量の他の構成例を示す断面図である。

【符号の説明】

１０１シナプス荷重値格納回路１０３シナプス荷重修正回路１０７シナプス結合表現回路１５０リフレッシュ制御回路Ｃ０シナプス荷重値格納用キャパシタＣｏｐ１比較器Ｃｏｐ２比較器ＣｒキャパシタＳＹシナプス表現回路ＳＡリフレッシュを選択的に実行するための制御回路

Claims

【特許請求の範囲】

【請求項１】神経回路網におけるニューロン間を所定
の結合強度を通して結合するシナプスを表現するシナプ
ス表現回路であって、前記結合強度を示すシナプス荷重値情報を格納するシナ
プス荷重値格納手段、前記シナプス荷重値格納手段は、
前記シナプス荷重値情報を電荷の形態で格納する容量手
段を含み、およびリフレッシュ指示に応答して、前記シ
ナプス荷重値情報をリフレッシュするためのリフレッシ
ュ手段を備え、前記リフレッシュ手段はチャージポンプ
動作で前記容量手段に格納された電荷量を回復する手段
を含む、シナプス表現回路。
【請求項２】前記リフレッシュ手段は、前記容量手段
の前記シナプス荷重値を与える一方電極の電位と基準電
位とを比較する比較手段と、前記リフレッシュ指示と前記比較手段の出力とに応答し
て、前記チャージポンプ動作により前記容量手段の蓄積
する電荷量を修正する手段とを含む、請求項１記載のシ
ナプス表現回路。
【請求項３】前記比較手段は、第１および第２の基準
電位を前記基準電位として受け、前記容量手段の一方電
極電位がこの第１および第２の基準電位の範囲内に存在
するとき前記修正手段を駆動する手段を含む、請求項２
記載のシナプス表現回路。
【請求項４】前記リフレッシュ手段のリフレッシュ動
作を強制的に停止させるリフレッシュ禁止信号を前記リ
フレッシュ手段へ与える手段をさらに備える、請求項１
記載のシナプス表現回路。
【請求項５】神経回路網を表現する半導体神経回路網
装置であって、各々が、関連のニューロン間の結合強度を通して結合す
るシナプスを表現する複数のシナプス表現回路を含み、各前記シナプス表現回路は、関連のニューロンユニット間の結合強度を示すシナプス
荷重値をアナログ形態で格納するシナプス荷重値格納手
段、およびリフレッシュ指示に応答して、前記シナプス
荷重値格納手段の格納するシナプス荷重値情報を修復す
るリフレッシュ手段を備える、半導体神経回路網装置。
【請求項６】前記シナプス荷重値格納手段は、前記シ
ナプス荷重値情報を電荷の形態で格納する容量手段を含
み、かつ前記リフレッシュ手段は、前記容量手段の前記シナプス荷重値を与える一方電極の
電位と基準電位とを比較する比較手段と、前記比較手段の出力に応答して、前記容量手段の蓄積電
荷量をチャージポンプ動作を通して修復する手段とを備
え、前記基準電位は少なくとも２つのシナプス表現回路に対
し共通に与えられる、請求項５記載の半導体神経回路網
装置。
【請求項７】前記シナプス表現回路は複数のグループ
に分割され、前記リフレッシュ手段を前記シナプス表現回路のグルー
プ単位で活性化する手段をさらに備える、請求項５記載
の半導体神経回路網装置。