CN110036443B - 神经元电路、信号传输系统以及开关电路 - Google Patents

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Abstract

一种神经元电路，包括：输入端子，尖峰信号被连续输入到该输入端子；第一开关元件，该第一开关元件具有联接至输入端子的第一端和联接至中间节点的第二端，在输入单个尖峰信号时仍保持在高电阻状态，而当在第一时段内输入多个尖峰信号时，进入相比高电阻状态具有低电阻值的低电阻状态；反馈电路，该反馈电路联接至中间节点，并且在第一开关元件进入低电阻状态时使输入端子处于预定电平；以及第二开关元件，该第二开关元件与第一开关元件串联连接在输入端子与中间节点之间，在一个或更多个尖峰信号被输入至输入端子时，仍保持在低电阻状态，而当输入端子变为处于预定电平时，进入高电阻状态。

Description

神经元电路、信号传输系统以及开关电路
技术领域
本发明涉及神经元电路、系统以及开关电路。
背景技术
已知一种开关元件，其在未施加电压时处于高电阻状态，在施加有电压时进入低电阻状态，并且在切断电压时自动返回至高电阻状态(例如，非专利文献1至6)。已知一种具有负电阻的开关元件(例如，非专利文献7至11)。
现有技术文献
非专利文献
非专利文献1：IEEE ELECTRON DEVICE LETTERS,VOL.33,No.2,pp.236-238(2012)
非专利文献2：IEEE ELECTRON DEVICE LETTERS,VOL.33,No.5,pp.718-720(2012)
非专利文献3：Semicond.Sci.Technol.29pp.104005-1to 104005-11(2014)
非专利文献4：IEDM pp.27.1.1-27.1.4(2009)
非专利文献5：IEDM pp.2.8.1-2.8.4(2012)
非专利文献6：IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.62,No.11pp.3477-3481(2015)
非专利文献7：JOURNAL OF APPLIED PHYSICS Vol.33,No.9,pp.2669-2682(1962)
非专利文献8：APPLIED PHYSICS LETTERS Vol.89,pp.083514-1to 083514-3(2006)
非专利文献9：Japanese Journal of Applied Physics Vol.49,pp.104002-1to104002-5(2010)
非专利文献10：Nature Materials Vol.6,pp.824-832(2007)
非专利文献11：Advanced Materials Vol.21,pp.2632-2663(2009)
发明内容
本发明要解决的问题
这些开关元件主要应用于纵横阵列存储器的存取元件。然而，很难检查对其它电子电路的应用。
本发明鉴于上述问题而作出，并且旨在提供一种利用开关元件的电子电路。
用于解决该问题的装置
本发明是一种神经元电路，其包括：输入端子，尖峰信号被连续输入该输入端子；第一开关元件，该第一开关元件具有联接至所述输入端子的第一端和联接至中间节点的第二端，当输入单个尖峰信号时仍保持在高电阻状态，而当在第一时段内输入多个尖峰信号时，进入低电阻状态，其电阻值低于所述高电阻状态的电阻值；反馈电路，该反馈电路联接至所述中间节点，并且在所述第一开关元件进入所述低电阻状态时使所述输入端子处于预定电平；以及第二开关元件，该第二开关元件与所述第一开关元件串联连接在所述输入端子与所述中间节点之间，当一个或更多个尖峰信号被输入至所述输入端子时，仍保持在低电阻状态，而当所述输入端子变为处于预定电平时，进入高电阻状态。
在上面的配置中，可以设置连接在所述中间节点与基准电位端子之间的负载。
在上面的配置中，所述预定电平可以是高电平。
在上面的配置中，所述第一开关元件可以包括连接在所述第一端与所述第二端之间的电阻体，当内部状态量小于第一阈值时处于高电阻状态，该内部状态量是在第二时段内相对于所述第二端施加至所述第一端的电压的平均值，而当所述内部状态量大于第二阈值时处于低电阻状态。
在上面的配置中，所述电阻体可以在预定温度以上处于金属相，而在该预定度以下处于绝缘相，并且所述内部状态量可以是在所述第二时段内相对于所述第二端施加至所述第一端的电压的RMS。
在上面的配置中，所述第一开关元件可以包括连接在所述第一端与所述第二端之间的电阻体，当内部状态量小于第一阈值时处于高电阻状态，而当所述内部状态量大于第二阈值时处于低电阻状态，并且在时刻T0，所述内部状态量S(T0)可以为
其中，所述第一端与所述第二端之间的电压用V10表示，V10对所述内部状态量的影响用f(V10)表示，并且所述内部状态量的驰豫时间(relaxation time)用τdec表示。
在上面的配置中，所述电阻体可以在预定温度以上处于金属相，而在该预定度以下处于绝缘相，并且f(V10)＝A×V10 2，其中，A表示常数。
在上面的配置中，所述电阻体可以由氧化钒形成。
在上面的配置中，可以设置第三开关元件，该第三开关元件与所述第一开关元件以及所述第二开关元件串联连接在所述输入端子与所述中间节点之间，当输入单个尖峰信号时仍保持在高电阻状态，而当在第三时段内输入多个尖峰信号时，进入低电阻状态。
在上面的配置中，所述第三开关元件的高电阻状态的电阻值可以高于所述第一开关元件的高电阻状态的电阻值，并且所述第三开关元件的低电阻状态的电阻值可以低于所述第一开关元件的高电阻状态的电阻值。
本发明是一种系统，其包括：上述神经元电路；以及连接所述神经元电路的突触电路。
本发明是一种开关电路，其包括：输入端子，输入信号被输入到该输入端子；输出端子；以及开关元件，该开关元件包括：第一端，该第一端联接至所述输入端子；第二端，该第二端联接至所述输出端子；以及电阻体，该电阻体连接在所述第一端与所述第二端之间，当内部状态量小于第一阈值时处于高电阻状态，而当所述内部状态量大于第二阈值时，处于低电阻状态，其电阻值小于所述高电阻状态的电阻值，其中，在时刻T0，所述内部状态量S(T0)为
其中，所述第一端与所述第二端之间的电压用V10表示，V10对所述内部状态量的影响用f(V10)表示，并且所述内部状态量的驰豫时间用τdec表示，并且所述输入信号的变化周期短于所述驰豫时间。
在上面的配置中，所述输入信号可以是多个尖峰信号，并且所述多个尖峰信号的间隔可以短于所述驰豫时间。
在上面的配置中，所述电阻体可以在预定温度以上处于金属相，而在该预定度以下处于绝缘相，并且f(V10)＝A×V10 2，其中，A表示常数。
本发明的效果
本发明能够提供一种利用开关元件的电子电路。
附图说明
图1(a)是根据第一实施方式的开关元件的平面图，图1(b)是图1(a)的沿线A-A截取的截面图；
图2是例示第一实施方式中的直流信号的电压-电流特性的示意图；
图3(a)例示了第一实施方式中的测量电路，图3(b)和图3(c)例示了第一实施方式中的交流信号的电压-电流特性；
图4(a)和图4(b)例示了第一实施方式中相对于时间的输入电压；
图5(a)例示了根据第一实施方式的开关元件的另一电压-电流特性，图5(b)和图5(c)是例示根据第一实施方式的开关元件的另一结构的截面图；
图6是根据第二实施方式的交流限制电路的电路图；
图7例示了根据第二实施方式的交流限制电路的测量结果；
图8是例示神经元网络的示意图；
图9是例示神经元的操作的时间图；
图10是根据第三实施方式的神经元电路的电路图；
图11是第三实施方式中的神经元电路的时间图；
图12是根据第四实施方式的开关电路的电路图；
图13是第四实施方式中的开关元件10的时间图；
图14是第四实施方式中的开关电路的时间图；
图15是根据第五实施方式的神经元电路的电路图；
图16是第五实施方式中的神经元电路的时间图；
图17是根据第六实施方式的神经元电路的电路图；
图18是第六实施方式中的神经元电路的时间图；
图19(a)和图19(b)分别例示了第五和第六实施方式的神经元电路相对于输入频率的输出频率；
图20是实验1中制作的神经元电路的电路图；
图21例示了实验1中通道ch1到ch4相对于时间的电压；
图22例示了在实验1中输入信号的频率变化时相对于时间的电压；
图23是根据第八实施方式的系统的概观图；
图24是例示根据第八实施方式的系统的操作的框图；
图25(a)至图25(c)是用于描述第八实施方式中的突触电路的图；
图26例示了第八实施方式中的网络的连接结构；
图27例示了第八实施方式中的纵横阵列电路；
图28例示了第八实施方式中的二维网络架构；以及
图29例示了第八实施方式中的三维网络架构。
具体实施方式
在下文中，参照附图，对实施方式进行描述。
第一实施方式
第一实施方式是示例性开关元件。图1(a)是根据第一实施方式的开关元件的平面图，图1(b)是图1(a)的沿线A-A截取的截面图。如图1(a)和图1(b)所示，开关元件10包括衬底12、电阻体14以及电极16。由电阻体14制成的薄膜15形成在衬底12上。电极16形成在电阻体14的两端上。电阻体14具有有源部分14a和引出部分14b。有源部分14a在电流流动方向上的长度用L表示，而宽度用W表示。引出部分14b电连接有源部分14a和电极16。引出部分14b的宽度从有源部分14a起向电极16逐渐增加。电极16之间的电压主要集中在有源部分14a上。因此，开关元件10的电阻变化主要对应于有源部分14a的电阻变化。
衬底12是绝缘衬底，举例来说，如氧化钛(TiO2)衬底或氧化铝(Al2O3)衬底。衬底12可以是其上可以形成具有期望特性的电阻体14的任何衬底。电阻体14例如由氧化钒(VO2)薄膜形成。电极16由金属形成，举例来说，如金(Au)层、铜(Cu)层或铝(Al)层。
如果电阻体14由在电极16之间施加高电压(例如，电阻体14的温度高)时其电阻低而在施加低电压(电阻体14的温度低)时其电阻高的材料形成，那么就足够了。例如，VO2在低温下处于具有单斜晶体结构的绝缘体相，而在高温下处于具有四方晶体结构的金属相。VO2的相变温度为10℃至80℃。VO2的相变温度根据氧组成比、杂质的类型和浓度、生长条件和/或衬底12的类型而不同(例如，具有(001)面作为主表面的TiO2衬底、具有(101)面作为主表面的TiO2衬底，以及Al2O3衬底)。
在以下示例中，使用TiO2衬底作为衬底12，并且通过脉冲激光淀积形成VO2作为电阻体14。电阻体14的膜厚度为90nm，有源部分14a的长度L为10μm，并且有源部分14a的宽度W为40μm。Au用作电极16。
首先，将描述当直流(DC)电压施加至开关元件10时的电压-电流特性。图2是例示第一实施方式中的DC信号的电压-电流特性的示意图。呈现了相对于电极16之间的电压V，在电极16之间流动的电流I。如图2所示，当电压V低时，开关元件10的电阻高。在这种状态下，开关元件10处于断开状态。当电压V增加时，由于在电压V2的焦耳热，有源部分14a的温度上升，并且有源部分14a的VO2的相从绝缘体相转变成金属相。因此，开关元件10的电阻减小。在这种状态下，开关元件10处于接通状态。当电压V降低时，有源部分14a的温度在电压V1下降，并且有源部分14a的VO2相从金属相转变成绝缘体相。因此，使开关元件10处于断开状态。开关元件10的断开状态意味着电极16之间(开关元件10的第一端与第二端之间)的电阻高的状态，而开关元件10的接通状态意味着电极16之间(开关元件10的第一端与第二端之间)的电阻低的状态。
接下来，将描述当交流电压施加至开关元件10时的电压-电流特性。图3(a)例示了第一实施方式中的测量电路，而图3(b)和图3(c)例示了当在第一实施方式中应用交流信号时的电压-电流特性。如图3(a)所示，开关元件10和电阻体R串联连接在端子T01与T02之间。交流电源18连接至端子T01和T02。交流电源18在端子T01与T02之间施加输入电压Vin，其是具有大致三角函数波的交流电。测量流过开关元件10的电流I。
如图3(b)所示，当输入电压Vin具有频率1kHz时，如图2所示，开关元件10在输入电压Vin的绝对值为V2或更大时处于接通状态，并且开关元件10在输入电压Vin的绝对值为V1或更小时处于断开状态。如图3(c)所示，当交流电压具有100kHz的频率时，无论输入电压Vin如何，开关元件10都处于接通状态。
有源部分14a的温度由有源部分14a中产生的焦耳热和通过衬底12的散热等来确定。散热所需时间具有由热容、热阻等确定的时间常数。在如图3(b)中的低频率处，输入电压Vin在比散热时间常数更长的时间内变化。为此，有源部分14a的温度随输入电压Vin的变化而变化。因此，开关元件10的状态取决于输入电压Vin。在如图3(c)中的高频率处，输入电压Vin在比散热时间常数更短的时间内变化。因此，有源部分14a的温度不能随输入电压Vin的变化而变化。因此，开关元件10的状态由输入电压Vin的均方根(RMS)确定。
将考虑输入电压Vin具有不同于三角函数波的波形的情况。图4(a)和图4(b)例示了第一实施方式中的相对于时间的输入电压。如图4(a)所示，由实线表示的输入电压Vin在正范围内相对于时间任意变化。虚线表示在与散热时间常数相对应的预定时段内的输入电压Vin的RMS。开关元件10在RMS等于或大于阈值Vth时，处于接通状态，而在RMS等于或小于阈值Vth时，处于断开状态。如上所述，开关元件10根据预定时段内的输入电压Vin的RMS在接通状态与断开状态之间切换。
如图4(b)所示，由实线表示的输入电压Vin是交流电压，并且其幅度相对于时间变化。该交流信号的周期短于散热时间常数。当幅度小时，输入电压Vin的RMS等于或小于阈值。因此，开关元件10处于断开状态，因为有源部分14a的发热量小，并且有源部分14a的温度小于相变温度。当振幅大时，输入电压Vin的RMS等于或大于阈值。因此，开关元件10处于接通状态，因为有源部分14a的发热量大，并且有源部分14a的温度大于相变温度。如上所述，开关元件10根据输入电压Vin的幅度在接通状态与断开状态之间切换。
图5(a)例示了根据第一实施方式的开关元件的另一电压-电流特性，而图5(b)和图5(c)是例示根据第一实施方式的开关元件的另一结构的截面图。如图5(a)所示，当电压V为0V时，开关元件处于断开状态。当电压V为正时，开关元件在电压V等于或大于电压V3时处于接通状态，并且开关元件在电压V等于或小于电压V3时处于断开状态。当电压V为负时，开关元件在电压V等于或小于电压-V3时处于接通状态，并且开关元件在电压V等于或大于电压-V3时处于断开状态。如上所看出的，电压-电流特性可以是具有小滞后的特性。
如图5(b)所示，开关元件10可以具有电阻体14位于电极16之间的结构。如图5(c)所示，电阻体14的有源部分14a的膜厚度Ta可以小于引出部分14b的膜厚度Tb。其它结构与图1(b)中的相同。
开关元件10的电阻体14可以例如由氧化锌(ZnO)或钛酸锶(SrTiO3)形成。电阻体14可以由诸如非专利文献1中的氧化钒(VOx)或非专利文献2中的氧化铌(NbOx)的金属绝缘体材料形成。电阻体14可以由非专利文献3至6中所采用的铜化合物、硫族化物、氧化钨或非晶氧化物形成。
在第一实施方式中，如图1(a)、图1(b)以及图5(b)所示，电阻体14连接在对应于第一端和第二端的一对电极16之间。如图4(a)和图4(b)所示，当在预定时段(第一时段)内输入电压Vin(相对于第二端施加至第一端的电压)的RMS小于阈值Vth(第一阈值)时，电极16之间的电阻体14处于断开状态，而当RMS大于Vth(第二阈值)时，电极16之间的电阻体14处于接通状态。因此，可以如第二和第三实施方式中所述提供具有新功能的电子电路。
第一阈值和第二阈值可以相同，或者第二阈值可以大于第一阈值。如图2所示，开关元件10可以具有滞后。当开关元件10具有滞后时，断开状态与接通状态之间因噪声而造成的切换被抑制。
输入电压Vin的变化周期短于预定时段(第一时段)。因此，如图4(a)和图4(b)所示，根据输入电压Vin的RMS切换断开状态和接通状态。输入电压Vin的周期优选等于或小于预定时段的一半，并且更优选等于或小于预定时段的十分之一。
电阻体14在预定温度(例如，相变温度)以上处于金属相，而在预定温度以下处于绝缘相。这使得电阻体14能够在输入电压Vin的RMS小于阈值Vth时处于断开状态，而在RMS大于Vth时处于接通状态。当根据温度切换断开状态和接通状态时，电阻体14根据输入电压Vin的RMS是小于还是大于阈值Vth，而在断开状态与接通状态之间切换。当根据除温度以外的像离子导体的物理现象来切换断开状态和接通状态时，电阻体14根据输入电压Vin的平均值是小于还是大于阈值Vth，而在断开状态与接通状态之间切换。该平均值的示例包括：RMS、简单的平均值或加权平均值。要使用哪个平均值根据被用于在断开状态与接通状态之间切换的物理现象来确定。
如图1(a)和图1(b)所示，由电阻体14形成的薄膜15形成在衬底12上。一对电极16连接至薄膜15。电阻体14的薄膜15具有有源部分14a和引出部分14b。有源部分14a的宽度W小于引出部分14b的宽度，和/或有源部分14a的膜厚度Ta小于引出部分14b的膜厚度Tb，如图5(c)所示。该配置使有源部分14a有效地产生热量。另外，热量从有源部分14a通过衬底12有效地散发。因此，能够利用电阻体14的平面形状和衬底12的类型或厚度来期望地设定与散热时间常数相对应的第一时段。在图5(b)所示结构中，电极16与电阻体14之间的边界接触面可能被施加高电场，从而，可能会被损坏。在图1(a)、图1(b)以及图5(c)所示结构中，由于电压主要施加至有源部分14a，因此，抑制了电极16与电阻体14之间的边界接触面附近的损坏。
第二实施方式
第二实施方式描述了根据第一实施方式的开关元件应用于交流限制电路的示例。图6是根据第二实施方式的交流限制电路的电路图。如图6所示，线路22位于输入端子Tin与输出端子Tout之间。在线路22中，阻抗元件24串联连接。开关元件10分路连接至线路22。也就是说，开关元件10的第一端联接至线路22，并且开关元件10的第二端接地。输入电压Vin(即，输入信号)输入至输入端子Tin。当开关元件10处于断开状态时，如箭头26a所示，输入信号通过线路22传播，并且从输出端子Tout输出。当开关元件10处于接通状态时，如箭头26b所示，输入信号通过开关元件10接地。因此，输入信号不从输出端子Tout输出。
输入电压Vin被配置为三角函数波，输入电压Vin的幅度变化，并且测量输出电压Vout。阻抗元件24被配置为电阻值为107Ω的电阻体，并且输入电压Vin的频率被设定在1MHz。
图7例示了根据第二实施方式的交流限制电路的测量结果。横轴表示输入电压Vin的RMS，而纵轴表示输出电压Vout的RMS。如图7所示，当输入电压Vin的RMS为0V时，开关元件10处于断开状态。当开关元件10处于断开状态时，随着输入电压Vin的RMS从0起增加，输出电压Vout的RMS与输入电压Vin的RMS成比例地增加。在这种情况下，输入信号通过线路22传递，并从输出端子Tout输出。当输入电压Vin的RMS变为等于或大于阈值Vth2时，开关元件10进入接通状态。因此，输入信号通过开关元件10流到地。因此，输入信号不从输出端子Tout输出，并且输出电压Vout的RMS变小。当输入电压Vin的RMS减小并且输入电压Vin的RMS变为等于或小于阈值Vth1时，开关元件10进入断开状态。因此，输出电压Vout的RMS与输入电压Vin成比例地减小。在这种情况下，输入信号通过线路22传递，并从输出端子Tout输出。
如上看出，当输入电压Vin的RMS小于阈值Vth1(即，输入信号的幅度小)时，第二实施方式的交流限制电路将输入信号输出至输出端Tout。当输入电压Vin的RMS大于阈值Vth2(即，输入信号的幅度大)时，输入信号不输出至输出端子Tout。例如，当输出端子Tout联接至内部电路时，具有大电功率的信号被抑制输入至内部电路。
可以通过利用变阻器或齐纳二极管来制造交流限制电路。然而，变阻器和齐纳二极管根据瞬时电压在接通状态与断开状态之间切换。因此，输入电压Vin的波形畸变，然后输出为输出电压Vout。从而，产生谐波。因此，线性度劣化。
另一方面，在第二实施方式中，通过利用第一实施方式的开关元件10，根据输入电压Vin的RMS切换接通状态和断开状态。因此，输入电压Vin的波形不会畸变。因此，改善了输出电压Vout的线性度。另外，利用氧化钒的开关元件10的断开频率是26.5THz。因此，开关元件10可以用作针对高频信号的限制电路。另外，通过减小有源部分14a的尺寸，可以减小针对利用氧化钒的开关元件10的阈值Vth。例如，针对开关元件10的阈值Vth可以设定在0.3V，这比针对变阻器和齐纳二极管的阈值小一个数量级。
在第二实施方式中，如图6所示，限制电路具有传输交流信号的线路22，并且第一实施方式的开关元件10分路连接至线路22。该结构改善了输出电压的线性度。另外，阈值Vth2大于Vth1。该配置抑制了通过噪声切换接通状态和断开状态。
输入电压Vin的周期(即，交流信号的周期)小于与开关元件10的散热时间常数相对应的预定时段。该配置使得交流限制电路能够在交流信号的幅度大时限制交流信号。交流信号的周期优选等于或小于预定时段的一半，更优选等于或小于预定时段的十分之一。
第三实施方式
第三实施方式描述了根据第一实施方式的开关元件应用于神经元电路的示例。首先，将对使用神经元电路的神经元网络进行描述。图8是例示神经元网络的示意图。如图8所示，对神经元网络的神经元40a和40b进行了描述。尖峰信号44a从多个突触42a输入至神经元40a。当神经元40a激发时，尖峰信号44b被输出至多个突触42b。突触42b中的一个输入至神经元40b。如上所述，神经元40a和40b以及突触42a和42b形成神经元网络。
图9是例示神经元的操作的时间图。例示了从突触42a到神经元40a的输入，从神经元40a到突触42b的输出，以及神经元40a相对于时间的状态(例如，电位)。如图9所示，在泄漏整合期(leaky-integrate period)时段期间，尖峰信号44a从一个或更多个突触42a输入至神经元40a。每次输入尖峰信号44a时，神经元40a的状态上升。神经元40a的状态以某一时间常数返回至原始状态V0，如箭头45所示。当尖峰信号44a连续输入时，神经元40a的状态变得更高。当神经元40a的状态达到阈值Vth时，神经元40a激发，并且将尖峰信号44b输出至突触42b。神经元40a返回至其原始状态V0。此后，建立不应期(refractory period)T2，在此期间，即使输入尖峰信号44a，也不输出响应，然后再次建立泄漏整合期。
接下来，对作为神经元40a操作的神经元电路进行描述。图10是根据第三实施方式的神经元电路的电路图。输入端子Tin联接至节点N1。开关元件36、第一实施方式的开关元件10以及负载电阻体31串联连接在节点N1与地(基准电位)之间。开关元件10与负载电阻体31之间的节点N2通过反相器电路32a和32b联接至输出端子Tout。反相器电路32a和32b中的每一个都具有PFET(场效应晶体管)33a和NFET 33b。反相器电路32a与32b之间的节点N3联接至PFET 34的栅极。FET 34的源极联接至电压Vdd的电源，并且FET 34的漏极联接至节点N1。反馈电路35包括反相器电路32a和FET 34。开关元件36在施加至两端的电压低时接通，而在施加至两端的电压高时断开。
图11是第三实施方式中的神经元电路的时间图。例示了输入至输入端子Tin的输入电压Vin、节点N1的电压、施加至开关元件10的电压的RMS、开关元件10的状态、开关元件36的状态、节点N2的电压、节点N3的电压以及输出电压Vout随时间的变化。例示了从时刻t4到t7的时间间隔，以使描述更容易，而非反映实际的时间长度。
如图11所示，在时刻t0，输入电压Vin为0，并且没有输入尖峰信号44a。节点N1的电压为0V(或接近低电平的电压)。因此，几乎没有电压施加至开关元件10和36中的每一个的两端。因此，开关元件10处于断开状态，并且开关元件36处于接通状态。另外，由于节点N2处于低电平，因此，节点N3处于高电平，并且输出电压Vout处于低电平。由于节点N3处于高水平，因此，PFET 34断开，并且电压Vdd不施加至节点N1。
在时刻t1，输入尖峰信号44a(图10中的箭头38a)。节点N1的电压是0V+尖峰信号44a的电压的电压。即使将单个尖峰信号44a施加至开关元件10，预定时段内的RMS也不超过阈值Vth3。因此，开关元件10处于断开状态。即使施加尖峰信号44a，开关元件36也仍保持处于接通状态。由于开关元件10处于断开状态，因此，节点N2和N3的电压以及输出电压Vout不变。当在时刻t2和时刻t3输入尖峰信号44a时，开关元件10的RMS上升(图10的箭头38b，泄漏整合)，但不超过阈值Vth3。因此，节点N2和N3的电压以及输出电压Vout不变。尖峰信号44a的高度可以与电压Vdd不同。
当在时刻t4输入尖峰信号44a时，在预定时间内开关元件10的RMS超过阈值Vth3。同时，开关元件10进入接通状态。由于开关元件10和开关元件36均处于接通状态，因此，节点N2的电压电平瞬间变为高电平。因此，节点N3的电压电平瞬间变为低电平。由于节点N3处于低电平，因此，FET 34接通。因此，节点N1的电压变为Vdd(箭头38c，激发)。由于电压Vdd的分压施加至开关元件10，因此，开关元件10仍保持处于接通状态。因此，节点N2仍保持在高电平，节点N3仍保持在低电平，并且输出电压Vout的电平保持高电平。
这时，电压Vdd的分压被施加至开关元件36。这使得开关元件36此后立即在时刻t5进入断开状态。当开关元件36进入断开状态时，节点N2的电压电平变为低电平。因此，节点N3的电压电平返回至高电平，并且输出电压Vout的电平返回至低电平。当时刻t4与时刻t5之间的间隔很短时，输出电压Vout输出尖峰信号44b。希望利用反相器电路32b的电源电压来设定尖峰信号44b的高度。
由于节点N3变为高电平，因此，FET 34断开。节点N1的电压返回至0V。在时刻t5之后，开关元件10的RMS减小，并且关元件10在RMS变为等于或小于阈值Vth4时，在时刻t6进入断开状态(箭头38d，复位)。在时刻t7，开关元件36返回处于接通状态。时刻t5与t7之间的时段是不应期，在此期间，即使输入尖峰信号44a也不输出响应。时刻t6和t7可以颠倒。当开关元件10没有滞后时，阈值Vth3和Vth4大致相同。当开关元件10具有滞后时，阈值Vth4小于Vth3。
如果开关元件36在所施加的电压低时处于接通状态而在所施加的电压高时处于断开状态，那就足够了。与开关元件10一样，开关元件36可以在比尖峰信号44a的电压变化的时间长的预定时段内，根据两端之间的电压的RMS在接通状态与断开状态之间切换。在这种情况下，随着预定时段的增加，不应期增加。开关元件36可以以比尖峰信号44a的电压改变的时间短的时间间隔在接通状态与断开状态之间切换。
例如，Esaki二极管或Gunn二极管可以用作开关元件36。在这种情况下，由于驰豫时间约为0，因此，几乎没有不应期。
开关元件36可以是利用如非专利文献7中的金属氧化物、非专利文献8中的有机物或非专利文献9中的半导体的陷阱(trap)元件。开关元件36可以是利用如非专利文献10中的硫族化物，或者如非专利文献11中的金属氧化物的单极电阻开关元件。在单极电阻开关元件的情况下，当在时刻t6之后将尖峰信号输入至输入电压Vin时，开关元件36返回处于接通状态。
在第三实施方式中，如图10和图11所示，尖峰信号44a输入至输入端子Tin。开关元件10(第一开关元件)是第一实施方式的开关元件，并且具有通过开关元件36联接至输入端子Tin的第一端，以及通过反馈电路35联接至输出端子Tout的第二端。开关元件10在输入单个尖峰信号44a时仍保持处于断开状态，而当在预定时段(第二时段)内输入多个尖峰信号44a时，进入接通状态。当开关元件10进入接通状态时，输出端子Tout输出高电平。如上所看出的，第一实施方式的开关元件10可以被用作传导神经元电路的泄漏整合和激发的元件。开关元件10在没有施加电压时，进入断开状态。因此，自动进行激发后的复位。
反馈电路35联接至开关元件10的第二端，并且在开关元件10进入接通状态时，使输入端子Tin(节点N1)处于高电平。开关元件36与开关元件10串联连接在输入端子Tin与反馈电路35的输入端之间。开关元件36在一个或更多个尖峰信号44a被输入至输入端子Tin时，仍保持处于接通状态，而在输入端子Tin变为高电平时，进入断开状态。输出端子Tout在开关元件10和36均处于接通状态时，输出高电平，而在开关元件10和36中的至少一个处于断开状态时，输出低电平。由于节点N1在时刻t4变为高电平，因此，激发更可靠地进行。开关元件36能够使处于接通状态的开关元件10进入断开状态。
如在第二和第三实施方式中，第一实施方式的开关元件10可以应用于各种电子电路。
第四实施方式
第四实施方式是示例性开关电路。图12是根据第四实施方式的开关电路的电路图。如图12所示，开关元件10和负载电阻体31串联连接在输入端子Tin与地(基准电位端子)之间。输出端子Tout联接至开关元件10与负载电阻体31之间的节点N2。开关元件10是根据第一实施方式的开关元件。其它结构和第三实施方式相同，因此省略了其描述。
当概括时，开关元件10的内部状态量S10由方程1表达。
[方程1]
这里，S(T0)表示时刻T0的内部状态量S10，V10表示开关元件10的两端之间的电压，f(V10)表示V10对内部状态量S10的影响，并且τdec表示内部状态量S10的驰豫时间(与平衡值之差为1/e的时间)。
内部状态量S10例如对应于预定时段内的电压V10的平均值。开关元件10的电阻体14在内部状态量S10变为大于阈值Sth时，进入接通状态(即，低电阻状态)，而在内部状态量S10变为小于阈值Sth'时，进入断开状态(即，高电阻状态)。低电阻状态的电阻值由RL表示，高电阻状态的电阻值由RH表示，并且RH>RL。
当开关元件10的通断机制是电阻体14的温度相变时，内部状态量S10对应于电阻体14的局部温度。电压V10对内部状态量S10的影响f(V10)对应于焦耳热。影响f(V10)用f(V10)＝A×V10 2表达，其中，A表示比例常数。例如，当CH表示电阻体14和电阻体14的相邻部件的比热，并且R14表示电阻体14的电阻值时，A＝1/(CH×R14)。电阻值R14在电阻体14处于接通状态时，是接通状态的电阻值，而在电阻体14处于断开状态时，是断开状态的电阻值。另外，当exp(-T/τdec)通过在0到τdec的时刻T具有1而τdec之后的时刻T具有0的函数近似时，S(T0)是时段τdec中的V10的RMS。
当通过形成电化学细丝来构建开关元件10的通断机制时，内部状态量S10对应于离子浓度。电压V10对内部状态量S10的影响f(V10)对应于离子形成量。例如，i0表示目标离子形成反应的交换电流密度，Veg表示平衡电位，e表示基本电荷，k表示玻尔兹曼(Boltzmann)常数，并且T表示绝对温度，f(V10)＝i0×exp[e(V10-Veg)/2kT]。
当开关元件10的通断机制根据介电击穿构建时，内部状态量S10对应于缺陷浓度。电压V10对内部状态量S10的影响f(V10)对应于电流。例如，当A0表示Richardson常数并且Vth表示开关元件10内的势垒高度时，f(V10)＝A0×T2×exp[e(V10-Vth)/kT]。
图13是第四实施方式中的开关元件10的时间图。例示了输入信号的输入电压Vin、开关元件10的内部状态量S10以及开关元件10的两端之间的电阻值R10随时间的变化。假设这是将阶跃电压V0施加至输入端子Tin的情况。
如图13所示，输入电压Vin为0V，内部状态量S10为0，并且电阻值R10是高电阻RH(即，断开状态)。在时刻t10，输入电压Vin变为V0。从时刻t10开始，内部状态量S10增加，并且当内部状态量S10在时刻t11变为等于或大于阈值Sth时，电阻值R10变为低电阻(即，接通状态)。从时刻t10到t11的时段是接通所需的时段τon(V0)。
当输入电压Vin在时刻t12变为0V时，内部状态量S10开始减少。当内部状态量S10在时刻t13变为等于或小于阈值Sth'时，电阻值R10变为高电阻。从时刻t12到t13的时段是断开所需的时段τoff(V0)。
时段τon(V0)和τoff(V0)分别用方程2和3表达，其中，使用表示内部状态量S10的Sm(V0)和驰豫时间τdec。
[方程2]
[方程3]
图14是第四实施方式中的开关电路的时间图。例示了输入信号的输入电压Vin、开关元件10的内部状态量S10、开关元件10的电阻值R10以及输出信号的输出电压Vout。多个尖峰信号44a被连续输入至输入端子Tin。
如图14所示，当输入电压Vin为0并且开关元件10具有高电阻RH时，节点N1的电压为0V，并且输出电压Vout的电平为低电平(0V)。尖峰信号44a在时刻t20、t22以及t24被输入，并且尖峰信号的输入在时刻t21、t23以及t26完成。尖峰信号44a的宽度是W。尖峰信号44a的最小间隔是L。
在时刻t20、t22以及t24，内部状态量S10开始增加，而在时刻t21、t23以及t26，内部状态量S10开始减少。内部状态量S10的减少率小于内部状态量S10的增加率。当在内部状态量S10变为0之前的时刻t22和t24输入尖峰信号44a时，累积内部状态量S10。当内部状态量S10在时刻t25变为等于或大于阈值Sth时，电阻值R10变为低电阻RL。节点N2的电压变为大约V0。因此，输出电压Vout的电平变为高电平。当输入电压Vin在时刻t26变为0V时，输出电压Vout变为0V。
由于输出端子Tout的高电平和低电平根据开关元件10的电阻变化而切换，因此，当负载电阻体31的电阻值由R31表示时，RH>R31>RL是优选的。
尖峰信号44a的宽度W优选短于τon(V0)，以防止开关元件10因单个尖峰信号44a而进入接通状态。
尖峰信号44a的间隔L优选短于驰豫时间τdec，使得内部状态量S10不返回，并且当输入下一尖峰信号44a时累积内部状态量S10。
在第四实施方式中，开关元件10的第一端联接至输入端子Tin，并且开关元件10的第二端联接至输出端子Tout。开关元件10的电阻体14在由方程1表达的内部状态量S10小于阈值Sth'(第一阈值)时，处于高电阻状态，而在内部状态量S10大于阈值Sth(第二阈值)时，处于低电阻状态，其电阻值低于高电阻状态的电阻值。
因此，实现了基于累积输入电压Vin的内部状态量S10来切换输出信号的开关电路。输入电压Vin不一定是如图4(a)和图4(b)中的尖峰信号44a。输入电压Vin的变化周期优选短于内部状态量S10的驰豫时间τdec，以使得累积内部状态量S10。
如图14所示，在将多个尖峰信号44a作为输入电压Vin连续输入至输入端子Tin时，尖峰信号44a的间隔L优选短于驰豫时间τdec。该配置使得内部状态量能够累积尖峰信号44a。
第五实施方式
第五实施方式是将第四实施方式的开关电路应用于神经元电路的示例。图15是根据第五实施方式的神经元电路的电路图。如图15所示，该结构除了开关元件10和开关元件36的连接与图10中所示的第三实施方式的连接相反之外，其余部分与图10所示的结构相同，因此省略了其描述。
图16是第五实施方式中的神经元电路的时间图。例示了输入电压Vin、开关元件10的内部状态量S10、两端之间的电压V10和电阻值R10、开关元件36的两端之间的电压V36和电阻值R36、以及输出电压Vout随时间的变化。
如图16所示，在时刻t30，开关元件10的电阻值R10是高电阻RH，而开关元件36的电阻值是低电阻rL。输入多个尖峰信号44a作为输入电压Vin。尖峰信号44a的宽度是Win，并且尖峰信号44a的间隔是L。
在从t30到t31的时段期间，开关元件10具有高电阻RH，并且开关元件36具有低电阻rL。因此，输入电压Vin主要施加至开关元件10，而几乎不施加至开关元件36。每次输入尖峰信号44a时，开关元件10的内部状态量S10增加。
当内部状态量S10在时刻t31变为大于阈值Sath时，开关元件10的电阻值变为低电阻RL。由于开关元件10和36均具有低电阻，因此，节点N2变为高电平，而节点N3变为低电平。FET 34接通，并且节点N1变为高电平。当RL和rL大致相同时，该高电平被分配至开关元件10和36。因此，开关元件36的电压V36变大。即使输入信号Vin在时刻t32a变为0V，开关元件36也具有低电阻rL。在时刻t32b，开关元件36的电阻值变为高电阻rH。节点N2变为低电平。在时刻t31与t32b之间，输出宽度为Wout的尖峰信号44b作为输出电压Vout。
在时刻t32b，开关元件10的电阻值变为低电阻RL，而开关元件36的电阻值变为高电阻rH。因此，输入电压Vin的电压主要施加至开关元件36，而几乎不施加至开关元件10。因此，即使输入尖峰信号44a，开关元件10的内部状态量S10也继续减少。
当在时刻t33，开关元件10的内部状态量S10变为小于阈值Sath'时，开关元件10的电阻值变为高电阻RH。在时刻t34，开关元件36的电阻值变为低电阻rL。时刻t34之后的变化与时刻t30之后的变化相同。
在时刻t31与t33之间的时段TRL中，开关元件10处于低电阻状态。当假设在时段TRL期间尖峰信号44a的电压V0没有施加至开关元件10时，时段TRL为τdec×log(Sath/Sath′)。
在时刻t32b与t34之间的时段TrH中，开关元件36处于高电阻状态。与开关元件10一样，开关元件36可以具有内部状态量S36。开关元件36的内部状态量S36的驰豫时间为tdec。当开关元件36的内部状态量S36变为大于Sbth时，开关元件36的电阻值变为高电阻rH，而当开关元件36的内部状态量变为小于Sbth'时，开关元件36的电阻值变为低电阻rL。在自上次施加尖峰信号44a的电压V0起经过了tdec×log(Sbth/Sbth′)之后，开关元件36的电阻值变为低电阻rL。
由于输出端子Tout的高电平和低电平根据开关元件10和36的电阻变化而切换，因此，当负载电阻体31的电阻值用R31、RH(rH>R31>RL)表示时，rL是优选的。
如在第四实施方式中，尖峰信号44a的宽度Win优选短于τon(V0)。另外，尖峰信号44a的间隔L优选短于驰豫时间τdec。
为了将输入电压Vin的尖峰信号44a的宽度Win配置为近似等于输出电压Vout的尖峰信号44b的宽度Wout，Wout实际上优选为ton(V0)。这里，ton(V0)是当具有电压V0的电压施加至开关元件36时开关元件36的电阻值为高电阻的时间。
当开关元件10的电阻值在开关元件10的电阻值变为高电阻RH之前变为低电阻rL时，开关元件10的内部状态量S10响应于尖峰信号44a。因此，在开关元件36的电阻值变为低电阻rL之前，开关元件10的电阻值优选变为高电阻RH。因此，开关元件36处于高电阻状态的时段TrH优选长于开关元件10处于低电阻状态的时段TRL。
为了使时段TrH长于时段TRL，即使在时段TrH期间从未输入尖峰信号44a，τdec×log(Sath/Sath′)<tdec×log(Sbth/Sbth′)也是优先的。
当在时段TRL期间输入多个尖峰信号44a时，尖峰信号44a的间隔L<tdec×log(Sbth/Sbth′)是优选的，以防止开关元件36在时段TRL期间被复位。
在第三实施方式和第五实施方式中，开关元件10(第一开关元件)具有联接至输入端子Tin的第一端和联接至节点N2(中间节点)的第二端。开关元件10在输入单个尖峰信号44a，也仍保持处于高电阻状态，而当在第一时段内输入多个尖峰信号44a时，进入低电阻状态。
反馈电路35联接至节点N2，并且在开关元件10进入低电阻状态时，使输入端子Tin处于高电平(预定电平)。开关元件36(第二开关元件)处于低电阻状态作为初始状态，并且当输入端子Tin在开关元件10处于低电阻状态时变为预定电平(高电平)时，在经过了对应于尖峰信号44b的宽度Wout的时间之后，进入高电阻状态。
因此，开关元件36可以使处于低电阻状态的开关元件10进入高电阻状态。
负载电阻体31优选地连接在节点N2与基准电位端子之间。该配置使得中间节点N2能够处于高电平或低电平。
反馈电路35可以在时刻t33将输入端子Tin设定在除高电平之外的预定电平，但优选将输入端子Tin设定在高电平。这种配置确保了激发。
如在第一实施方式中，优选的是，开关元件10的电阻体14在内部状态量S10(其是相对于第二端施加至第一端的电压的平均值)小于阈值Sath'时，处于高电阻状态，而在内部状态量S10大于阈值Sath时，处于低电阻状态。如在第四实施方式中，开关元件10的内部状态量S10优选地用方程1表达。该配置使得开关元件10能够在输入单个尖峰信号44a时，仍保持处于高电阻状态，而当在第一时段内输入多个尖峰信号44a时，进入低电阻状态。
当开关元件10的电阻体14处于预定温度以上的金属相，和处于在预定温度以下的绝缘相时，内部状态量S10是在预定时段(第二时段)内相对于第二端施加至第一端的电压的RMS。在方程1中，当A表示常数时，f(Vin)＝A×Vin 2。
第六实施方式
图17是根据第六实施方式的神经元电路的电路图。如图17所示，在节点N1与N2之间，开关元件50与开关元件10和36串联连接。除了内部状态量的驰豫时间、内部状态数量的阈值、低电阻值以及高电阻值不同于开关元件10的那些以外，开关元件50是与开关元件10相同的开关元件。其它结构和第五实施方式相同，因此省略了其描述。
图18是第六实施方式中的神经元电路的时间图。例示了输入电压Vin、开关元件50的两端之间的电压V50和电阻值R50、开关元件10的两端之间的电压V10和电阻值R10以及内部状态量S10、开关元件36的两端之间的电压V36和电阻值R36、以及输出电压Vout随时间的变化。
如图18所示，在时刻t40，开关元件50的电阻值R50是高电阻RH'，开关元件10的电阻值R10是高电阻RH，而开关元件36的电阻值是低电阻rL。输入多个尖峰信号44a作为输入电压Vin。
向开关元件10和50施加尖峰信号44a的电压V0的分压，其分压比为RH:RH'。当RH'>RH时，尖峰信号44a的电压主要施加至开关元件50，而几乎不施加至开关元件10。因此，开关元件50的内部状态量增加，而开关元件10的内部状态量S10几乎不增加。
当在时刻t41，开关元件50的内部状态量变为大于阈值时，开关元件50的电阻值变为低电阻RL'。向开关元件10和50施加尖峰信号44a的电压V0的分压，其分压比为RH:RL'。当RL'<RH时，尖峰信号44a的电压主要施加至开关元件10，而几乎不施加至开关元件50。因此，开关元件10的内部状态量S10增加，而开关元件50的内部状态量几乎不增加。
当在时刻t31，开关元件10的内部状态量S10变为大于阈值Sath时，开关元件10的电阻值变为低电阻RL。即使在时刻t31之后，开关元件50的电阻值也优选地仍保持为低电阻RL'。此后的操作与第五实施方式的操作相同，因此省略了其描述。
由于输出端子Tout的高电平和低电平根据开关元件10、36以及50的电阻变化而切换，因此，当负载电阻体31的电阻值用R31、RH、rH(RH′>R31>RL,rL)表示时，RL'是优选的。
如在第四实施方式中，尖峰信号44a的宽度Win优选短于τon(RH/(RH+RH′)V0)和τon′(RH′/(RH+RH′)V0)。这里，τon(RH/(RH+RH′)V0)是直到开关元件10的电阻值在开关元件10被施加了尖峰信号44a的电压V0的分压RH/(RH+RH')V0时变为低电阻RL为止的时段。这里，τon′(RH′/(RH+RH′)V0)是直到开关元件50的电阻值在开关元件50被施加了尖峰信号44a的电压V0的分压RH′/(RH+RH′)V0时变为低电阻RL′为止的时段。
尖峰信号44a的间隔L优选短于驰豫时间τdec和τdec′。这里，τdec′是开关元件50的内部状态量的驰豫时间。
图19(a)和图19(b)分别是第五和第六实施方式的神经元电路的输出频率与输入频率的关系的图形。输入频率fin是输入尖峰信号44a的频率。输出频率fout是作为输出信号输出尖峰信号44b的频率。
如图19(a)所示，在第五实施方式中，当fin低(即，尖峰信号44a的间隔L长)时，不输出尖峰信号44b。当fin变为开关元件10的大约1/τoff时，尖峰信号44b开始输出。随着fin增加，fout增加了。即，随着尖峰信号44a的间隔L减小，尖峰信号44b的间隔减小。
如图19(b)所示，在第六实施方式中，即使fin变为开关元件10的大约1/τoff，也不输出尖峰信号44b。当fin变为开关元件50的大约1/τoff′时，输出尖峰信号44b。在这里，fout以1/τoff′间断地上升。
其中如图19(a)所示的第五实施方式中fout连续地上升的神经元电路被称为类型1，而其中如图19(b)所示的第六实施方式中fout间断地上升的神经元电路被称为类型2。类型1和类型2的神经元电路被应用于神经电路。
在第六实施方式中，开关元件50与开关元件10和36串联连接在输入端子Tin与节点N2之间。开关元件10、36以及50的连接次序随意确定。开关元件50在输入单个尖峰信号44a时，仍保持处于高电阻状态，而当在第三时段内输入多个尖峰信号44a时，进入低电阻状态。该配置实现了类型2的神经元电路。
优选的是，开关元件50的高电阻状态的电阻值RH'高于开关元件10的高电阻状态的电阻值RH，并且开关元件50的低电阻状态的电阻值RL'低于开关元件10的高电阻状态的电阻值RH。该配置实现了如图18所示的类型2的神经元电路。
代替开关元件36，可以将电容器与开关元件10并联连接。
除了如第一实施方式中所述的氧化钒之外，开关元件10和50可以采用氧化锌或钛酸锶作为电阻体14。电阻体14可以由诸如非专利文献1中的氧化钒或非专利文献2中的氧化铌的金属绝缘体材料形成。电阻体14可以由非专利文献3至6中所采用的铜化合物、硫族化物、氧化钨或非晶氧化物形成。
例如，将描述在将氧化钒VO2用作电阻体14时电阻体14的优选尺寸。假设电阻体14是具有a×b×c的立方体。为了允许VO2保持相变特性，a、b以及c优选为3nm或更大。为减小尺寸，a、b以及c间的薄膜厚度优选为1μm或以下，并且其余尺寸优选为1mm或以下。
当假设VO2的电阻率为10Ω·cm时，神经元电路所需的开关元件10的电阻值为10Ω至1GΩ，电极间距离为(cm)，并且其它两边的长度为b和c(cm)，10<a/(b×c)<109是优选的。
如在第三实施方式中所述，开关元件36例如可以使用Esaki二极管或Gunn二极管。开关元件36可以是利用如非专利文献7中的金属氧化物、非专利文献8中的有机物或非专利文献9中的半导体的陷阱(trap)元件。开关元件36可以是利用如非专利文献10中的硫族化物或者如非专利文献11中的金属氧化物的单极电阻开关元件。当将非专利文献7至11中描述的开关元件用作开关元件36时，初始状态优选被配置为低电阻状态(接通状态)。
第七实施方式
第七实施方式是作为第二实施方式的更通用的交流限制电路的示例性开关电路。如图6所示，开关元件10的第一端联接至输入端子Tin与输出端子Tout之间的线路22，并且开关元件10的第二端联接至基准电位端子。开关元件10的电阻体14在内部状态量S10小于阈值Sth'时，处于高电阻状态，而在内部状态量S10大于阈值Sth时，处于低电阻状态。内部状态量S10用方程1表达。在这种情况下，输入信号的变化周期短于驰豫时间τdec。因此，图6的交流限制电路充当在输入信号的幅度较大时对信号进行限制的开关电路。
在第四至第七实施方式中，可以在没有电容器的情况下实现开关电路和神经元电路。由此，缩减了芯片面积。
[实验1]
为了证实第六实施方式的神经元电路的操作，制作神经元电路。由于开关元件36不可用，因此，代替开关元件36，设置了复位激发的复位负反馈电路，和提供不应期的不应负反馈电路。
图20是实验1中制作的神经元电路的电路图。如图20所示，具有50Ω的电阻体52和脉冲发生器53通过二极管51连接至输入端子Tin。在开关元件10中，将氧化钒用作电阻体14。复位负反馈电路55是与开关元件36的复位功能相对应的电路。不应负反馈电路60是对应于开关元件36的不应功能的电路。
作为复位负反馈电路55的NFET 56与开关元件10串联连接在节点N1与N2之间。节点N3通过具有1kΩ的电阻体57和具有4.2nF的电容器58接地。电阻体57与电容器58之间的节点N4联接至NFET 56的栅极。
作为不应负反馈电路60的NFET 61连接在输入端子Tin与地之间。PFET 62、具有1.4kΩ的电阻体63、以及NFET 64连接在电源与地之间。节点N3联接至PFET62的栅极和NFET64的栅极。具有220nF的电容器66连接在节点N5与地之间，该节点N5位于PFET 62与电阻体63之间。节点N5联接至NFET 61的栅极。
图21是实验1中通道ch1至ch4的电压与时间的关系的图形。通道ch1到ch4分别对应于节点N1、输出端子Tout、节点N4以及节点N5。通道ch1对应于施加至开关元件10的两端的电压。通道ch2对应于输出信号。通道ch3对应于复位负反馈。通道ch4对应于不应负反馈。在图21中，Ch2、ch3以及ch4的波形在电压方面相对于通道ch1的波形偏移，使得通道ch1到ch4的波形彼此不重叠。
电源电压Vdd设定在10V，并且从脉冲发生器53输出具有频率40kHz的尖峰信号。在时刻t50，激发发生，而在时刻t51，进行复位。至t52的时段是不应期。
图22例示了在实验1中输入信号的频率变化时相对于时间的电压。如图22所示，当输入信号的尖峰信号的频率为20kHz时，尖峰信号不输出至ch2。当频率为40kHz和60kHz时，尖峰信号输出至ch2。在频率为60kHz时ch2的尖峰信号的周期大于频率为40kHz时的尖峰信号的周期。如上所看出的，利用氧化钒的开关元件10实现了对低频(即，不频繁)的输入信号没有响应的神经元电路。
第八实施方式
第八实施方式是其中使用第三、第五以及第六实施方式的示例性系统。图23是根据第八实施方式的系统的概观图。如图23所示，将多个尖峰信号71并行输入至系统70。尖峰信号71例如是视觉信息、音频信息、触觉信息等。多个尖峰信号72并行地从系统70输出。尖峰信号72例如被用于驱动致动器并调节各种控制参数。
在系统70中，神经元电路和突触电路形成网络。系统70通过在网络中交换尖峰信号来操作。在网络中形成许多吸引子(attractor)73。其中即使尖峰信号71没有从外部输入至系统70也由彼此激励的多个神经元电路维持激发活动的“动态稳定状态”被称为吸引子73。“动态”意味着处于稳定状态的神经元电路不是静止的，而是周期性、准周期性或无序的激发运动。尖峰信号71的输入产生吸引子73和/或切换吸引子73。尖峰信号72由吸引子73产生。
图24是例示根据第八实施方式的系统的操作的框图。如图24所示，尖峰信号的输入模式74被输入至系统70。在网络中，形成尖峰信号的吸引子，该尖峰信号具有与输入模式74共同的时空(spationaltemporal)模式。在由输入模式74引起的尖峰信号的交换当中，偶尔形成循环反馈的那些被动态稳定为吸引子。对应于频繁输入的时空模式的吸引子更新突触电路的电导率，并进一步稳定。这是学习。稳定的吸引子很容易被噪声或类似的输入模式74诱发。
由吸引子产生的输出模式75再次作为输入模式74反馈，如路径76所示。另外，输出模式75通过致动器在外部环境78上工作，如路径77所示。从外部环境78获得输入模式74，如路径79所示。
图25(a)至图25(c)是用于描述第八实施方式的突触电路的图。图25(a)例示了突触电路的连接。如图25(a)所示，突触电路81连接在神经元电路80a与80b之间。
图25(b)是来自神经元电路80a的尖峰信号44c、来自神经元电路80b的尖峰信号44d、以及突触电路81的电导率的时间图。如图25(b)所示，通过突触电路81从神经元电路80a到神经元电路80b的尖峰信号的传输时段是Δt。突触电路81的电导率由尖峰信号的传输确定。当神经元电路80a激发并且尖峰信号44c输入至突触电路81时，突触电路81的电导率暂时上升。此后，突触电路81的电导率驰豫达某一时间常数。当神经元电路80b在突触电路81的电导率驰豫期间激发时，驰豫后的电导率根据激发时间变化达Δw。这种现象被称作峰值时间相关塑性(STDP)。STDP是学习功能的强调功能。
图25(c)例示了突触电路81中的STDP的更新规则。如图25(c)所示，当时段Δt接近0时，Δw的绝对值大，而随着时段Δt远离0，Δw的绝对值减小。突触电路81优选地具有上述STDP功能。例如在IEEE Transaction on Neural Networks Vol.17,pp.211-221(2006),IEDM 14-665 28.5.1-28.5.4(2014)and Nature Materials Vol.16,pp.101-110(2017)中描述的那些可以被用作突触电路。
图26例示了第八实施方式中的网络的连接结构。图26聚焦于多个神经元电路80中的一个神经元电路80a，并且概念性地例示了在三维空间中连接的神经元电路80。如图26所示，多个神经元电路80通过连接线85连接至神经元电路80a。连接线85包括突触电路81和简单的布线。一个神经元电路80a例如连接至大约100到10000个神经元电路80。神经元电路80a均匀地连接至相邻神经元电路80和远程神经元电路80。在尖峰信号的传输中发生与连接距离成比例的延迟时间。可以从神经元电路80的空间排布引出空间模式，并且可以从尖峰信号的延迟时间引出时间模式。因此，形成对应于输入模式的时空模式的吸引子。
图27例示了第八实施方式中的纵横阵列电路。如图27所示，在纵横阵列电路86中，多条布线84a沿X方向延伸，并且多条布线84b沿Y方向延伸。神经元电路80和延迟元件82位于布线84a和84b的端部中。布线84a和布线84b在Z方向上彼此远离。在布线84a和布线84b的交叉处，突触电路81或简单布线83沿Z方向延伸，并且连接布线84a和84b。突触电路81连接至与神经元电路80连接的布线84b。简单布线83连接至与延迟元件82连接的布线84b。延迟元件82和简单布线83用于连接远程神经元电路80。延迟元件82例如是排列的神经元电路80的大约九倍。除了输出正尖峰信号的神经元电路80之外，还设置了输出负尖峰信号的神经元电路80。输出负尖峰信号的神经元电路80与全部神经元电路的比率例如约为20％。
图28例示了第八实施方式中的二维网络架构。如图28所示，设置了二维纵横阵列电路86。布线84a和84b在X方向和Y方向上延伸。省略了突触电路81和简单布线83的例示。通过布线84a和84b形成二维吸引子73a。吸引子73a表示图23中所示的吸引子73中的一简单吸引子。在吸引子73a中，以环形连接的神经元电路80顺序地激发下一神经元电路80。
图29是第八实施方式中的三维网络架构。如图29所示，二维纵横阵列电路86a至86c沿Z方向堆叠。设置了在Z方向上连接纵横阵列电路86a至86c的布线。纵横阵列电路86a至86c形成三维吸引子73a。
如图28和图29所示，使用图27中的纵横阵列电路86使得能够形成二维或三维吸引子73a。
如第八实施方式所示，使用第三、第五以及第六实施方式的神经元电路80以及突触电路81使得能够形成对应于神经电路的系统。
尽管到此为止已经对本发明的优选实施方式进行了描述，但本发明不限于那些具体实施方式，并且可以在本文所要求保护的发明的范围内对它们进行各种改变和修改。
标号描述
10、36、50 开关元件
12 衬底
14 电阻体
14a 有源部分
14b 引出部分
16 电极
22 线路
24 阻抗元件
31 负载电阻体
35 反馈电路
40a、40b 神经元
42a、42b 突触
44a-44d 尖峰信号

Claims (14)

1.一种神经元电路，该神经元电路包括：
输入端子，尖峰信号被连续输入到所述输入端子；
第一开关元件，所述第一开关元件具有联接至所述输入端子的第一端和联接至中间节点的第二端，在输入了单个尖峰信号时，所述第一开关元件也仍保持在高电阻状态，并且当在第一时段内输入了多个尖峰信号时，所述第一开关元件进入低电阻状态，所述低电阻状态的电阻值低于所述高电阻状态的电阻值；
反馈电路，所述反馈电路联接至所述中间节点，并且在所述第一开关元件进入所述低电阻状态时使所述输入端子处于预定电平；以及
第二开关元件，所述第二开关元件与所述第一开关元件串联地连接在所述输入端子与所述中间节点之间，当一个或更多个尖峰信号输入至所述输入端子时，所述第二开关元件仍保持在低电阻状态，并且，当所述输入端子变为处于所述预定电平时，所述第二开关元件进入高电阻状态。
2.根据权利要求1所述的神经元电路，该神经元电路还包括连接在所述中间节点与基准电位端子之间的负载。
3.根据权利要求2所述的神经元电路，其中，所述预定电平是高电平。
4.根据权利要求1至3中任一项所述的神经元电路，其中，
所述第一开关元件包括连接在所述第一端与所述第二端之间的电阻体，当内部状态量小于第一阈值时，所述电阻体处于高电阻状态，并且当所述内部状态量大于第二阈值时，所述电阻体处于低电阻状态，所述内部状态量是在第二时段内相对于所述第二端施加至所述第一端的电压的平均值。
5.根据权利要求4所述的神经元电路，其中，所述电阻体在预定温度以上处于金属相，并且在该预定温度以下处于绝缘相，并且
所述内部状态量是在所述第二时段内相对于所述第二端施加至所述第一端的电压的RMS。
6.根据权利要求1至3中任一项所述的神经元电路，其中，
所述第一开关元件包括连接在所述第一端与所述第二端之间的电阻体，当内部状态量小于第一阈值时，所述电阻体处于高电阻状态，并且，当所述内部状态量大于第二阈值时，所述电阻体处于低电阻状态，并且
在时刻T0，所述内部状态量S(T0)为
其中，所述第一端与所述第二端之间的电压用V10表示，V10对所述内部状态量的影响用f(V10)表示，并且所述内部状态量的驰豫时间用τdec表示。
7.根据权利要求6所述的神经元电路，其中，
所述电阻体在预定温度以上处于金属相，并且在该预定温度以下处于绝缘相，并且f(V10)＝A×V10 2，其中，A表示常数。
8.根据权利要求4所述的神经元电路，其中，所述电阻体由氧化钒形成。
9.根据权利要求1至3中任一项所述的神经元电路，该神经元电路还包括：
第三开关元件，所述第三开关元件与所述第一开关元件以及所述第二开关元件串联地连接在所述输入端子与所述中间节点之间，在输入了单个尖峰信号时，所述第三开关元件仍保持在高电阻状态，并且当在第三时段内输入了多个尖峰信号时，所述第三开关元件进入低电阻状态。
10.根据权利要求9所述的神经元电路，其中，
所述第三开关元件的高电阻状态的电阻值高于所述第一开关元件的高电阻状态的电阻值，并且
所述第三开关元件的低电阻状态的电阻值低于所述第一开关元件的高电阻状态的电阻值。
11.一种信号传输系统，该信号传输系统包括：
根据权利要求1至3中任一项所述的神经元电路；以及
连接所述神经元电路的突触电路。
12.一种开关电路，该开关电路包括：
输入端子，输入信号被输入到所述输入端子；
输出端子；以及
开关元件，所述开关元件包括：
第一端，所述第一端联接至所述输入端子，
第二端，所述第二端联接至所述输出端子，以及
电阻体，所述电阻体连接在所述第一端与所述第二端之间，当内部状态量小于第一阈值时，所述电阻体处于高电阻状态，当所述内部状态量大于第二阈值时，所述电阻体处于低电阻状态，所述低电阻状态的电阻值小于所述高电阻状态的电阻值，其中，
在时刻T0，所述内部状态量S(T0)为
其中，所述第一端与所述第二端之间的电压用V10表示，V10对所述内部状态量的影响用f(V10)表示，并且所述内部状态量的驰豫时间用τdec表示，并且
所述输入信号的变化周期短于所述驰豫时间。
13.根据权利要求12所述的开关电路，其中，
所述输入信号是多个尖峰信号，并且
所述多个尖峰信号的间隔短于所述驰豫时间。
14.根据权利要求12或13所述的开关电路，其中，
所述电阻体在预定温度以上处于金属相，并且在该预定温度以下处于绝缘相，并且
f(V10)＝A×V10 2，其中，A表示常数。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3064383B1 (fr) * 2017-03-23 2019-11-15 Stmicroelectronics Sa Dispositif integre de neurone artificiel
WO2019066718A1 (en) * 2017-09-28 2019-04-04 Agency For Science, Technology And Research DEEP REPRESENTATIVE SELF ASSESSMENT UNITS
US11620500B2 (en) * 2018-01-11 2023-04-04 Winbond Electronics Corp. Synapse system and synapse method to realize STDP operation
US11687766B2 (en) * 2018-06-19 2023-06-27 Qualcomm Incorporated Artificial neural networks with precision weight for artificial intelligence
CN113508386A (zh) * 2019-02-28 2021-10-15 国立研究开发法人科学技术振兴机构 尖峰生成电路、信息处理电路、电力转换电路、检测器以及电子电路
JP6908738B1 (ja) * 2020-01-06 2021-07-28 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
CN113646912B (zh) * 2020-02-27 2024-02-27 Tdk株式会社 运算电路及神经形态器件
WO2021256197A1 (ja) * 2020-06-19 2021-12-23 国立研究開発法人産業技術総合研究所 情報処理装置および情報処理装置の駆動方法
JP7438901B2 (ja) * 2020-09-11 2024-02-27 キオクシア株式会社 スイッチング回路および記憶装置
KR102565662B1 (ko) * 2020-10-29 2023-08-14 포항공과대학교 산학협력단 역치 적응형 3단자 저항 변화 소자 기반 발화형 뉴런 및 발화형 뉴런 회로
CN112381217B (zh) * 2020-11-06 2022-05-20 北京大学 一种实现突触具备兴奋和抑制功能的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1447457A (zh) * 2002-03-27 2003-10-08 夏普株式会社 集成电路装置及神经元
TW200409123A (en) * 2002-07-03 2004-06-01 Energy Conversion Devices Inc Analog neurons and neurosynaptic networks
CN102197434A (zh) * 2009-10-15 2011-09-21 松下电器产业株式会社 电阻变化型非易失性存储装置
CN102668085A (zh) * 2009-12-11 2012-09-12 国际商业机器公司 掺杂氮的氧化镁内的电阻开关
US8504503B1 (en) * 2009-07-16 2013-08-06 Massachusetts Institute Of Technology Pulse modulated neural integrator circuit
CN103246904A (zh) * 2013-05-24 2013-08-14 北京大学 基于阻变忆阻器的时间关联学习神经元电路及其实现方法
CN103580668A (zh) * 2013-10-28 2014-02-12 华中科技大学 一种基于忆阻器的联想记忆电路
CN104240753A (zh) * 2013-06-10 2014-12-24 三星电子株式会社 突触阵列、脉冲整形电路和神经形态系统
EP2819068A2 (fr) * 2013-06-26 2014-12-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Neurone artificiel comprenant une memoire resistive

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0589268A (ja) 1991-09-26 1993-04-09 Hitachi Ltd 神経回路素子
JPH0620074A (ja) 1992-07-02 1994-01-28 Canon Inc ニューロコンピュータ用電子素子
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US8447714B2 (en) * 2009-05-21 2013-05-21 International Business Machines Corporation System for electronic learning synapse with spike-timing dependent plasticity using phase change memory
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
FR3050050B1 (fr) * 2016-04-11 2021-10-15 Univ De Lille 1 Neurone artificiel
US20210103801A1 (en) * 2019-10-03 2021-04-08 International Business Machines Corporation Artificial intelligence hardware with synaptic reuse

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1447457A (zh) * 2002-03-27 2003-10-08 夏普株式会社 集成电路装置及神经元
TW200409123A (en) * 2002-07-03 2004-06-01 Energy Conversion Devices Inc Analog neurons and neurosynaptic networks
US8504503B1 (en) * 2009-07-16 2013-08-06 Massachusetts Institute Of Technology Pulse modulated neural integrator circuit
CN102197434A (zh) * 2009-10-15 2011-09-21 松下电器产业株式会社 电阻变化型非易失性存储装置
CN102668085A (zh) * 2009-12-11 2012-09-12 国际商业机器公司 掺杂氮的氧化镁内的电阻开关
CN103246904A (zh) * 2013-05-24 2013-08-14 北京大学 基于阻变忆阻器的时间关联学习神经元电路及其实现方法
CN104240753A (zh) * 2013-06-10 2014-12-24 三星电子株式会社 突触阵列、脉冲整形电路和神经形态系统
EP2819068A2 (fr) * 2013-06-26 2014-12-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Neurone artificiel comprenant une memoire resistive
CN103580668A (zh) * 2013-10-28 2014-02-12 华中科技大学 一种基于忆阻器的联想记忆电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种反向串联忆阻突触电路的设计及应用;杨玖等;《中国科学:信息科学》;20160320(第03期);全文 *

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