CN104240753A - 突触阵列、脉冲整形电路和神经形态系统 - Google Patents

突触阵列、脉冲整形电路和神经形态系统 Download PDF

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Abstract

本发明提供了一种突触阵列、脉冲整形电路和神经形态系统。所述突触阵列包括多个突触电路。所述多个突触电路中的至少一个突触电路包括至少一个偏压晶体管和至少两个截止晶体管，并且所述至少一个突触电路被构造为使用通过所述至少一个偏压晶体管的亚阈值泄漏电流来给与所述至少一个突触电路连接的神经元电路的膜节点充电。

Description

突触阵列、脉冲整形电路和神经形态系统
本申请要求于2013年6月10日在韩国知识产权局提交的第10-2013-0065669号韩国专利申请和于2014年2月13日在韩国知识产权局提交的第10-2014-0016336号韩国专利申请的权益，所述专利申请的整个公开内容出于所有目的通过引用合并于此。
技术领域
以下描述涉及一种突触(synarpse)阵列、脉冲整形电路、以及包括突触阵列和/或脉冲整形电路的神经形态系统。
背景技术
生理大脑包括在复杂神经网络中彼此互连的数千亿个神经元。神经元被认为负责用于学习和记忆的智能能力。在细胞级上，神经元使用它们的突触来与数千个其他神经元交换信号。因此，神经元可被认为是用于数据传输的结构和功能基本单元。突触是指两个神经元之间的接头(junction)，在所述接头处，第一神经元的轴突和第二神经元的树突位于彼此相邻以用于传输数据。单个神经元通常经由突触与数千个其他神经元连接。
通过制造在神经元级上模拟生物神经系统的人工神经系统，可模仿大脑的数据处理方法来实现新的数据处理和存储方法。
神经形态系统是指被设计为模仿生物神经系统的操作的半导体电路。神经形态系统可用在各种应用中，包括用在能够使自己适应未指明环境的智能系统的实现中。
发明内容
提供本发明内容来以简化的形式引入下面在具体实施方式中进一步描述的构思的选择。本发明内容并非意图识别要求保护的主题的关键特征或基本特征，也非意图用作确定要求保护的主题的范围的帮助。
在一个总的方面，提供一种基于静态随机存取存储器(SRAM)的突触阵列，所述突触阵列包括多个突触电路，其中，所述多个突触电路中的至少一个突触电路包括至少一个偏压晶体管和至少两个截止晶体管，并且所述至少一个突触电路被构造为使用通过所述至少一个偏压晶体管的亚阈值泄漏电流来给与所述至少一个突触电路连接的神经元电路的膜节点充电。
所述至少一个突触电路可被构造为使用通过所述至少两个截止晶体管的泄漏电流来改变SRAM的值。
神经元电路可被构造为基于将根据膜节点的电压所产生的振荡脉冲的出现次数与预定参考数量进行比较的结果来激励尖峰。
神经元电路可包括：脉冲产生器，被构造为基于膜节点的电压来产生振荡脉冲；计数器，被构造为对振荡脉冲的出现次数进行计数；比较器，被构造为将所述出现次数与预定参考数量进行比较。
比较器可被构造为与周期性输入的时钟信号同步地将所述预定参考数量与所述出现次数进行比较。
神经元电路还包括连接到地的晶体管。振荡脉冲可用于通过激活所述晶体管来重置膜节点。
所述至少两个截止晶体管可包括第一截止晶体管和第二截止晶体管。第一截止晶体管可连接到电源电压以用于上拉。第二截止晶体管可连接到地以用于下拉。所述至少一个偏压晶体管可连接到与所述至少一个突触电路连接的神经元电路的膜节点。
在另一总的方面，提供一种脉冲整形电路，所述脉冲整形电路被构造为产生数字脉冲，其中，所述数字脉冲指示与由神经元电路激励的尖峰相应的脉冲是增强、还是抑制(depress)突触电路的突触权重。
脉冲整形电路的总的方面还可包括：有限脉冲响应(FIR)滤波器，包括被构造为存储脉冲的1比特D触发器链；第一OR计算器，被构造为通过针对存储的脉冲之中的与突触权重的增强相应的至少一个脉冲执行OR计算来产生数字脉冲；第二OR计算器，被构造为通过对存储的脉冲之中的与突触权重的抑制相应的至少一个脉冲执行OR计算来产生数字脉冲。
脉冲整形电路可被构造为基于第一OR计算器的值和第二OR计算器的值来产生用于保持突触权重的数字脉冲。
在另一总的方面，提供一种神经形态系统，所述神经形态系统包括：基于SRAM的突触阵列，其中，所述突触阵列包括至少一个突触电路；与突触电路连接的神经元电路，其中，所述突触电路被构造为使用通过突触阵列的至少一个偏压晶体管的亚阈值泄漏电流来给神经元电路的膜节点充电，并且所述神经元电路被构造为基于膜节点的电压来激励尖峰；脉冲整形电路，被构造为产生与激励的尖峰相应的数字脉冲。
突触阵列可包括多个突触电路，所述多个突触电路包括所述至少一个突触电路。神经形态系统可包括多个神经元电路和多个脉冲整形电路。神经形态系统还可包括：尖峰时序依赖可塑性(STDP)逻辑电路，被构造为基于所述数字脉冲来确定所述多个突触电路中的突触电路的更新状态以及所述突触电路的更新值；编码器，被构造为根据所述数字脉冲来访问将更新的突触电路。
神经元电路可被构造为基于将通过膜节点的电压所产生的振荡脉冲的出现次数与预定参考数量进行比较的结果来激励尖峰。
突触阵列还可包括至少两个截止晶体管，并且可被构造为使用通过所述至少两个截止晶体管的泄漏电流来改变SRAM的值。
神经元电路可包括：脉冲发生器，被构造为基于膜节点的电压来产生振荡脉冲；计数器，被构造为对振荡脉冲的出现次数进行计数；以及比较器，被构造为将出现次数与预定参考数量进行比较。
神经元电路还可包括连接到地的晶体管。振荡脉冲可用于通过激活所述晶体管来重置膜节点。
所述至少两个截止晶体管可包括第一截止晶体管和第二截止晶体管。第一截止晶体管可连接到电源电压以用于上拉。第二截止晶体管可连接到地以用于下拉。所述至少一个偏压晶体管可连接到与所述至少一个突触电路连接的神经元电路的膜节点。
脉冲整形电路可被构造为产生数字脉冲，所述数字脉冲指示与由神经元电路激励的尖峰相应的脉冲是增强、还是抑制突触电路的突触权重。
STDP逻辑电路可被构造为基于所述数字脉冲是增强、还是抑制突触权重来确定所述多个突触电路的更新状态以及所述多个突触电路的更新值。
STDP逻辑电路可被构造为根据与由所述多个神经元电路激励的尖峰相应的数字脉冲之间的尖峰时间来确定突触电路的更新状态和更新值。
神经形态系统可被构造为响应于所述多个神经元电路中的第一神经元电路激励尖峰，在与由第一神经元电路激励的尖峰相应的第一数字脉冲的下降沿处，启用与第一神经元电路相应的突触电路的写入线(WL)。
STDP逻辑电路可被构造为基于从第一数字脉冲的下降沿看到的第二神经元电路的第二数字脉冲的值来确定与第一神经元电路相应的突触电路的更新值。
STDP逻辑电路可被构造为响应于第一数字脉冲先于第二数字脉冲发生来将用于增强突触权重的值更新为所述更新值。
STDP逻辑电路可被构造为响应于第二数字脉冲先于第一数字脉冲发生来将用于抑制突触权重的值更新为所述更新值。
STDP逻辑电路可被构造为响应于在第一数字脉冲的下降沿处检测到“0”来保持与第一神经元电路相应的突触电路的值。
编码器可被构造为根据所述数字脉冲来将更新值发送到突触电路。
从以下详细描述、附图和权利要求书，其他特征和方面将是清楚的。
附图说明
图1是示出神经形态系统的示例的总体结构的示图。
图2是示出在神经形态系统中包括的突触电路的示例的示图。
图3是示出在神经形态系统中包括的神经元电路的示例的示图。
图4是示出在神经形态系统中包括的脉冲整形电路的示例的示图。
图5是示出神经形态系统的尖峰时序依赖可塑性(STDP)操作方法的示例的示图。
在整个附图和详细描述中，除非另有描述或规定，否则相同的附图标号将被理解为表示相同的元件、特征和结构。附图可以不按比例绘制，并且为了清楚、说明和方便起见，可夸大附图中的元件的相对大小、比例和描绘。
具体实施方式
提供以下详细描述来帮助读者获得在此描述的方法、设备和/或系统的全面理解。然而，在此描述的系统、设备和/或方法的各种改变、修改和等同物对于本领域的普通技术人员将是显而易见的。所描述的处理步骤和/或操作的进展是示例；然而，步骤和/或操作顺序不限于在此阐述的顺序，而是可以如本领域已知的那样进行改变，除了必须按特定顺序发生的步骤和/或操作之外。此外，为了提高清楚性和简洁性，可以省略公知功能和构造的描述。
在此描述的特征可以以不同的形式实施，而不被解释为限于在此描述的示例。相反，在此描述的示例被提供来使得本公开将是透彻且完整的，并且将把本公开的整个范围传达给本领域的普通技术人员。
图1示出神经形态系统100的示例的总体结构。
参照图1，神经形态系统100包括基于静态随机存取存储器(SRAM)的突触阵列110、多个神经元电路130、多个脉冲整形电路150、尖峰时序依赖可塑性(STDP)逻辑电路170以及编码器190。然而，在其他示例中，神经形态系统可包括基于SRAM的突触阵列、神经元电路、脉冲整形电路、STDP逻辑电路以及编码器中的一个或更多个，而不包括所有这些结构。
参照图1，基于SRAM的突触阵列110包括基于SRAM结构的多个突触电路。每个突触电路可包括至少一个偏压晶体管和至少两个截止晶体管。
突触电路可使用通过所述至少一个偏压晶体管的亚阈值泄漏电流来给与所述突触电路连接的神经元电路130的膜节点充电。另外，突触电路可通过使用通过所述至少两个截止晶体管的泄漏电流来改变SRAM的值。
突触电路可包括所述至少两个截止晶体管，例如，第一截止晶体管和第二截止晶体管。第一截止晶体管可连接到电源电压(VDD)以用于上拉。第二截止晶体管可连接到地(GND)以用于下拉。所述至少一个偏压晶体管可连接到与突触电路连接的神经元电路130的膜节点。
在突触阵列110处指示的WLx/WLxB是指字线，即，用于选择轴突的地址的线。在WLx/WLxB中，x是指每根线的顺序。在此示例中，x可以是范围为0至3的自然数。突触阵列110的WLx的逻辑值是1。当相应的线被选择时，可通过C1C0x将STDP结果(即，通过STDP逻辑电路传输的每个神经元的STDP信息)用于SRAM。STDP是指假设存在于生物神经网络的突触中的学习机制。基于STDP，突触效能或权重基于诸如突触前神经元中的突触前尖峰和突触后神经元中的突触后尖峰的时序的信息而在两个神经元之间略有变化。也就是说，可增强或抑制突触电路以改变两个神经元之间的数据传输的效能。下面参照图2进一步描述突触电路的示例的操作和构造。
多个神经元电路130可基于将根据从膜节点输入的输入电压而产生的振荡脉冲的出现次数与预定参考数量进行比较的结果来激励尖峰。下面参照图3进一步描述神经元电路130的示例。
多个脉冲整形电路150可接收从神经元电路130发送的信号，并且可基于所述信号来产生用于STDP操作的脉冲。脉冲整形电路150可产生与在神经元电路130处激励的尖峰相应的数字脉冲。脉冲整形电路150可产生指示与激励的尖峰相应的脉冲是增强(加强)、还是抑制(减弱)突触电路的突触权重的数字脉冲。下面参照图4进一步描述脉冲整形电路150的示例。
STDP逻辑电路170可接收由脉冲整形电路150产生的信号，并且可基于所述信号来执行STDP操作。也就是说，STDP逻辑电路170可基于由脉冲整形电路150产生的数字脉冲来确定所述多个突触电路的更新状态以及这些突触电路的更新值。另外，STDP逻辑电路170可包括地址事件表示(AER)功能，其中，STDP逻辑电路170可通过AER功能将与神经元电路130相关的测试结果以及与在任意的神经元电路130中产生的激励有关的信息发送到其他神经元电路130。可通过WBLx线将由STDP逻辑电路170确定的更新值可发送到突触阵列110。
STDP逻辑电路170可基于与由多个神经元电路130激励的尖峰相应的数字脉冲之间的尖峰时间来确定突触电路的更新事件的存在或不存在(更新状态)以及更新值。
下面参照图5进一步描述STDP逻辑电路170的操作。
编码器190可根据由脉冲整形器150产生的数字脉冲来访问突触阵列110。编码器190可根据这些数字脉冲来访问将更新的突触阵列，或者根据这些数字脉冲来将更新值发送到突触电路。例如，在神经元电路130中发生激励的情况下，可将在脉冲整形电路150处产生的脉冲(例如，“1”)发送到编码器190。作为响应，编码器190可将逻辑值“1”发送到WL0，以更新与所述神经元电路130相应的突触电路的突触权重。在此示例中，WL0线(或其他WLx线)是指用于选择字线的地址的线。也就是说，WL0线(或其他WLx线)可相应于写入使能状态。在WL0等于“1”的情况下，与第一字线相应的(例如，与图5中的神经元电路A的轴突相应的)突触电路的状态可以是写入使能状态。然而，在神经元电路130不激励的情况下，编码器190不发送脉冲，并且在这种状态下，可将逻辑值“0”施加于WL2。因此，与第三字线相应的突触电路可处于写入禁用状态，并且数据可以不被写入。
例如，在多个神经元电路130中的第一神经元电路激励尖峰的情况下，神经形态系统可在与激励的尖峰相应的第一数字脉冲的下降沿中启用与第一神经元电路相应的突触电路的写入线(例如，WLX线)。
通常，神经形态系统可极大地受到装置的泄漏电流、装置之间的不匹配、以及工艺电压温度(PVT)变化的影响。此外，随着在神经形态系统中包括的神经元电路和突触电路的数量增加，为了高度集成，可使用按比例缩小得更多的互补金属氧化物半导体(CMOS)工艺。然而，随着所述工艺变得按比例缩小更多，来自半导体组件的泄漏电流会进一步增加。即使当没有外部刺激施加于神经元电路时，泄漏电流的增加也可能在神经元电路内部引起连续激励。
通常，认为泄漏电流是设计神经形态系统时的不利的副作用。然而，根据一个示例，可通过使用与泄漏电流的量相等的少量电流，以神经形态系统满足对于高度集成和低功率的需求的这样的方式来实现神经形态系统。
图2示出在神经形态系统中包括的突触电路200的示例。所述神经形态系统可与图1中所示的神经形态系统相应。此外，根据另一示例，突触电路可仅包括图2中所示的结构的一部分。
参照图2，突触电路200包括至少两个截止晶体管210和230、以及至少一个偏压晶体管260。
突触电路200被构造为使用通过所述至少一个偏压晶体管260的亚阈值泄漏电流来给与突触电路200连接的神经元电路的膜节点充电。
所述至少两个截止晶体管210和230包括第一截止晶体管210和第二截止晶体管230。
在此示例中，第一截止晶体管210是P金属氧化物半导体(P-MOS)晶体管。第一截止晶体管210连接到电源电压VDD以用于上拉。第二截止晶体管230是N-MOS晶体管，并且连接到地GND以用于下拉。
偏压晶体管260是位于第三装置250的最后位置处的晶体管，其中，在第三装置250中，三个P-MOS晶体管串联连接。偏压晶体管260可连接到与突触电路200连接的神经元电路的膜节点。三个P-MOS晶体管串联连接的第三装置250可连接到RWLBx线和Cmemx线。在执行读取操作时可使用第三装置250。在与RWLBx线相应的神经元电路处发生激励的情况下，连接到所述神经元电路的所有神经元电路都可具有逻辑值“1”。
在突触电路200的写入线WLx被启用时，在此示例中，突触电路200可将交叉耦合反相器240的值变为由写入电路220提供的值。在大多数时间，写入线WLx处于禁用状态。
使用一般的SRAM结构的神经形态系统可仅用交叉耦合反相器240构造来实现。在这样的情况下，因为电源电压VDD与地GND之间的、流过交叉耦合反相器240的泄漏电流可能有很大量，所以泄漏功耗会增加。
然而，根据本公开的神经形态系统可显著地减少由第一截止晶体管210和第二截止晶体管230引起的泄漏功耗。例如，当第一截止晶体管210和第二截止晶体管230处于截止状态时，可基本上抑制电源电压VDD与地GND之间的泄漏电流，从而减少泄漏功耗。
在交叉耦合反相器240中节点n1的值为“0”的情况下，SRAM可具有大约为“0”的值。在节点n1的值为“1”的情况下，SRAM可具有大约为“1”的值，并且节点n2的值可以约为“0”。因此，节点n2可使得操作所必需的电流可流向膜节点。这里，可通过外部偏压电路将稍低于电源电压VDD的电压施加于位于第三装置250的第三位置处的偏压晶体管260。因此，仅与亚阈值泄漏电流相等的微量电流可在偏压晶体管260内部流动。
在写入操作期间在神经元电路处发生激励的情况下，可根据突触电路的突触权重是相应于增强、还是抑制来使得电流在神经元电路之间沿不同方向流动。
在突触权重为“1”的情况下，电流可从突触前神经元电路流到突触后神经元电路。相反，在突触权重为“-1”的情况下，电流可从突触后神经元电路流到突触前神经元电路。
另外，作为STDP的结果，第一装置(即，包括两个串联连接的N-MOS晶体管和两个串联连接的P-MOS晶体管的写入电路220)可连接到WLx字线，因此，可执行写入操作。
返回参照图2的突触电路，在晶体管导通的情况下，几纳米安(1x10-9A)的电流可流过所述晶体管。在晶体管处于截止状态的情况下，几皮安(1x10-12A)的电流可流过所述晶体管。电流的振幅可被认为是一般突触电路的泄漏电流电平。根据一个示例，可以以这样的少量电流来操作神经元电路，从而实现神经形态系统中的高度集成和功耗减少。
因为根据实施例的突触电路使用基于SRAM结构的突触电路，所以在实现高集成度时，突触电路占用相对小的区域并且是高效率的。而且，突触电路可使用截止晶体管来以少量电流给神经元电路的膜节点充电。因此，即使利用高度集成的电路，也可使神经元电路的激励速率保持在与实际生物神经元类似的水平上。
此外，由于截止晶体管通过上拉和下拉而连接到电源电压VDD和地GND，因此即使在记住突触权重的静态状态下，也可以不产生泄漏电流。因此，可实现以低功耗进行操作的神经形态系统。
图3示出在神经形态系统中包括的神经元电路300的示例。所述神经形态系统可与图1中所示的神经形态系统相应。此外，根据另一示例，神经元电路可仅包括图3中所示的结构的一部分。
参照图3，根据一个示例的神经元电路300包括脉冲产生器310、计数器330和比较器350。
在通过膜节点施加电压的情况下，脉冲产生器310可基于所述电压来产生振荡脉冲。例如，施加到脉冲产生器310的电压可具有与图3中所示的波形301类似的波形。由脉冲产生器310产生的振荡脉冲可以是与图3中所示的波形303类似的数字脉冲。
脉冲产生器310包括晶体管320。晶体管320通过其源极端子连接到地GND，并且通过其漏极端子连接到膜节点。由脉冲产生器310产生的振荡脉冲可激活晶体管320，从而重置膜节点。通过重置膜节点，晶体管320可参与振荡脉冲的产生。
计数器330可对振荡脉冲的出现次数或在脉冲产生器350中产生的振荡脉冲的数量进行计数。
比较器350可将预定参考数量与由计数器330计数的振荡脉冲的出现次数进行比较。比较器350可与周期性输入的时钟信号同步地将参考数量与所述出现次数进行比较。
比较器350可基于比较结果来激励尖峰。在比较器350中产生的脉冲可连接到计数器330的重置端子，并且可被发送到脉冲整形电路。这里，发送的脉冲可以通过有限脉冲响应(FIR)滤波器，并且通过STDP逻辑电路被覆写到突触电路的突触权重。
图4是示出在神经形态系统中包括的脉冲整形电路的示例的示图。所述神经形态系统可与图1中所示的神经形态系统相应。此外，根据另一实施例，脉冲整形电路可仅包括图4中所示的结构的一部分。
参照图4，根据一个示例的脉冲整形电路可形成STDP操作所必需的神经元尖峰的形状。也就是说，脉冲整形电路可产生数字脉冲，所述数字脉冲指示与由神经元电路激励的尖峰相应的脉冲是增强、还是抑制突触电路的突触权重。
脉冲整形电路400包括FIR滤波器410、第一OR计算器430和第二OR计算器450。
FIR滤波器410可以是1比特D触发器链的形式，并且可被构造为存储从神经元电路发送的脉冲。
第一OR计算器430可通过针对存储在FIR滤波器410中的脉冲之中的与突触权重的增强相应的至少一个脉冲执行OR计算来产生数字脉冲。
第二OR计算器450可通过针对存储在FIR滤波器410中的脉冲之中的与突触权重的抑制相应的至少一个脉冲执行OR计算来产生数字脉冲。
第一OR计算器430和第二OR计算器的输出值可通过简单的计算来表达+1、0和-1的突触权重。例如，第一OR计算器430的输出值“1(+1)”可以是指突触权重的增强，第二OR计算器450的输出值“1(-1)”可以是指突触权重的抑制。此外，在第一OR计算器430和第二OR计算器450的输出值为“0”的情况下，它可指示对于突触网络没有改变。
图5示出神经形态系统的尖峰时序依赖可塑性(STDP)操作方法的示例。所述神经形态系统可与图1中所示的神经形态系统相应。
参照图5，描述所述神经形态系统的STDP操作。
假定在多个神经元电路之中的神经元电路A509中发生了激励，在脉冲整形信号的下降沿处启用与神经元电路A509的轴突相应的WLx字线。此外，可通过脉冲整形电路将其他神经元电路的脉冲值更新到突触电路。
例如，当IF表示通知神经元电路的激励的信号并且PS表示由脉冲整形电路产生的数字脉冲形状时，IF可具有作为在图3的脉冲产生器310中产生的脉冲值的“1”或“0”。PS可具有1、-1或0的值。所有神经元电路均可具有其IF值和其PS值。
假定在神经元电路A509中发生了激励，当脉冲整形信号的下降沿开始时，可针对其他神经元电路的PS值和神经元电路A509的IF值执行简单的逻辑计算。基于所述逻辑计算的结果，可更新突触电路。
前述操作可在STDP逻辑电路507中执行。可基于在脉冲整形电路中产生的数字脉冲是增强、还是抑制突触权重来确定在多个突触电路之中是否发生更新以及这些突触电路的更新值。
另外，STDP逻辑电路507可根据与由多个神经元电路激励的尖峰相应的数字脉冲之间的尖峰时间来确定突触电路的更新和更新值。
STDP逻辑电路507可基于从第一数字脉冲的下降沿看到的第二神经元电路的第二数字脉冲值来确定与第一神经元电路相应的突触电路的更新值。
在第一数字脉冲先于第二数字脉冲发生的情况下，STDP逻辑电路507可将更新值确定为用于增强突触权重的值。在第二数字脉冲先于第一数字脉冲发生的情况下，STDP逻辑电路507可将更新值确定为用于抑制突触权重的值。
在第一数字脉冲的下降沿处检测到值“0”的情况下，STDP逻辑电路507可确定保持与第一神经元电路相应的突触电路的值。
以下，进一步描述神经元电路A509与“其他”神经元电路之间的关系，以基于第一数字脉冲与第二数字脉冲之间的顺序来说明STDP逻辑电路507的操作。
例如，假定在图5的神经元电路A509中发生了激励，从与神经元电路A509的尖峰相应的第一数字脉冲的下降沿看到的“其他”神经元电路的第二数字脉冲的值可晚于神经元电路A509的数字脉冲的值出现。在图5中所示的情况1下，在增强510的情况下，当从第一数字脉冲的下降沿看到“其他”神经元电路第二数字脉冲的值时，可获得值“+1”。值“+1”是指突触权重的增强。STDP逻辑电路507可产生用于突触权重的增强更新的脉冲(C1C0＝00)。在此示例中，可将与神经元电路A的轴突线之中的501相应的神经元电路更新为“其他”神经元电路的脉冲值“+1”。也就是说，在神经元电路A509的下降沿处，C1C0＝00。
如抑制530所示的情况2下那样，从与神经元电路A509的尖峰相应的第一数字脉冲的下降沿看到的“其他”神经元电路的第二数字脉冲的值可早于神经元电路A509的数字脉冲的值。在图5中所示的情况2下，当从第一数字脉冲的下降沿看到“其他”神经元电路的第二数字脉冲的值时，可获得值“-1”。值“-1”是指突触权重的抑制。STDP逻辑电路507可产生用于突触权重的抑制更新的脉冲(C1C0＝11)。在此示例中，可将与神经元电路A509的轴突线之中的503相应的神经元电路更新为“其他”神经元电路的脉冲值“-1”。也就是说，在神经元电路A509的下降沿，C1C0＝11。
另外，如没有改变550的情况3下所示那样，可获得“0”作为从与神经元电路A509的尖峰相应的第一数字脉冲的下降沿看到的“其他”神经元电路的第二数字脉冲的值。在这种情况下，第一数字脉冲与第二数字脉冲之间的时间差如此大以至于突触权重根本不受影响。也就是说，在这种情况下，可保持突触权重的之前的值。因此，因为STDP逻辑电路507不需要更新突触权重，所以控制所述值以满足C1C0＝01，以使得晶体管处于其截止状态。因此，SRAM值没有改变。这里，在神经元电路A509的下降沿，不改变与神经元电路A509的轴突线之中的505相应的神经元电路。
当在多个神经元电路之中的第一神经元电路处激励尖峰时，在与激励的尖峰相应的第一数字脉冲的下降沿处，神经形态系统可访问与第一神经元电路相应的突触电路的WLx线(是指图1的WLx字线)。
如上所述，STDP逻辑电路507可确定突触阵列的更新是否发生以及更新值，并可通过编码器来访问将被更新的突触电路的WLx线(是指图1的WLx字线)。这里，可通过从STDP逻辑电路输出的C1C0来确定相应突触的更新值。
利用上述各种示例，可通过仅使与泄漏电流相等的微小电流流到构成神经形态系统的神经元电路和突触电路来实现高度集成和低功率的神经形态系统。
尽管本公开包括特定示例，但是本领域的普通技术人员将明白，在不脱离权利要求书及其等同物的精神和范围的情况下，可以在这些示例中做出形式和细节上的各种改变。要仅从描述的意义上，而非限制的目的来考虑在此描述的示例。每个示例中的特征或方面的描述将被认为是可适用于其他示例中的类似的特征或方面。如果按不同顺序执行所描述的技术，和/或如果按不同方式组合所描述的系统、架构、装置或电路中的组件、和/或用其他组件或其等同物取代或补充这些组件，则可实现合适的结果。因此，本公开的范围不是由详细描述来限定，而是由权利要求书及其等同物来限定，并且权利要求书及其等同物的范围内的所有变化都将被解释为包括在本公开中。

Claims (26)

1.一种基于静态随机存取存储器(SRAM)的突触阵列，所述突触阵列包括多个突触电路，
其中，所述多个突触电路中的至少一个突触电路包括至少一个偏压晶体管和至少两个截止晶体管，并且所述至少一个突触电路被构造为使用通过所述至少一个偏压晶体管的亚阈值泄漏电流来给与所述至少一个突触电路连接的神经元电路的膜节点充电。
2.根据权利要求1所述的突触阵列，其中，所述至少一个突触电路被构造为使用通过所述至少两个截止晶体管的泄漏电流来改变SRAM的值。
3.根据权利要求1所述的突触阵列，其中，所述神经元电路被构造为基于将根据膜节点的电压所产生的振荡脉冲的出现次数与预定参考数量进行比较的结果来激励尖峰。
4.根据权利要求1所述的突触阵列，其中，神经元电路包括：
脉冲产生器，被构造为基于膜节点的电压来产生振荡脉冲；
计数器，被构造为对振荡脉冲的出现次数进行计数；和
比较器，被构造为将所述出现次数与预定参考数量进行比较。
5.根据权利要求4所述的突触阵列，其中，比较器被构造为与周期性输入的时钟信号同步地将所述预定参考数量与所述出现次数进行比较。
6.根据权利要求4所述的突触阵列，其中，
神经元电路还包括连接到地的晶体管，并且
振荡脉冲用于通过激活所述晶体管来重置膜节点。
7.根据权利要求1所述的突触阵列，其中，
所述至少两个截止晶体管可包括第一截止晶体管和第二截止晶体管，其中，
第一截止晶体管连接到电源电压以用于上拉，
第二截止晶体管连接到地以用于下拉，并且
所述至少一个偏压晶体管连接到与所述至少一个突触电路连接的神经元电路的膜节点。
8.一种脉冲整形电路，被构造为产生数字脉冲，其中，所述数字脉冲指示与由神经元电路激励的尖峰相应的脉冲是增强、还是抑制突触电路的突触权重。
9.根据权利要求8所述的脉冲整形电路，包括：
有限脉冲响应(FIR)滤波器，包括被构造为存储脉冲的1比特D触发器链；
第一OR计算器，被构造为通过针对存储的脉冲之中的与突触权重的增强相应的至少一个脉冲执行OR计算来产生数字脉冲；和
第二OR计算器，被构造为通过针对存储的脉冲之中的与突触权重的抑制相应的至少一个脉冲执行OR计算来产生数字脉冲。
10.根据权利要求9所述的脉冲整形电路，其中，脉冲整形电路被构造为基于第一OR计算器的值和第二OR计算器的值来产生用于保持突触权重的数字脉冲。
11.一种神经形态系统，包括：
基于静态随机存取存储器(SRAM)的突触阵列，其中，所述突触阵列包括至少一个突触电路；
与突触电路连接的神经元电路，其中，所述突触电路被构造为使用通过突触阵列的至少一个偏压晶体管的亚阈值泄漏电流来给神经元电路的膜节点充电，并且神经元电路被构造为基于膜节点的电压来激励尖峰；和
脉冲整形电路，被构造为产生与激励的尖峰相应的数字脉冲。
12.根据权利要求11所述的神经形态系统，其中，突触阵列包括多个突触电路，所述多个突触电路包括所述至少一个突触电路；
神经形态系统包括多个神经元电路和多个脉冲整形电路；并且
神经形态系统还包括：
尖峰时序依赖可塑性(STDP)逻辑电路，被构造为基于数字脉冲来确定所述多个突触电路中的突触电路的更新状态以及所述突触电路的更新值；和
编码器，被构造为根据所述数字脉冲来访问将更新的突触电路。
13.根据权利要求11所述的神经形态系统，其中，神经元电路被构造为基于将根据膜节点的电压所产生的振荡脉冲的出现次数与预定参考数量进行比较的结果来激励尖峰。
14.根据权利要求11所述的神经形态系统，其中，
突触阵列还包括至少两个截止晶体管，并且被构造为使用通过所述至少两个截止晶体管的泄漏电流来改变SRAM的值。
15.根据权利要求11所述的神经形态系统，其中，神经元电路包括：
脉冲产生单元，被构造为基于膜节点的电压来产生振荡脉冲；
计数器，被构造为对振荡脉冲的出现次数进行计数；和
比较器，被构造为将所述出现次数与预定参考数量进行比较。
16.根据权利要求15所述的神经形态系统，其中，
神经元电路还包括连接到地的晶体管，并且
振荡脉冲用于通过激活所述晶体管来重置膜节点。
17.根据权利要求14所述的神经形态系统，其中，
所述至少两个截止晶体管包括第一截止晶体管和第二截止晶体管，其中，
第一截止晶体管连接到电源电压以用于上拉，
第二截止晶体管连接到地以用于下拉，并且
所述至少一个偏压晶体管连接到与突触电路连接的神经元电路的膜节点。
18.根据权利要求12所述的神经形态系统，其中，所述多个脉冲整形电路被构造为产生数字脉冲，其中，所述数字脉冲指示与由神经元电路激励的尖峰相应的脉冲是增强、还是抑制突触电路的突触权重。
19.根据权利要求18所述的神经形态系统，其中，STDP逻辑电路被构造为基于所述数字脉冲是增强、还是抑制突触权重来确定所述多个突触电路的更新状态以及所述多个突触电路的更新值。
20.根据权利要求19所述的神经形态系统，其中，STDP逻辑电路被构造为根据与由所述多个神经元电路激励的尖峰相应的数字脉冲之间的尖峰时间来确定突触电路的更新状态和更新值。
21.根据权利要求20所述的神经形态系统，其中，神经形态系统被构造为响应于所述多个神经元电路中的第一神经元电路激励尖峰，在与由第一神经元电路激励的尖峰相应的第一数字脉冲的下降沿处，启用与第一神经元电路相应的突触电路的写入线(WL)。
22.根据权利要求21所述的神经形态系统，其中，STDP逻辑电路被构造为基于从第一数字脉冲的下降沿看到的第二神经元电路的第二数字脉冲的值来确定与第一神经元电路相应的突触电路的更新值。
23.根据权利要求22所述的神经形态系统，其中，STDP逻辑电路被构造为响应于第一数字脉冲先于第二数字脉冲发生来将用于增强突触权重的值更新为所述更新值。
24.根据权利要求22所述的神经形态系统，其中，STDP逻辑电路被构造为响应于第二数字脉冲先于第一数字脉冲发生来将用于抑制突触权重的值更新为所述更新值。
25.根据权利要求22所述的神经形态系统，其中，STDP逻辑电路被构造为响应于在第一数字脉冲的下降沿处检测到“0”来保持与第一神经元电路相应的突触电路的值。
26.根据权利要求12所述的神经形态系统，其中，编码器被构造为根据所述数字脉冲将更新值发送到突触电路。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107077639A (zh) * 2015-10-23 2017-08-18 株式会社半导体能源研究所 半导体装置及电子设备
CN107578096A (zh) * 2017-09-21 2018-01-12 胡明建 一种压频式择端人工神经元的设计方法
CN108986856A (zh) * 2017-06-05 2018-12-11 爱思开海力士有限公司 包括突触的神经形态器件的突触阵列及其操作方法
CN109804384A (zh) * 2016-09-22 2019-05-24 英特尔公司 用于在神经形态计算环境中维护神经元的脉冲历史的神经形态计算设备、存储器设备、系统和方法
CN109829539A (zh) * 2017-11-23 2019-05-31 旺宏电子股份有限公司 类神经计算装置
CN109844772A (zh) * 2016-11-09 2019-06-04 国际商业机器公司 存储器单元结构
CN109858619A (zh) * 2019-01-22 2019-06-07 杭州电子科技大学 基于自旋振荡器的神经脉冲发生电路
CN110036443A (zh) * 2016-11-30 2019-07-19 国立研究开发法人科学技术振兴机构 神经元电路、系统以及开关电路
WO2019145805A1 (en) * 2018-01-24 2019-08-01 International Business Machines Corporation Synapse memory
CN110121722A (zh) * 2016-12-28 2019-08-13 英特尔公司 用于存储和生成连接性信息的神经形态电路
US10459724B2 (en) 2016-01-18 2019-10-29 Huawei Technologies Co., Ltd. Memory device, and data processing method based on multi-layer RRAM crossbar array
CN111325330A (zh) * 2020-02-19 2020-06-23 北京大学 一种突触对称性时间依赖可塑性算法电路及其阵列结构
CN111656371A (zh) * 2018-01-23 2020-09-11 美商安纳富来希股份有限公司 具有非易失性突触阵列的神经网络电路
TWI705391B (zh) * 2018-05-29 2020-09-21 英屬開曼群島商意騰科技股份有限公司 適用於人工神經元的記憶體內運算記憶體裝置及記憶體內運算記憶體區塊
CN112585622A (zh) * 2018-05-14 2021-03-30 里尔大学 开关式人工突触

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115995242A (zh) 2016-03-18 2023-04-21 株式会社半导体能源研究所 半导体装置
CN111756352B (zh) * 2020-05-18 2022-08-19 北京大学 脉冲阵列时域滤波方法、装置、设备及存储介质

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020025793A1 (en) * 2000-08-24 2002-02-28 Pieter Meijer Antenna diversity receiver
CN1808448A (zh) * 2002-02-15 2006-07-26 马尔帝吉格有限公司 旋转时钟逻辑
CN1828619A (zh) * 2005-04-13 2006-09-06 威盛电子股份有限公司 逻辑合成流程中最佳化关键路径时序的方法
CN101351965A (zh) * 2005-12-30 2009-01-21 英特尔公司 具有子阈值模拟电路的本地异步、模块级同步的可配置逻辑模块
CN101997538A (zh) * 2009-08-19 2011-03-30 中国科学院半导体研究所 基于脉冲耦合的硅纳米线cmos神经元电路
CN102496385A (zh) * 2011-12-26 2012-06-13 电子科技大学 一种脉冲时序活动性转换电路
CN102610274A (zh) * 2012-04-06 2012-07-25 电子科技大学 一种阻变突触权值调整电路
US20120259804A1 (en) * 2011-04-08 2012-10-11 International Business Machines Corporation Reconfigurable and customizable general-purpose circuits for neural networks
WO2012169726A1 (en) * 2011-06-08 2012-12-13 Samsung Electronics Co., Ltd. Synapse for function cell of spike timing dependent plasticity (stdp), function cell of stdp, and neuromorphic circuit using function cell of stdp
CN102959565A (zh) * 2010-07-07 2013-03-06 高通股份有限公司 用于生物启发型网络的通信和突触训练方法及硬件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8473439B2 (en) * 2010-12-08 2013-06-25 International Business Machines Corporation Integrate and fire electronic neurons

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020025793A1 (en) * 2000-08-24 2002-02-28 Pieter Meijer Antenna diversity receiver
CN1808448A (zh) * 2002-02-15 2006-07-26 马尔帝吉格有限公司 旋转时钟逻辑
CN1828619A (zh) * 2005-04-13 2006-09-06 威盛电子股份有限公司 逻辑合成流程中最佳化关键路径时序的方法
CN101351965A (zh) * 2005-12-30 2009-01-21 英特尔公司 具有子阈值模拟电路的本地异步、模块级同步的可配置逻辑模块
CN101997538A (zh) * 2009-08-19 2011-03-30 中国科学院半导体研究所 基于脉冲耦合的硅纳米线cmos神经元电路
CN102959565A (zh) * 2010-07-07 2013-03-06 高通股份有限公司 用于生物启发型网络的通信和突触训练方法及硬件
US20120259804A1 (en) * 2011-04-08 2012-10-11 International Business Machines Corporation Reconfigurable and customizable general-purpose circuits for neural networks
WO2012169726A1 (en) * 2011-06-08 2012-12-13 Samsung Electronics Co., Ltd. Synapse for function cell of spike timing dependent plasticity (stdp), function cell of stdp, and neuromorphic circuit using function cell of stdp
CN102496385A (zh) * 2011-12-26 2012-06-13 电子科技大学 一种脉冲时序活动性转换电路
CN102610274A (zh) * 2012-04-06 2012-07-25 电子科技大学 一种阻变突触权值调整电路

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107077639A (zh) * 2015-10-23 2017-08-18 株式会社半导体能源研究所 半导体装置及电子设备
US11893474B2 (en) 2015-10-23 2024-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10459724B2 (en) 2016-01-18 2019-10-29 Huawei Technologies Co., Ltd. Memory device, and data processing method based on multi-layer RRAM crossbar array
CN109804384B (zh) * 2016-09-22 2024-01-05 英特尔公司 用于维护神经元的脉冲历史的方法和装置
CN109804384A (zh) * 2016-09-22 2019-05-24 英特尔公司 用于在神经形态计算环境中维护神经元的脉冲历史的神经形态计算设备、存储器设备、系统和方法
CN109844772A (zh) * 2016-11-09 2019-06-04 国际商业机器公司 存储器单元结构
CN110036443A (zh) * 2016-11-30 2019-07-19 国立研究开发法人科学技术振兴机构 神经元电路、系统以及开关电路
CN110036443B (zh) * 2016-11-30 2023-08-08 国立研究开发法人科学技术振兴机构 神经元电路、信号传输系统以及开关电路
CN110121722A (zh) * 2016-12-28 2019-08-13 英特尔公司 用于存储和生成连接性信息的神经形态电路
CN110121722B (zh) * 2016-12-28 2024-01-19 英特尔公司 用于存储和生成连接性信息的神经形态电路
US11443172B2 (en) 2017-06-05 2022-09-13 SK Hynix Inc. Synapse array of neuromorphic device including synapses having ferro-electric field effect transistors and operation method of the same
CN108986856A (zh) * 2017-06-05 2018-12-11 爱思开海力士有限公司 包括突触的神经形态器件的突触阵列及其操作方法
CN107578096A (zh) * 2017-09-21 2018-01-12 胡明建 一种压频式择端人工神经元的设计方法
CN109829539A (zh) * 2017-11-23 2019-05-31 旺宏电子股份有限公司 类神经计算装置
CN111656371A (zh) * 2018-01-23 2020-09-11 美商安纳富来希股份有限公司 具有非易失性突触阵列的神经网络电路
CN111656371B (zh) * 2018-01-23 2024-06-04 美商安纳富来希股份有限公司 具有非易失性突触阵列的神经网络电路
CN111670444A (zh) * 2018-01-24 2020-09-15 国际商业机器公司 突触存储器
US11586882B2 (en) 2018-01-24 2023-02-21 International Business Machines Corporation Synapse memory
CN111670444B (zh) * 2018-01-24 2023-04-04 国际商业机器公司 突触存储器
WO2019145805A1 (en) * 2018-01-24 2019-08-01 International Business Machines Corporation Synapse memory
CN112585622A (zh) * 2018-05-14 2021-03-30 里尔大学 开关式人工突触
TWI705391B (zh) * 2018-05-29 2020-09-21 英屬開曼群島商意騰科技股份有限公司 適用於人工神經元的記憶體內運算記憶體裝置及記憶體內運算記憶體區塊
US11379714B2 (en) 2018-05-29 2022-07-05 British Cayman Islands Intelligo Technology Inc. Architecture of in-memory computing memory device for use in artificial neuron
CN109858619A (zh) * 2019-01-22 2019-06-07 杭州电子科技大学 基于自旋振荡器的神经脉冲发生电路
CN111325330B (zh) * 2020-02-19 2022-10-11 北京大学 一种突触对称性时间依赖可塑性算法电路及其阵列结构
CN111325330A (zh) * 2020-02-19 2020-06-23 北京大学 一种突触对称性时间依赖可塑性算法电路及其阵列结构

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