CN111325330B - 一种突触对称性时间依赖可塑性算法电路及其阵列结构 - Google Patents

Abstract

本发明实施例提供一种突触对称性时间依赖可塑性算法电路及其阵列结构，电路包括两个指数波形电压产生电路、两个时间窗口产生电路、SRAM模块和权值读出电路，指数波形电压产生电路将输入脉冲转化为指数波形，时间窗口产生电路将指数波形转换成所需要的时间窗口信号，SRAM模块构成的阵列可以共用时间窗口产生电路进行计算，权值读出电路在脉冲的作用下将权值转换成脉冲电流输出。本发明实施例实现了一种量化的突触对称性时间依赖可塑性算法电路，电路能够实现权值存储与计算一体化，避免了因数据在存储和计算单元之间的来回搬运造成的能耗开销与计算时间开销；权值更新与读出可以同时实现行列并行操作，提高了电路的能效及计算速度。

Description

一种突触对称性时间依赖可塑性算法电路及其阵列结构

技术领域

本发明属于电路技术领域，尤其涉及一种突触对称性时间依赖可塑性算法电路及其阵列结构。

背景技术

在生物神经网络中，突触负责神经元之间的连接，连接强度又称突触权值。突触会根据突触前后膜神经元之间的脉冲时间关系按照特定的算法进行更新调整权值。突触可塑性算法机制是大脑实现智能计算的基础。而突触对称性时间依赖可塑性算法是其中一种重要算法。

目前基于传统SRAM的突触算法电路计算与存储分离，权值数据在计算与存储单元的来回搬运造成了大量的非功能的能耗及速度开销。权值更新及读出利用同步电路以电压模的方式进行，由于位线共用，无法实现行列同时写入及读出操作，进一步限制了计算速度。

发明内容

为克服上述现有问题或者至少部分地解决上述问题，本发明实施例提供一种突触对称性时间依赖可塑性算法电路及其阵列结构。

根据本发明实施例的第一方面，提供一种突触对称性时间依赖可塑性算法电路，所述电路包括两个指数波形电压产生电路、两个时间窗口产生电路、SRAM模块和权值读出电路，每一个所述指数波形电压产生电路分别通过对应的时间窗口产生电路与所述SRAM模块的输入端连接，所述SRAM模块的输出端与所述权值读出电路连接；

所述指数波形电压产生电路，用于将输入脉冲转化为指数波形电压；

所述时间窗口产生电路，用于将对应的指数波形电压产生电路产生的指数波形电压转换成所需要的时间窗口信号；

SRAM模块，用于在第一脉冲和第二脉冲的时间窗口产生电路生成的时间窗口信号的作用下进行权值更新；

所述权值读出电路，用于在脉冲的作用下将更新后的权值转换成脉冲电流输出。

在上述技术方案的基础上，本发明实施例还可以作出如下改进。

可选的，所述指数波形电压产生电路包括第一电容、第一N型晶体管和第二N型晶体管；

所述第一电容的正极与所述第一N型晶体管的源极以及第二N型晶体管的漏极连接，所述第一N型晶体管的栅极接入第一输入脉冲信号，所述第一N型晶体管的漏极与外部电源连接，所述第二N型晶体管的栅极与第一偏置电压连接，所述第一电容的负极和第二N型晶体管的源极均连接外部地信号。

可选的，所述时间窗口产生电路包括第一比较器、第二比较器、第三比较器、第一反相器、第二反相器、第一缓冲器和第一与非门；

所述第一电容的正极分别与所述第一比较器的正向输入端、所述第二比较器的正向输入端和所述第三比较器的正向输入端连接，所述第一比较器的输出端与所述第一反相器的输入端连接，所述第二比较器的输出端与第二反相器的输入端连接，所述第三比较器的输出端与所述第一缓冲器的输入端连接；

所述第一比较器的负向输入端接入第一参考电压，所述第二比较器的负向输入端接入第二参考电压，所述第三比较器的负向输入端接入第三参考电压，所述第二反相器的输出端、所述第一缓冲器的输出端均与所述第一与非门的两个输入端连接。

可选的，所述SRAM模块包括第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管、第五P型晶体管、第五P型晶体管、第六P型晶体管、第七P型晶体管、第八P型晶体管、第三N型晶体管、第三N型晶体管、第二电容、第三电容、第一SRAM单元和第二SRAM单元；

所述第一P型晶体管的源极与外部电源连接，所述第一P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第一P型晶体管的漏极与第二P型晶体管的源极连接；

所述第二P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第二P型晶体管的漏极与所述第三P型晶体管的源极连接；

所述第三P型晶体管的栅极与第二偏置电压连接，所述第三P型晶体管的漏极与所述第三N型晶体管的漏极以及所述第二电容的正极连接；

所述第四P型晶体管的源极与外部电源电压连接，所述第四P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第四P型晶体管的漏极与所述第五P型晶体管的源极连接；

所述第五P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第五P型晶体管的漏极分别与所述第三电容的正极和所述第八P型晶体管的漏极连接；

所述第六P型晶体管的源极与外部电源信号连接，所述第六P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第六P型晶体管的漏极与所述第七P型晶体管的源极连接；

所述第七P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第七P型晶体管的漏极与第八P型晶体管的源极连接；

所述第八P型晶体管的栅极与第二偏置电压连接，所述第八P型晶体管的漏极与所述第四N型晶体管的漏极以及所述第三电容的正极连接；

所述第三N型晶体管的栅极、所述第四N型晶体管的栅极与第三偏置电压连接，所述第三N型晶体管的源极、所述第四N型晶体管的源极、所述第二电容的负极、所述第三电容的负极与外部地信号连接；

所述第二电容的正极分别与所述第一SRAM单元和所述第二SRAM单元连接，所述第三电容的正极分别与所述第一SRAM单元和所述第二SRAM单元连接。

可选的，所述第一SRAM单元包括第一存取管、第二存取管、第三反相器和第四反相器所述第二SRAM单元包括第三存取管、第四存取管、第五反相器和第六反相器；

所述第一SRAM单元的第一存取管的栅极、所述第二SRAM单元的第三存取管的栅极与所述第二电容的正极连接，所述第一SRAM单元的第二存取管的栅极、所述第二SRAM单元的第四存取管的栅极与所述第三电容的正极连接，所述第一SRAM单元的第一存取管的源极和第二存取管的源极、所述第二SRAM单元的第三存取管和第四存取管的源极与外部地信号连接，所述第一SRAM单元的第三反相器的输入端、第四反相器的输出端均与所述第一SRAM单元的第一存取管的漏极连接，所述第一SRAM单元的第三反相器的输出端、第四反相器的输入端均与所述第一SRAM单元的第二存取管的漏极连接，所述第二SRAM单元的第五反相器的输入端、第六反相器的输出端均与所述第二SRAM单元的第三存取管的漏极连接，所述第二SRAM单元的第五反相器的输出端、第六反相器的输入端均与所述第二SRAM单元的第四存取管的漏极连接。

可选的，所述权值读出电路包括第九P型晶体管、第十P型晶体管、第十一P型晶体管、第十二P型晶体管和第十三P型晶体管；

所述第九P型晶体管的源极、所述第十一P型晶体管的源极与外部电源信号连接，所述第九P型晶体管的栅极、所述第十一P型晶体管的栅极与第四偏置电压Vb4连接，所述第九P型晶体管的漏极与所述第十P型晶体管的源极连接；所述第十P型晶体管的栅极与所述第一SRAM单元的第一存取管的漏极连接，所述第十P型晶体管的漏极、所述第十二P型晶体管的漏极与所述第十三P型晶体管的源极连接；所述第十三P型晶体管的栅极与第一输入脉冲的取反信号Vpre～连接，所述第十三P型晶体管的漏极为电流输出端口；所述第十一P型晶体管的漏极与所述第十二P型晶体管的源极连接；所述第十二P型晶体管的栅极与所述第二SRAM单元的第三存取管的漏极连接。

根据本发明实施例第二方面提供一种基于突触对称性时间依赖可塑性算法电路的阵列结构，包括产生n种第一脉冲信号的n个突触前膜神经元、产生m种第二脉冲信号的m个突触后膜神经元、m+n个指数波形电压产生电路、m+n个时间窗口信号产生电路、n×m个SRAM模块和权值读出电路，其中，m、n为正整数；

n行m列SRAM模块按照矩阵形式排列，每一行SRAM模块前有一个突触前膜神经元，每一列SRAM模块下有一个突触后膜神经元；每一个突触前膜神经元或每一个突触后膜神经元分别连接一个指数波形电压产生电路与一个时间窗口信号产生电路；

其中，与任一个突触前膜神经元同行的m个SRAM模块共用所述任一个突触前膜神经元产生的两个时间窗口信号，与任一个突触后膜神经元同列的n个SRAM模块共用所述任一个突触后膜神经元产生的两个时间窗口信号；

所有的SRAM模块均与权值读出电路连接。

本发明实施例提供一种突触对称性时间依赖可塑性算法电路及其阵列结构，该电路能够实现权值存储与计算一体化，避免了因数据在存储和计算单元之间的来回搬运造成的能耗开销与计算时间开销；权值更新与读出可以同时实现行列并行操作，提高了电路的能效及计算速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本发明实施例的一种突触对称性时间依赖可塑性算法电路整体结构图；

图2为根据本发明实施例的指数波形电压产生电路示意图；

图3为根据本发明实施例的时间窗口信号产生电路示意图；

图4为根据本发明实施例的SRAM模块电路示意图；

图5为根据本发明实施例的权值读出电路示意图；

图6-a为根据本发明实施例的突触权值增加部分时序示意图；

图6-b为本发明实施例的突触权值降低部分时序示意图；

图7为根据本发明实施例的突触权值改变量与第一脉冲和第二脉冲的时间差关系坐标示意图；

图8为本发明实施例提供的基于突触对称性时间依赖可塑性算法电路的阵列结构整体示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

参见图1，提供了本发明实施例的一种突触对称性时间依赖可塑性算法电路，该包括指数波形电压产生电路10A及其对称的指数波形电压产生电路10B、时间窗口产生电路20A及其对称的时间窗口产生电路20B、SRAM模块30和权值读出电路40；

其中，指数波形电压产生电路10A及其对称的指数波形电压产生电路10B用于在输入脉冲信号和外加电压的作用下输出预设形状的指数下降电压；时间窗口产生电路20A及其对称的时间窗口产生电路20B用于在指数下降电压及外加电压的作用下产生预设模式的时间窗口信号；SRAM模块30在时间窗口信号的作用下进行权值更新；权值读出电路40在权值和外加脉冲的作用下产生不同的输出电流。

可以理解的是，指数波形电压产生电路10A启动后，在外加脉冲的作用下产生随时间呈指数衰减的电压，该电压作为时间窗口产生电路20A的输入，在与时间窗口产生电路20A中的两个比较器比较之后，会产生两个不同宽度的方波，较短的方波为第一个时间窗口，较长的方波与较短的方波电压取反后的电压经过与非门处理之后产生第二个时间窗口。同理，时间窗口产生电路20B也会产生两个时间窗口，四个时间窗口会作为SRAM模块的输入信号，在不同的时间窗口条件与外加偏置电压的作用下，SRAM模块会进行不同的权值更新操作。权值读出单元会在SRAM模块的权值及外加脉冲和外加偏置电压的作用下产生不同的输出电流。

本发明实施例提出的突触对称性时间依赖可塑性算法电路及其阵列结构，可以实现一种量化的突触对称性时间依赖可塑性算法，采用计算存储一体化方式，避免了因为权值数据搬运造成的额外功耗和速度开销。同时权值读写可以行列同时进行，可以提高计算速度。

作为一个可选的实施例，如图2所示，指数波形电压产生电路(10A或10B)包括第一电容、第一N型晶体管和第二N型晶体管；

第一电容的正极与所述第一N型晶体管的源极以及第二N型晶体管的漏极连接，所述第一N型晶体管的栅极接入第一输入脉冲信号，所述第一N型晶体管的漏极与外部电源连接，所述第二N型晶体管的栅极与第一偏置电压连接，所述第一电容的负极和第二N型晶体管的源极均连接外部地信号。

可以理解的是，在本发明实施例中，外加脉冲信号通过第一N型晶体管NM1对第一电容C1进行充电，外加脉冲信号消失后，第一电容C1通过第二N型晶体管PM2进行放电。具体地，外加脉冲到来时，外部电源信号通过第一N型晶体管NM1向第一电容C1快速充电，使得第一电容C1上的电压瞬时到达一个峰值，外加脉冲信号撤去后，在第一偏置电压Vb1的作用下，第二N型晶体管NM2对第一电容C1进行放电，随着第一电容C1上的电压减小，放电速度逐渐减小，C1在放电过程中向外输出一个呈指数下降波形的电压信号。

作为一个可选的实施例，如图3所示，时间窗口产生电路20A(及其对称的时间窗口产生电路20B)包括第一比较器Comp1、第二比较器Comp2、第三比较器Comp3、第一反相器Inv1、第二反相器Inv2、第一缓冲器Buffer1和第一与非门Nand1。

第一电容C1的正极与第一比较器Comp1的正向输入端、第二比较器Comp2的正输入端以及第三比较器Comp3的正输入端连接，第一比较器Comp1的输出端与第一反相器Inv1正向连结，第二比较器Comp2的输出端与第二反相器Inv2Buffer1正向连接，第三比较器Comp3的输出端与第一缓冲器Buffer1正向连接。第一比较器Comp1的负向输入端接入第一参考电压VREF1，第二比较器Comp2的负向输入端接入第二参考电压VREF2，第三比较器Comp3的负向输入端接入第三参考电压VREF3。第二反相器Inv2的输出端与第一与非门Nand1的其中一个输入端连接，第一缓冲器Buffer1的输出端与第一与非门Nand1的另一个输入端连接。

可以理解的是，第一电容C1产生的指数波形电压输入到时间窗口产生电路后，会与三个比较器比较，分别产生不同宽度的三个方波，最短的方波为第一个时间窗口，较长的方波与最长的方波信号取反后的电压信号经过与非门后产生新的方波，即第二个时间窗口信号。具体地，脉冲信号到来前瞬间，第一电容C1上的电压为0，小于三个比较器的参考电压，三个比较器输出低电平；脉冲信号撤去充电完成瞬间，C1产生的指数下降波形电压大于三个比较器的参考电压，三个比较器均输出高电平；当C1上的电压下降到第一参考电压VREF1之下时，第一比较器输出低电平，当C1上的电压继续下降，低于第二参考电压VREF2时，第二比较器输出低电平，当C1上的电压继续下降，低于第二参考电压VREF3时，第三比较器输出低电平。第一比较器经过反相器输出的信号为第一窗口信号；将第二比较器经过第二反相器Inv2输出的方波与第三比较器经过第一缓冲Buffer2输出的方波输入到第一与非门Nand1后，产生第二个时间窗信号。两类时间窗口信号为SRAM模块的输入信号。

作为一个可选的实施例，如图4所示，SRAM模块30包括：第一至八P型晶体管(PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8)、第三N型晶体管NM3、第四N型晶体管NM4、第二电容C2、第三电容C3、第一SRAM单元Cell1、第二SRAM单元Cell2、以及第二偏置电压Vb2、第三偏置电压Vb3。

其中，第一P型晶体管PM1的源极与外部电源连接，第一P型晶体管PM1的栅极与第一脉冲Vpre的时间窗口产生电路中的第一反相器的输出端连接，第一P型晶体管PM1的漏极与第二P型晶体管PM2的源极连接。第二P型晶体管PM2的栅极与第二脉冲Vpost的时间窗口产生电路中的第一反相器的输出端连接，第二P型晶体管PM2的漏极与第三P型晶体管PM3的源极连接。第三P型晶体管PM3的栅极与第二偏置电压Vb2连接，第三P型晶体管PM3的漏极与第三N型晶体管NM3的漏极以及第二电容C2的正极连接。第四P型晶体管PM4的源极与外部电源电压连接，第四P型晶体管PM4的栅极与第一脉冲Vpre的时间窗口产生电路中的第一与非门的输出端连接，第四P型晶体管PM4的漏极与第五P型晶体管PM5的源极连接。第五P型晶体管PM5的栅极与第二脉冲Vpost的时间窗口产生电路中的第一与非门的输出端连接，第五P型晶体管PM5的漏极与第三电容C3的正极、第八P型晶体管PM8的漏极连接。第六P型晶体管PM6的源极与外部电源信号连接，第六P型晶体管PM6的栅极与第二脉冲Vpost的时间窗口产生电路中的第一反相器的输出端连接，第六P型晶体管PM6的漏极与第七P型晶体管PM7的源极连接。第七P型晶体管PM7的栅极与第一脉冲Vpre的时间窗口产生电路中的第一与非门的输出端连接，第七P型晶体管PM7的漏极与第八P型晶体管PM8的源极连接。第八P型晶体管PM8的栅极与所述第二偏置电压Vb2连接，第八P型晶体管PM8的漏极与第四N型晶体管NM4的漏极以及第三电容C3的正极连接。第三N型晶体管NM3的栅极、第四N型晶体管NM4的栅极与第三偏置电压Vb3连接，第三N型晶体管NM3的源极、第四N型晶体管NM4的源极、第二电容C2的负极、所述第三电容C3的负极与外部地信号连接。第二电容C2的正极分别与第一SRAM单元Cell1和第二SRAM单元Cell2连接，第三电容C3的正极分别与第一SRAM单元Cell1和第二SRAM单元Cell2连接。

其中，第一SRAM单元Cell1包括第一存取管PG1、第二存取管PG2、第三反相器Inv3、第四反相器Inv4，第二SRAM单元Cell2包括第三存取管PG3、第四存取管PG4、第五反相器Inv5和第六反相器Inv6；第一SRAM单元Cell1的第一存取管PG1的栅极、第二SRAM单元Cell2的第三存取管PG3的栅极与第二电容C2的正极连接，第一SRAM单元Cell1的第二存取管PG2的栅极、第二SRAM单元Cell2的第四存取管PG4的栅极与第三电容C3的正极连接，第一SRAM单元Cell1的第一存取管PG1的源极和第二存取管PG2的源极、第二SRAM单元Cell2的第三存取管PG3和第四存取管PG4的源极与外部地信号连接，第一SRAM单元Cell1的第三反相器Inv3的输入端、第四反相器Inv4的输出端与第一SRAM单元Cell1的第一存取管PG1的漏极连接，第一SRAM单元Cell1的第三反相器Inv3的输出端、第四反相器Inv4的输入端与第一SRAM单元Cell1的第二存取管PG2的漏极连接，第二SRAM单元Cell2的第五反相器Inv5的输入端、第六反相器Inv6的输出端与第二SRAM单元Cell2的第三存取管PG3的漏极连接，第二SRAM单元Cell2的第五反相器Inv5的输出端、第六反相器Inv6的输入端与第二SRAM单元Cell2的第四存取管PG4的漏极连接。

可以理解的是，当第一脉冲Vpre和第二脉冲Vpost到来之后，会产生四个时间窗口信号，输入到SRAM模块，两脉冲到达的时间间隔与时间顺序不同，所产生的时间窗口信号之间的时间间隔与时间顺序也不同，在此情形下，SRAM模块就可能会产生不同的权值更新结果。具体地，当两脉冲到来的时间间隔比较接小，第一脉冲Vpre的第一时间窗口信号Vprewin1和第二脉冲Vpost的第一时间窗口信号Vpostwin1在时间上有所重叠，且时间间隔越小，重合程度越高，第二电容C2充电的时间越长，所获得的最高电压越大。当第二电容C2上的最高电压到达第一SRAM单元Cell1的第一存取管PG1的开启电压时，第一SRAM单元Cell1会被写入1，权值增加，即W1变为高电平，W1b变为低电平。当第二电容C2上的电压到达第二SRAM单元Cell2的第三存取管PG3的开启电压时，第二SRAM单元Cell2会被写入1，权值增加，即W2变为高电平，W2b变为低电平。当两脉冲到来的时间间隔比较接大且第一脉冲Vpre在第二脉冲Vpost到来之前到来，第一脉冲Vpre的第二时间窗口信号Vprewin2和第二脉冲Vpost的第一时间窗口Vpostwin1在时间上有所重叠，当两脉冲到来的时间间隔比较接大且第一脉冲Vpre在第二脉冲Vpost到来之后到来，第一脉冲Vpre的第一时间窗口信号Vprewin1和第二脉冲Vpost的第二时间窗口信号Vpostwin2在时间上有所重叠，重合程度越高，第三电容C3充电的时间越长，所获得的最高电压越大。当第三电容C3上的最高电压到达第一SRAM单元Cell1的第二存取管PG2的开启电压时，第一SRAM单元Cell1会被写入0，权值降低，即W1变为低电平，W1b变为高电平；当第三电容C3上的电压到达第二SRAM单元Cell2的第四存取管PG4的开启电压时，第二SRAM单元Cell2会被写入0，权值降低，即W2变为低电平，W2b变为高电平。部分权值更新时序如图6-a和图6-b所示，其中，图6-a为突触权值增加部分时序示意图，图6-b为突触权值降低部分时序示意图；权值变化ΔW与第一脉冲Vpre和第二脉冲Vpost的时间差Δt的关系如图7所示。

作为一个可选的实施例，如图5所示，权值读出电路40包括：第九至第十三P型晶体管(PM9、PM10、PM11、PM12、PM13)，第九P型晶体管PM9的源极、第十一P型晶体管PM11的源极与外部电源信号连接，第九P型晶体管PM9的栅极、第十一P型PM11晶体管的栅极与第四偏置电压Vb4连接，第九P型晶体管PM9的漏极与第十P型晶体管PM10的源极连接。第十P型晶体管PM10的栅极与第一SRAM单元Cell1的第一存取管PG1的漏极连接，第十P型晶体管PM10的漏极和第十二P型晶体管PM12的漏极均与第十三P型晶体管PM13的源极连接。第十三P型晶体管PM13的栅极与第一输入脉冲的取反信号Vpre～连接，第十三P型晶体管PM13的漏极为电流输出端口。第十一P型晶体管PM11的漏极与第十二P型晶体管PM12的源极连接。第十二P型晶体管PM12的栅极与第二SRAM单元Cell2的第三存取管PG3的漏极连接。

可以理解的是，根据不同的权值情形，在第一脉冲的取反信号Vpre～到来时，权值读出电路40会输出不同大小的电流。具体的，当两SRAM模块存储的权值W1、W2均为高时，其权值取反信号W1b、W2b为低，此时第十P型晶体管PM10、第十二P型晶体管PM12被打开，在第四偏置电压Vb4作用下，在第一脉冲的取反信号Vpre～到来时，第十三P型晶体管的漏极会输出较大的电流。同理，当两SRAM模块存储的权值W1、W2仅有一个为高时，第十三P型晶体管PM13的漏极会输出较小的电流，当两SRAM模块存储的权值W1、W2均为低时，其权值取反信号W1b、W2b为高，此时第十P型晶体管PM10、第十二P型晶体管PM12被关断，此时第十三P型晶体管PM13的漏极无电流输出。

参见图8，提供了本发明一个实施例的基于突触对称性时间依赖可塑性算法电路的阵列结构，该阵列结构包括产生n种第一脉冲信号的n个突触前膜神经元(Vpre1～Vpren)、产生m种第二脉冲信号的m个突触后膜神经元(Vpost1～Vpostm)、m+n个指数波形电压产生电路、m+n个时间窗口信号产生电路、n×m个SRAM模块和权值读出电路，其中，m、n为正整数。

n行m列SRAM模块按照矩阵形式排列，每一行SRAM模块前有一个突触前膜神经元，每一列SRAM模块下有一个突触后膜神经元；每一个突触前膜神经元或每一个突触后膜神经元分别连接一个指数波形电压产生电路与一个时间窗口信号产生电路。

其中，与任一个突触前膜神经元同行的m个SRAM模块共用任一个突触前膜神经元产生的两个时间窗口信号，与任一个突触后膜神经元同列的n个SRAM模块共用任一个突触后膜神经元产生的两个时间窗口信号；所有的SRAM模块均与权值读出电路连接。

本发明实施例提供的一种突触对称性时间依赖可塑性算法电路及其阵列结构，该电路能够实现权值存储与计算一体化，避免了因数据在存储和计算单元之间的来回搬运造成的能耗开销与计算时间开销；权值更新与读出可以同时实现行列并行操作，提高了电路的能效及计算速度。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (6)

1.一种突触对称性时间依赖可塑性算法电路，其特征在于，所述电路包括两个指数波形电压产生电路、两个时间窗口产生电路、SRAM模块和权值读出电路，每一个所述指数波形电压产生电路分别通过对应的时间窗口产生电路与所述SRAM模块的输入端连接，所述SRAM模块的输出端与所述权值读出电路连接；

所述指数波形电压产生电路，用于将输入脉冲转化为指数波形电压；

所述时间窗口产生电路，用于将对应的指数波形电压产生电路产生的指数波形电压转换成所需要的时间窗口信号；

SRAM模块，用于在第一脉冲和第二脉冲的时间窗口产生电路生成的时间窗口信号的作用下进行权值更新；

所述权值读出电路，用于在脉冲的作用下将更新后的权值转换成脉冲电流输出；

所述SRAM模块包括第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管、第五P型晶体管、第六P型晶体管、第七P型晶体管、第八P型晶体管、第三N型晶体管、第四N型晶体管、第二电容、第三电容、第一SRAM单元和第二SRAM单元；

所述第一P型晶体管的源极与外部电源连接，所述第一P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第一P型晶体管的漏极与第二P型晶体管的源极连接；

所述第二P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第二P型晶体管的漏极与所述第三P型晶体管的源极连接；

所述第三P型晶体管的栅极与第二偏置电压连接，所述第三P型晶体管的漏极与所述第三N型晶体管的漏极以及所述第二电容的正极连接；

所述第四P型晶体管的源极与外部电源电压连接，所述第四P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第四P型晶体管的漏极与所述第五P型晶体管的源极连接；

所述第五P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第五P型晶体管的漏极分别与所述第三电容的正极和所述第八P型晶体管的漏极连接；

所述第六P型晶体管的源极与外部电源信号连接，所述第六P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第六P型晶体管的漏极与所述第七P型晶体管的源极连接；

所述第七P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第七P型晶体管的漏极与第八P型晶体管的源极连接；

所述第八P型晶体管的栅极与第二偏置电压连接，所述第八P型晶体管的漏极与所述第四N型晶体管的漏极以及所述第三电容的正极连接；

所述第三N型晶体管的栅极、所述第四N型晶体管的栅极与第三偏置电压连接，所述第三N型晶体管的源极、所述第四N型晶体管的源极、所述第二电容的负极、所述第三电容的负极与外部地信号连接；

所述第二电容的正极分别与所述第一SRAM单元和所述第二SRAM单元连接，所述第三电容的正极分别与所述第一SRAM单元和所述第二SRAM单元连接。

2.根据权利要求1所述的电路，其特征在于，所述指数波形电压产生电路包括第一电容、第一N型晶体管和第二N型晶体管；

所述第一电容的正极与所述第一N型晶体管的源极以及第二N型晶体管的漏极连接，所述第一N型晶体管的栅极接入第一输入脉冲信号，所述第一N型晶体管的漏极与外部电源连接，所述第二N型晶体管的栅极与第一偏置电压连接，所述第一电容的负极和第二N型晶体管的源极均连接外部地信号。

3.根据权利要求2所述的电路，其特征在于，所述时间窗口产生电路包括第一比较器、第二比较器、第三比较器、第一反相器、第二反相器、第一缓冲器和第一与非门；

所述第一电容的正极分别与所述第一比较器的正向输入端、所述第二比较器的正向输入端和所述第三比较器的正向输入端连接，所述第一比较器的输出端与所述第一反相器的输入端连接，所述第二比较器的输出端与第二反相器的输入端连接，所述第三比较器的输出端与所述第一缓冲器的输入端连接；

所述第一比较器的负向输入端接入第一参考电压，所述第二比较器的负向输入端接入第二参考电压，所述第三比较器的负向输入端接入第三参考电压，所述第二反相器的输出端、所述第一缓冲器的输出端均与所述第一与非门的两个输入端连接。

4.根据权利要求3所述的电路，其特征在于，所述第一SRAM单元包括第一存取管、第二存取管、第三反相器和第四反相器，所述第二SRAM单元包括第三存取管、第四存取管、第五反相器和第六反相器；

所述第一SRAM单元的第一存取管的栅极、所述第二SRAM单元的第三存取管的栅极与所述第二电容的正极连接，所述第一SRAM单元的第二存取管的栅极、所述第二SRAM单元的第四存取管的栅极与所述第三电容的正极连接，所述第一SRAM单元的第一存取管的源极和第二存取管的源极、所述第二SRAM单元的第三存取管和第四存取管的源极与外部地信号连接，所述第一SRAM单元的第三反相器的输入端、第四反相器的输出端均与所述第一SRAM单元的第一存取管的漏极连接，所述第一SRAM单元的第三反相器的输出端、第四反相器的输入端均与所述第一SRAM单元的第二存取管的漏极连接，所述第二SRAM单元的第五反相器的输入端、第六反相器的输出端均与所述第二SRAM单元的第三存取管的漏极连接，所述第二SRAM单元的第五反相器的输出端、第六反相器的输入端均与所述第二SRAM单元的第四存取管的漏极连接。

5.根据权利要求4所述的电路，其特征在于，所述权值读出电路包括第九P型晶体管、第十P型晶体管、第十一P型晶体管、第十二P型晶体管和第十三P型晶体管；

所述第九P型晶体管的源极、所述第十一P型晶体管的源极与外部电源信号连接，所述第九P型晶体管的栅极、所述第十一P型晶体管的栅极与第四偏置电压Vb4连接，所述第九P型晶体管的漏极与所述第十P型晶体管的源极连接；所述第十P型晶体管的栅极与所述第一SRAM单元的第一存取管的漏极连接，所述第十P型晶体管的漏极、所述第十二P型晶体管的漏极与所述第十三P型晶体管的源极连接；所述第十三P型晶体管的栅极与第一输入脉冲的取反信号Vpre～连接，所述第十三P型晶体管的漏极为电流输出端口；所述第十一P型晶体管的漏极与所述第十二P型晶体管的源极连接；所述第十二P型晶体管的栅极与所述第二SRAM单元的第三存取管的漏极连接。

6.一种基于突触对称性时间依赖可塑性算法电路的阵列结构，其特征在于，包括产生n种第一脉冲信号的n个突触前膜神经元、产生m种第二脉冲信号的m个突触后膜神经元、m+n个指数波形电压产生电路、m+n个时间窗口信号产生电路、n×m个SRAM模块和权值读出电路，其中，m、n为正整数；

n行m列SRAM模块按照矩阵形式排列，每一行SRAM模块前有一个突触前膜神经元，每一列SRAM模块下有一个突触后膜神经元；每一个突触前膜神经元或每一个突触后膜神经元分别连接一个指数波形电压产生电路与一个时间窗口信号产生电路；

其中，与任一个突触前膜神经元同行的m个SRAM模块共用所述任一个突触前膜神经元产生的两个时间窗口信号，与任一个突触后膜神经元同列的n个SRAM模块共用所述任一个突触后膜神经元产生的两个时间窗口信号；

所有的SRAM模块均与权值读出电路连接；

所述SRAM模块包括第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管、第五P型晶体管、第六P型晶体管、第七P型晶体管、第八P型晶体管、第三N型晶体管、第四N型晶体管、第二电容、第三电容、第一SRAM单元和第二SRAM单元；

所述第一P型晶体管的源极与外部电源连接，所述第一P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第一P型晶体管的漏极与第二P型晶体管的源极连接；

所述第二P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第二P型晶体管的漏极与所述第三P型晶体管的源极连接；

所述第三P型晶体管的栅极与第二偏置电压连接，所述第三P型晶体管的漏极与所述第三N型晶体管的漏极以及所述第二电容的正极连接；

所述第四P型晶体管的源极与外部电源电压连接，所述第四P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第四P型晶体管的漏极与所述第五P型晶体管的源极连接；

所述第五P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第五P型晶体管的漏极分别与所述第三电容的正极和所述第八P型晶体管的漏极连接；

所述第六P型晶体管的源极与外部电源信号连接，所述第六P型晶体管的栅极与所述第二脉冲的时间窗口产生电路中的第一反相器的输出端连接，所述第六P型晶体管的漏极与所述第七P型晶体管的源极连接；

所述第七P型晶体管的栅极与所述第一脉冲的时间窗口产生电路中的第一与非门的输出端连接，所述第七P型晶体管的漏极与第八P型晶体管的源极连接；

所述第八P型晶体管的栅极与第二偏置电压连接，所述第八P型晶体管的漏极与所述第四N型晶体管的漏极以及所述第三电容的正极连接；

所述第三N型晶体管的栅极、所述第四N型晶体管的栅极与第三偏置电压连接，所述第三N型晶体管的源极、所述第四N型晶体管的源极、所述第二电容的负极、所述第三电容的负极与外部地信号连接；

所述第二电容的正极分别与所述第一SRAM单元和所述第二SRAM单元连接，所述第三电容的正极分别与所述第一SRAM单元和所述第二SRAM单元连接。

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