CN113949385B - 一种用于rram存算一体芯片补码量化的模数转换电路 - Google Patents

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Abstract

本发明涉及一种模数转换电路，尤其涉及一种用于RRAM存算一体芯片补码量化的模数转换电路，包括电流电压转换模块、八个采样开关、两个不对称电容阵列、一个比较器以及逻辑控制模块，其中电流电压转换模块将RRAM阵列输出电流转换为电压，通过一个采样开关与一个不对称电容阵列连接，其余七个采样开关与另一个不对称电容阵列连接，两个不对称电容阵列与比较器两个输入端连接，比较器输出端与逻辑控制模块连接，逻辑控制模块输出比较器控制时钟以及电容阵列控制信号，并输出量化结果。通过该种新型补码量化模数转换器，可以解决RRAM存算一体芯片在用于阵列乘加运算中多bit权重的补码量化问题，提高其运算速率与并行度，节省芯片面积。

Description

一种用于RRAM存算一体芯片补码量化的模数转换电路
技术领域
本发明涉及一种模数转换电路，尤其涉及一种用于RRAM存算一体芯片补码量化的模数转换电路。
背景技术
当前主流的计算机结构由于存储与计算模块的分立，面临着冯诺依曼瓶颈。以RRAM为基础的存内计算技术可以实现存储单元与逻辑单元的融合，突破冯诺依曼瓶颈，促进人工智能与集成电路技术的发展。而RRAM基存算一体芯片应用于人工智能应用中时，最为关键的一环是阵列的乘加运算，即输入信号与存储权重的乘加运算，以及结果的读出也就是量化，因此设计合理的权重存储方式与读出电路至关重要。
发明内容
本发明提供了一种用于RRAM存算一体芯片补码量化的模数转换电路，以解决RRAM阵列在乘加运算的补码量化问题，采用一种PN-DAC不对称的SAR ADC结构，其中P-DAC接收RRAM阵列中符号位输出，N-DAC接收RRAM阵列中数字位输出，并通过电荷重分配调节各位权重，最终实现RRAM阵列输出结果的补码量化。其具体技术方案如下：
一种用于RRAM存算一体芯片补码量化的模数转换电路，包括：电流电压转换模块和补码模数转换器，所述补码模数转换器包括：两个不对称电容阵列数模转换器、八个采样开关、一个比较器以及逻辑控制模块，所述电流电压转换模块将RRAM阵列输出电流转换为电压，通过一个采样开关与一个不对称电容阵列连接数模转换器，其余七个采样开关与另一个不对称电容阵列连接数模转换器，两个不对称电容阵列数模转换器分别接收RRAM阵列中符号位与数字位的输出信号，两个不对称电容阵列数模转换器的输出端与比较器两个输入端连接，比较器输出端与逻辑控制模块连接，逻辑控制模块输出比较器控制时钟以及电容阵列控制信号，并输出量化结果。
进一步的，所述RRAM阵列为2T1R RRAM阵列，其中每八列分为一组，采用同一行八个单元表示一个权重，其中第一个单元表示符号位，第二到八个单元表示数字位；输入数字信号通过行输入经过RRAM阵列，并通过列输出产生输出电流，进入电流电压转换电路，线性转换为电压信号，并通过采样开关被补码模数转换器采样获取。
进一步的，所述2T1R RRAM阵列，其阻变单元包含阻变电阻RRAM、选通管以及输出管，当对某个单元[n,m]进行读操作时，WL[n]上连接高电压打开选通管，同时选通管与RRAM形成分压结构，BL[m]与SL[m]之间施加正向0.5V电压，如果此时RRAM为低阻状态，则输出管栅端电压接近BL端读电压，输出管处于弱亚阈值区，输出100nA左右电流；如果此时RRAM为高阻状态，则输出管电压接近SL端地电压，输出管完全关断，没有电流输出。
进一步的，所述两个不对称电容阵列数模转换器，具体为：P-DAC和N-DAC，其中P-DAC由二进制分布电容C0、C0、2C0、4C0、8C0、16C0、32C0组成，总电容值为Ctot，通过一个采样开关与RRAM阵列中符号位输出相连；N-DAC除了包含与P-DAC一样的二进制电容阵列之外，各分立电容Cx，x=1-6，还与值为Ctot-Cx的补充电容通过一个采样开关并联共同组成一个电容值为Ctot的电容阵列，当x=0时，则C0先与3C0并联，再与4C0串联，总体电容为2C0，再与62C0并联形成电容值为Ctot的电容阵列，每一个Ctot电容阵列通过一个采样开关与相应的RRAM阵列数字位输出信号相连。
进一步的，每一列RRAM阵列单元的输出管漏极与一个电流电压转换电路输入端相连，每一个电流电压转换电路的输出端通过采样开关与一个总电容值为Ctot的电容阵列相连，其中第一列的输出与P-DAC的下极板相连，第二到八列的输出分别与N-DAC中各个分立电容阵列下极板相连，P-DAC与N-DAC上极板与比较器输入端相连，比较器输出端以及时钟信号与逻辑控制模块相连，逻辑控制模块与P-DAC、N-DAC的下极板相连。
进一步的，对于所述输入数字信号，当RRAM阵列某行输入信号为1时，则在相应BL线上施加读电压Vread，当输入信号为0时，则在相应BL线接地；当RRAM阵列中某个RRAM单元为高阻状态时，代表存储权值为1，相反代表低阻状态；当输入信号为1，且对应单元为高阻态时，其输出管打开，产生输出电流，其他情况下，输出管关闭，没有输出电流；同一列RRAM单元的输出电流汇聚，经过电流电压转换电路线性转换为0-VDD的电压信号。
一种电子设备，包括壳体和所述的用于RRAM存算一体芯片补码量化的模数转换电路，其中，所述模数转换电路设置于所述壳体上。
有益效果：
本发明所应用RRAM基存算一体芯片，采用补码形式表示权重，相比传统方式可节省近一半阵列面积，同时，采用2T1R RRAM单元结构，增大读出窗口，减少读干扰。
附图说明
图1是本发明所适用的RRAM存算一体芯片模块示意图；
图2是本发明的2T1R RRAM阵列电路示意图；
图3是本发明的电流电压转换电路示意图；
图4是本发明的模数转换器电路示意图；
图5是本发明的电路模块连接结构示意图。
具体实施方式
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
需要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本公开，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
如图5所示，本发明的用于RRAM存算一体芯片补码量化的模数转换电路，包括：电流电压转换模块和补码模数转换器，所述补码模数转换器包括：两个不对称电容阵列数模转换器、八个采样开关、一个比较器以及逻辑控制模块，所述电流电压转换模块将RRAM阵列输出电流转换为电压，通过一个采样开关与一个不对称电容阵列连接数模转换器，其余七个采样开关与另一个不对称电容阵列连接数模转换器，两个不对称电容阵列数模转换器分别接收RRAM阵列中符号位与数字位的输出信号，两个不对称电容阵列数模转换器的输出端与比较器两个输入端连接，比较器输出端与逻辑控制模块连接，逻辑控制模块输出比较器控制时钟以及电容阵列控制信号，并输出量化结果。
本发明的用于RRAM存算一体芯片补码量化的模数转换电路所用RRAM阵列一般有如下结构，所述RRAM阵列为2T1R RRAM阵列，其中每八列分为一组，采用同一行八个单元表示一个权重，其中第一个单元表示符号位，第二到八个单元表示数字位；输入数字信号通过行输入经过RRAM阵列，并通过列输出产生输出电流，进入电流电压转换电路，线性转换为电压信号，并通过采样开关被补码模数转换器采样获取。
上述2T1R RRAM阵列，其阻变单元包含阻变电阻RRAM、选通管以及输出管，当对某个单元[n,m]进行读操作时，WL[n]上连接高电压打开选通管，同时选通管与阻变电阻RRAM形成分压结构，BL[m]与SL[m]之间施加正向0.5V电压，如果此时阻变电阻RRAM为低阻状态，则输出管栅端电压接近BL端读电压，输出管处于弱亚阈值区，输出100nA左右电流；如果此时阻变电阻RRAM为高阻状态，则输出管电压接近SL端地电压，输出管完全关断，没有电流输出。
本发明的用于RRAM存算一体芯片补码量化的模数转换电路所用两个不对称电容阵列数模转换器，具体为：P-DAC和N-DAC，其中P-DAC由二进制分布电容C0、C0、2C0、4C0、8C0、16C0、32C0组成，总电容值为Ctot，通过一个采样开关与RRAM阵列中符号位输出相连；N-DAC除了包含与P-DAC一样的二进制电容阵列之外，各分立电容Cx，x=1-6，还与值为Ctot-Cx的补充电容通过一个采样开关并联共同组成一个电容值为Ctot的电容阵列，当x=0时，则C0先与3C0并联，再与4C0串联，总体电容为2C0，再与62C0并联形成电容值为Ctot的电容阵列，每一个Ctot电容阵列通过一个采样开关与相应的RRAM阵列数字位输出信号相连。
具体而言，每一列RRAM阵列单元的输出管漏极与一个电流电压转换电路输入端相连，每一个电流电压转换电路的输出端通过采样开关与一个总电容值为Ctot的电容阵列相连，其中第一列的输出与P-DAC的下极板相连，第二到八列的输出分别与N-DAC中各个分立电容阵列下极板相连，P-DAC与N-DAC上极板与比较器输入端相连，比较器输出端以及时钟信号与逻辑控制模块相连，逻辑控制模块与P-DAC、N-DAC的下极板相连。
对于所述输入数字信号，当RRAM阵列某行输入信号为1时，则在相应BL线上施加读电压Vread，当输入信号为0时，则在相应BL线接地；当RRAM阵列中某个RRAM单元为高阻状态时，代表存储权值为1，相反代表低阻状态；当输入信号为1，且对应单元为高阻态时，其输出管打开，产生输出电流，其他情况下，输出管关闭，没有输出电流；同一列RRAM单元的输出电流汇聚，经过电流电压转换电路线性转换为0-VDD的电压信号。
另一方面，本发明还提供了一种电子设备，包括壳体和所述的用于RRAM存算一体芯片补码量化的模数转换电路，其中，所述模数转换电路设置于所述壳体上。
实施例
如图1所示，本发明所适用的2T1R RRAM存算一体芯片，包括RRAM阵列、电流电压转换电路以及补码模数转换器。其中，所述RRAM阵列中每八列分为一组，采用同一行八个单元表示一个权重，其中第一个单元表示符号位，第二到八个单元表示数字位。输入数字信号通过行输入经过RRAM阵列，并通过列输出产生输出电流Io[0-7]，进入电流电压转换电路，线性转换为电压信号Vo[0-7]，并通过采样开关被补码模数转换器采样获取，并最终量化为数字信号Do[0-7]。
如图2所示，所用2T1R RRAM阵列，其阻变单元包含阻变电阻RRAM、选通管以及输出管。当对某个单元[n,m]进行读操作时，WL[n]上连接高电压打开选通管，同时选通管与阻变电阻RRAM形成分压结构，BL[m]与SL[m]之间施加正向0.5V电压，如果此时阻变电阻RRAM为低阻状态，则输出管栅端电压接近BL端读电压，输出管处于弱亚阈值区，输出100nA左右电流；如果此时阻变电阻RRAM为高阻状态，则输出管电压接近SL端地电压，输出管完全关断没有电流输出。
如图3所示，本发明所用的电流电压转换电路。同一列的2T1R RRAM单元输出管漏端并接于RBL，并通过一个运放A1与PM1将RBL电位钳位在VRBL，PM2则将PM1上的电流进行一定比例的镜像，NM1为一个宽长比远大于PM2的开关管，SAMN为模数转换器采样时钟SAM的反。当SAM=0时，采样开关SH打开，NM1导通，节点B被拉到地电位；当SAM=1时，采样开关SH闭合，NM1截止，RBL上的电流通过镜像管PM2对模数转换器中的电容Ctot进行充电，完成电流向电压的转换。其中，通过调节PM1/PM2的宽长比，可将转换电压调节到适合数模转换器ADC量化的范围内。
如图4所示，本发明的模数转换器电路，其中P-DAC由二进制排列的电容[C0 C02C0 4C0 8C0 16C0 32C0]组成，其总电容为63C0，记为Ctot。P-DAC下极板通过采样开关与RRAM阵列第一列的电流电压转换电路输出相连。N-DAC中也包含二进制排列的电容C[0-6]，即[C0 C0 2C0 4C0 8C0 16C0 32C0]，同时每一个分立电容还有一个补充电容。其中C[1-6]的补充电容值为Ctot-C[n]，n=(1-6),分立电容与补充电容通过一个MOS开关并联，并通过采样开关与RRAM阵列数字位[1-6]的电流电压转换电路输出相连。最小电容C[0]则先与3C0并联，再与4C0串联，整体电容值为2C0，最后再与补充电容62C0通过MOS开关并联，并通过采样开关与RRAM阵列数字位[7]的电流电压转换电路输出相连。这样做的目的是保证RRAM各列在使用同样的电流电压转换电路时，其充电电容均为Ctot，同时使得C0上所获取的电压信号值只有1/2。当采样信号SAM为1时，各采样开关SH闭合，N-DAC中分立电容与补充电容间MOS开关闭合，P/N-DAC上极板接VCM，RRAM阵列符号位输出被采样到P-DAC下极板，数字位输出则被采样到N-DAC各分立电容与补充电容的下极板。当采样信号为0时，各采样开关SH打开，N-DAC中分立电容与补充电容间MOS开关打开，分立电容下极板接VCM，上极板浮空，实现电荷重分配，重分配后由于C[1-6]电容值呈二进制分布，其所占权重也呈二进制分布，C[0]由于其采样信号只有应有信号的1/2，故其权重也是C[1]的1/2，所以N-DAC中C[0-6]上的电压信号在电荷重分配过程中整体权重符合二进制分布，也就与RRAM上各数字权重位相吻合，同时P-DAC中上极板浮空，下极板接VCM，完成电荷反转。接下来进入量化阶段，在逻辑控制SAR-logic模块的控制下，按照VCM-base时序完成量化，最终产生数字输出信号Do[0-7]。
本发明专用于RRAM基存算一体芯片的读写量化，也可用于PLRAM存算一体芯片的读写量化，而这两种存算一体芯片皆可用于实现类脑神经算法的实现，可高能效的实现图像识别、边缘计算等应用，例如应用于手机、摄像机等电子设备，更加具体的如：手机中的声音识别系统，摄像头中的图像识别系统。
以上所述，仅为本发明的优选实施案例，并非对本发明做任何形式上的限制。虽然前文对本发明的实施过程进行了详细说明，对于熟悉本领域的人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行同等替换。凡在本发明精神和原则之内所做修改、同等替换等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种用于RRAM存算一体芯片补码量化的模数转换电路，包括：电流电压转换模块和补码模数转换器，所述补码模数转换器包括：两个不对称电容阵列数模转换器、一个比较器以及逻辑控制模块，其特征在于，所述电流电压转换模块将RRAM阵列输出电流转换为电压，通过一个采样开关与一个不对称电容阵列数模转换器连接，另一个不对称电容阵列数模转换器分别通过七个采样开关与电流电压转换模块连接，两个不对称电容阵列数模转换器分别接收RRAM阵列中符号位与数字位的输出信号，两个不对称电容阵列数模转换器的输出端与比较器两个输入端连接，比较器输出端与逻辑控制模块连接，逻辑控制模块输出比较器控制时钟以及电容阵列控制信号，并输出量化结果；
所述两个不对称电容阵列数模转换器，具体为：P-DAC和N-DAC，其中P-DAC由二进制分布电容C0、C0、2C0、4C0、8C0、16C0、32C0组成，总电容值为Ctot，通过一个采样开关与RRAM阵列中符号位输出相连；N-DAC包括：各分立电容Cx，x=1~6，分别为二进制分布电容C0、2C0、4C0、8C0、16C0、32C0，与值为Ctot-Cx的补充电容通过一个采样开关并联共同组成一个电容值为Ctot的电容阵列，以及一个二进制分布电容C0，先与3C0并联，再与4C0串联，总体电容为2C0，再与62C0并联形成电容值为Ctot的电容阵列，每一个Ctot电容阵列通过一个采样开关与相应的RRAM阵列数字位输出信号相连。
2.如权利要求1所述的一种用于RRAM存算一体芯片补码量化的模数转换电路，其特征在于，所述RRAM阵列为2T1R RRAM阵列，其中每八列分为一组，采用同一行八个单元表示一个权重，其中第一个单元表示符号位，第二到八个单元表示数字位；输入数字信号通过行输入经过RRAM阵列，并通过列输出产生输出电流，进入电流电压转换电路，线性转换为电压信号，并通过采样开关被补码模数转换器采样获取。
3.如权利要求2所述的一种用于RRAM存算一体芯片补码量化的模数转换电路，其特征在于，所述2T1R RRAM阵列，其阻变单元包含阻变电阻RRAM、选通管以及输出管，当对某个单元[n,m]进行读操作时，n表示2T1R RRAM阵列中的第n行，m表示2T1R RRAM阵列中的第m列，WL[n]上连接高电压打开选通管，同时选通管与RRAM形成分压结构，BL[m]与SL[m]之间施加正向0.5V电压，如果此时RRAM为低阻状态，则输出管栅端电压接近BL端读电压，输出管处于弱亚阈值区，输出100nA电流；如果此时RRAM为高阻状态，则输出管电压接近SL端地电压，输出管完全关断，没有电流输出。
4.如权利要求3所述的一种用于RRAM存算一体芯片补码量化的模数转换电路，其特征在于，每一列RRAM阵列单元的输出管漏极与一个电流电压转换电路输入端相连，每一个电流电压转换电路的输出端通过采样开关与一个总电容值为Ctot的电容阵列相连，其中第一列的输出通过一个采样开关与P-DAC的下极板相连，第二到八列的输出分别通过相应的采样开关与N-DAC中各个电容阵列下极板相连，P-DAC的上极板与N-DAC的上极板分别与比较器的两个输入端相连，比较器输出端以及时钟信号与逻辑控制模块相连，逻辑控制模块与P-DAC、N-DAC的下极板相连。
5.如权利要求4所述的一种用于RRAM存算一体芯片补码量化的模数转换电路，其特征在于，对于所述输入数字信号，当RRAM阵列某行输入信号为1时，则在相应BL线上施加读电压Vread，当输入信号为0时，则在相应BL线接地；当RRAM阵列中某个RRAM单元为高阻状态时，代表存储权值为1，相反代表低阻状态；当输入信号为1，且对应单元为高阻态时，其输出管打开，产生输出电流，其他情况下，输出管关闭，没有输出电流；同一列RRAM单元的输出电流汇聚，经过电流电压转换电路线性转换为0~VDD的电压信号。
6.一种电子设备，其特征在于，包括壳体和如权利要求1至5任一项所述的用于RRAM存算一体芯片补码量化的模数转换电路，其中，所述模数转换电路设置于所述壳体上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114400031B (zh) * 2022-03-24 2022-07-08 之江实验室 一种补码映射的rram存算一体芯片及电子设备
CN117831589B (zh) * 2024-01-11 2024-07-26 浙江大学 一种基于rram的高密度数模混合存算阵列

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3495235A (en) * 1966-03-10 1970-02-10 Ibm Analog to digital converter
CN110209375A (zh) * 2019-05-30 2019-09-06 浙江大学 一种基于radix-4编码和差分权重存储的乘累加电路
CN111953349A (zh) * 2020-07-31 2020-11-17 上海集成电路研发中心有限公司 一种基于忆阻器的模拟乘加器电路
CN112567350A (zh) * 2018-06-18 2021-03-26 普林斯顿大学 可配置的存储器内计算引擎、平台、位单元及其布局
CN113157034A (zh) * 2021-01-19 2021-07-23 浙江大学 一种被动稳压电路实现的高线性度神经形态计算电路
WO2021223547A1 (zh) * 2020-05-08 2021-11-11 深圳市九天睿芯科技有限公司 子单元、mac阵列、位宽可重构的模数混合存内计算模组

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12050888B2 (en) * 2020-04-15 2024-07-30 Macronix International Co., Ltd. In-memory computing method and apparatus
CN113162624B (zh) * 2021-05-31 2024-03-26 江南大学 一种具有池化功能的模数转换器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3495235A (en) * 1966-03-10 1970-02-10 Ibm Analog to digital converter
CN112567350A (zh) * 2018-06-18 2021-03-26 普林斯顿大学 可配置的存储器内计算引擎、平台、位单元及其布局
CN110209375A (zh) * 2019-05-30 2019-09-06 浙江大学 一种基于radix-4编码和差分权重存储的乘累加电路
WO2021223547A1 (zh) * 2020-05-08 2021-11-11 深圳市九天睿芯科技有限公司 子单元、mac阵列、位宽可重构的模数混合存内计算模组
CN111953349A (zh) * 2020-07-31 2020-11-17 上海集成电路研发中心有限公司 一种基于忆阻器的模拟乘加器电路
CN113157034A (zh) * 2021-01-19 2021-07-23 浙江大学 一种被动稳压电路实现的高线性度神经形态计算电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Kyeongho Lee ; Sungsoo Cheon ; Joongho Jo ; Woong Choi ; Jongsun Par.A Charge-Sharing based 8T SRAM In-Memory Computing for Edge DNN Acceleration.《 2021 58th ACM/IEEE Design Automation Conference (DAC)》.2021,739-744. *
应用可变增益放大器的存内计算电路研究与设计;刘晨曦;《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》;20200715;I135-454 *

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