CN108418420A - 一种基于多路非交叠时钟的电荷泵电路 - Google Patents
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Abstract
一种基于多路非交叠时钟的电荷泵电路，属于电子电路技术领域。参考地电位产生单元用于产生参考地电位；电平转换单元的控制信号为时钟控制信号，用于产生时钟输出信号；四相非交叠时钟产生单元的输入信号为时钟输出信号，用于产生第一非交叠时钟信号、第二非交叠时钟信号、第三非交叠时钟信号和第四非交叠时钟信号；电荷泵单元由两个一级电荷泵并联，两个一级电荷泵分别由第一非交叠时钟信号和第二非交叠时钟信号、第三非交叠时钟信号和第四非交叠时钟信号控制交替驱动充电将电荷泵单元的电源电压泵升产生电荷泵电路的输出电压。本发明避免了串通现象的产生，消除了体效应导致的阈值损耗且减小了纹波，提高了电荷泵的充电效率。
Description
技术领域
本发明属于电子电路技术领域，涉及一种基于多路非交叠时钟的电荷泵电路。
背景技术
现阶段，随着存储器的广泛运用，实现数据的写入和擦除需要远高于电源电压的操作电压，因此可以应用电荷泵通过较低的电源电压泵升得到高操作电压，多级电荷泵存在每级的效率损耗和纹波较大等问题，而且传统的交叉耦合电荷泵存在串通现象，串通现象是在MOS管开启和关断过程中，电荷泵出现支路漏电现象。
发明内容
针对上述传统交叉耦合电荷泵存在的串通现象和多级电荷泵存在的每级效率损耗和纹波较大等问题，本发明提出一种电荷泵电路，基于多路非交叠时钟控制电荷泵单元，能够解决传统电荷泵的上述缺点，有效避免了串通现象的产生，消除了体效应导致的阈值损耗且减小了纹波，提高了电荷泵的充电效率。
本发明的技术方案为：
一种基于多路非交叠时钟的电荷泵电路，包括参考地电位产生单元1、电平转换单元3、四相非交叠时钟产生单元4和电荷泵单元5，
所述参考地电位产生单元1用于产生参考地电位VSSH，其电源电压为高电平VDDH，其地电压为低电平VSS；
所述电平转换单元3的控制信号为时钟控制信号CLK，电源电压为高电平VDDH，地电压为参考地电位VSSH，用于产生时钟输出信号CLK0；
所述四相非交叠时钟产生单元4的输入信号为所述时钟输出信号CLK0，用于产生第一非交叠时钟信号CLK1、第二非交叠时钟信号CLK2、第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4；
所述电荷泵单元5由两个一级电荷泵并联，其电源电压为高电平VDDH，地电压为低电平VSS，所述两个一级电荷泵分别由第一非交叠时钟信号CLK1和第二非交叠时钟信号CLK2、第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4控制将所述高电平VDDH泵升产生所述电荷泵电路的输出电压Vout。
具体的，所述电平转换单元3包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，
第一NMOS管MN1的栅极连接第二NMOS管MN2、第五PMOS管MP5和第八PMOS管MP8的栅极并作为所述电平转换单元3的控制端连接所述时钟控制信号CLK，其漏极连接第五PMOS管MP5的漏极以及第三NMOS管MN3和第九PMOS管MP9的栅极，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接所述参考地电位VSSH；
第六PMOS管MP6的栅极连接第三NMOS管MN3和第九PMOS管MP9的漏极并输出所述时钟输出信号CLK0，其漏极连接第八PMOS管MP8的源极，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接所述高电平VDDH；
第七PMOS管MP7的栅极连接第二NMOS管MN2和第八PMOS管MP8的漏极，其漏极连接第九PMOS管MP9的源极。
具体的，所述四相非交叠时钟产生单元4包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5和第六与非门NAND6，
第一反相器INV1的输入端和第四与非门NAND4的第一输入端连接所述时钟输出信号CLK0；
第一与非门NAND1的第一输入端连接第一反相器INV1的输出端，其输出端连接第二反相器INV2的输入端和第三与非门NAND3的第一输入端；
第二与非门NAND2的第一输入端连接第二反相器INV2的输出端，其输出端连接第三反相器INV3的输入端；
第四反相器INV4的输入端连接第三反相器INV3的输出端，其输出端连接第五反相器INV5的输入端和第三与非门NAND3的第二输入端；
第五反相器INV5的输出端输出所述第一非交叠时钟信号CLK1；
第六反相器INV6的输入端连接第三与非门NAND3的输出端，其输出端连接第七反相器INV7的输入端；
第八反相器INV8的输入端连接第二与非门NAND2的第二输入端和第七反相器INV7的输出端，其输出端连接第四与非门NAND4的第二输入端并输出所述第二非交叠时钟信号CLK2；
第五与非门NAND5的第一输入端连接第四与非门NAND4的输出端和第九反相器INV9的输入端，其输出端连接第十反相器INV10的输入端；
第十一反相器INV11的输入端连接第十反相器INV10的输出端，其输出端连接第十二反相器INV12的输入端和第六与非门NAND6的第一输入端；
第十二反相器INV12的输出端连接第一与非门NAND1的第二输入端并输出所述第三非交叠时钟信号CLK3；
第六与非门NAND6的第二输入端连接第九反相器INV9的输出端，其输出端连接第十三反相器INV13的输入端；
第十四反相器INV14的输入端连接第十三反相器INV13的输出端，其输出端连接第五与非门NAND5的第二输入端和第十五反相器INV15的输入端；
第十五反相器INV15的输出端输出所述第四非交叠时钟信号CLK4。
具体的，所述电荷泵单元5包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第三电阻R3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第十三PMOS管MP13，
第一电容C1的一端连接所述第一非交叠时钟信号CLK1，另一端连接第五NMOS管MN5的栅极和第四NMOS管MN4的源极；
第二电容C2的一端连接所述第二非交叠时钟信号CLK2，另一端连接第四NMOS管MN4、第十一PMOS管MP11和第十三PMOS管MP13的栅极、第十PMOS管MP10和第十二PMOS管MP12的漏极以及第五NMOS管MN5的源极；
第三电容C3的一端连接所述第三非交叠时钟信号CLK3，另一端连接第六NMOS管MN6、第十PMOS管MP10和第十二PMOS管MP12的栅极、第十一PMOS管MP11和第十三PMOS管MP13的漏极以及第七NMOS管MN7的源极；
第四电容C4的一端连接所述第四非交叠时钟信号CLK4，另一端连接第六NMOS管MN6的源极和第七NMOS管MN7的栅极；
第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的漏极连接所述高电平VDDH；
第十PMOS管MP10的衬底连接第十一PMOS管MP11的衬底、第十二PMOS管MP12的衬底和源极以及第十三PMOS管MP13的衬底和源极，其源极连接第十一PMOS管MP11的源极并输出所述输出信号Vout；
第三电阻R3和第五电容C5并联并接在第十PMOS管MP10的源极和所述低电平VSS之间。
具体的，所述参考地电位产生单元1为带隙基准结构，包括第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，
第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极和漏极以及第四PMOS管MP4的源极，其源极连接第二PMOS管MP2的源极并连接所述高电平VDDH，其漏极连接第三PMOS管MP3的源极；
第二三极管Q2的基极连接第一三极管Q1的基极并输出所述参考地电位VSSH，其集电极连接第三PMOS管MP3的栅极以及第四PMOS管MP4的栅极和漏极，其发射极通过第一电阻R1和第二电阻R2的串联结构后连接所述低电平VSS；
第一三极管Q1的发射极连接第一电阻R1和第二电阻R2的串联点，其集电极连接第三PMOS管MP3的漏极。
具体的，所述时钟控制信号CLK由时钟产生单元2产生，所述时钟产生单元2为环形振荡器，其电源电压为高电平VDDH，地电压为参考地电位VSSH。
本发明的有益效果为：本发明基于多路非交叠时钟信号对并联的电荷泵单元进行交替驱动充电，有效避免了串通现象的产生，消除了体效应导致的阈值损耗且减小了纹波，提高了电荷泵的充电效率；采用电平转换单元对电荷泵输入信号的电源地进行隔离，有效提升了电荷泵电路的电压增益和电源效率。
附图说明
图1为本发明提出的一种基于多路非交叠时钟的电荷泵电路的整体结构框图。
图2为本发明提出的一种基于多路非交叠时钟的电荷泵电路在实施例中的内部结构示意图；
图3为本发明提出的一种基于多路非交叠时钟的电荷泵电路在实施例中产生的四相非交叠时钟波形图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案。
本发明提出的一种电荷泵电路，基于多路非交叠时钟和并联的两个一级电荷泵，利用四个非交叠时钟信号分别控制两个一级电荷泵交替驱动充电和衬底选择的方式控制开关管的栅极和衬底电位，有效避免了串通现象的产生，消除了体效应导致的阈值损耗，提高了电荷泵的充电效率。如图1所示是本发明提出的电荷泵结构的整体框图，包括参考地电位产生单元1、电平转换单元3、四相非交叠时钟产生单元4和电荷泵单元5，参考地电位产生单元1用于产生参考地电位VSSH，其电源电压为高电平VDDH，其地电压为低电平VSS；电平转换单元3的控制信号为时钟控制信号CLK，电源电压为高电平VDDH，地电压为参考地电位VSSH，用于产生时钟输出信号CLK0；四相非交叠时钟产生单元4的输入信号为时钟输出信号CLK0，用于产生第一非交叠时钟信号CLK1、第二非交叠时钟信号CLK2、第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4；电荷泵单元5由两个一级电荷泵并联，其电源电压为高电平VDDH，地电压为低电平VSS，两个一级电荷泵分别由第一非交叠时钟信号CLK1和第二非交叠时钟信号CLK2、第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4控制将高电平VDDH泵升产生电荷泵电路的输出电压Vout。
一些实施例中还包括一个时钟产生单元2用来产生电平转换单元3的时钟控制信号CLK，时钟产生单元2可以为环形振荡器或弛张振荡器等，其电源电压为高电平VDDH，地电压为参考地电位VSSH。
参考地电位VSSH由参考地电位产生单元1产生，如图2中给出了一种参考地电位产生单元1的电路实现结构，本实施例中参考地电位产生单元1为带隙基准结构，包括第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极和漏极以及第四PMOS管MP4的源极，其源极连接第二PMOS管MP2的源极并连接高电平VDDH，其漏极连接第三PMOS管MP3的源极；第二三极管Q2的基极连接第一三极管Q1的基极并输出参考地电位VSSH，其集电极连接第三PMOS管MP3的栅极以及第四PMOS管MP4的栅极和漏极，其发射极通过第一电阻R1和第二电阻R2的串联结构后连接低电平VSS；第一三极管Q1的发射极连接第一电阻R1和第二电阻R2的串联点，其集电极连接第三PMOS管MP3的漏极。由于参考地电位VSSH要作为电荷泵输入时钟信号的低电平，而参考地电位VSSH受到的影响较小，从而保证了得到的参考地电位VSSH波纹较小。其中，VT为热电压，n为第二三极管Q2的个数，VBE,Q1为第一三极管Q1的基极-发射极电压。
电平转换单元3用于在时钟控制信号CLK的控制下产生时钟输出信号CLK0，如图2给出了一种电平转换单元3的电路实现结构，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，第一NMOS管MN1的栅极连接第二NMOS管MN2、第五PMOS管MP5和第八PMOS管MP8的栅极并作为电平转换单元3的控制端连接时钟控制信号CLK，其漏极连接第五PMOS管MP5的漏极以及第三NMOS管MN3和第九PMOS管MP9的栅极，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接参考地电位VSSH；第六PMOS管MP6的栅极连接第三NMOS管MN3和第九PMOS管MP9的漏极并输出时钟输出信号CLK0，其漏极连接第八PMOS管MP8的源极，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接高电平VDDH；第七PMOS管MP7的栅极连接第二NMOS管MN2和第八PMOS管MP8的漏极，其漏极连接第九PMOS管MP9的源极。第一NMOS管MN1和第五PMOS管MP5构成一个反相器，时钟控制信号CLK一方面连接第二NMOS管MN2和第八PMOS管MP8的栅极，一方面经过第一NMOS管MN1和第五PMOS管MP5构成的反相器反相后连接第三NMOS管MN3和第九PMOS管MP9的栅极。
电平转换单元3产生的时钟输出信号CLK0通过四相非交叠时钟产生单元4后产生第一非交叠时钟信号CLK1、第二非交叠时钟信号CLK2、第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4，如图2所示给出了一种非交叠时钟产生单元4的电路实现结构，包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5和第六与非门NAND6，第一反相器INV1的输入端和第四与非门NAND4的第一输入端连接时钟输出信号CLK0；第一与非门NAND1的第一输入端连接第一反相器INV1的输出端，其输出端连接第二反相器INV2的输入端和第三与非门NAND3的第一输入端；第二与非门NAND2的第一输入端连接第二反相器INV2的输出端，其输出端连接第三反相器INV3的输入端；第四反相器INV4的输入端连接第三反相器INV3的输出端，其输出端连接第五反相器INV5的输入端和第三与非门NAND3的第二输入端；第五反相器INV5的输出端输出第一非交叠时钟信号CLK1；第六反相器INV6的输入端连接第三与非门NAND3的输出端，其输出端连接第七反相器INV7的输入端；第八反相器INV8的输入端连接第二与非门NAND2的第二输入端和第七反相器INV7的输出端，其输出端连接第四与非门NAND4的第二输入端并输出第二非交叠时钟信号CLK2；第五与非门NAND5的第一输入端连接第四与非门NAND4的输出端和第九反相器INV9的输入端，其输出端连接第十反相器INV10的输入端；第十一反相器INV11的输入端连接第十反相器INV10的输出端，其输出端连接第十二反相器INV12的输入端和第六与非门NAND6的第一输入端；第十二反相器INV12的输出端连接第一与非门NAND1的第二输入端并输出第三非交叠时钟信号CLK3；第六与非门NAND6的第二输入端连接第九反相器INV9的输出端，其输出端连接第十三反相器INV13的输入端；第十四反相器INV14的输入端连接第十三反相器INV13的输出端，其输出端连接第五与非门NAND5的第二输入端和第十五反相器INV15的输入端；第十五反相器INV15的输出端输出第四非交叠时钟信号CLK4。
如图3所示是本实施例中四相非交叠时钟产生单元4输出的四个非交叠时钟的示意图，其中Δt为死区时间，该时间段内所有开关管处于截止状态，避免了电荷泵的串通现象。
电荷泵单元5由两个一级的电荷泵并联，一个电荷泵由两个非交叠时钟信号控制，如图2所示给出了一种电荷泵单元5的电路实现结构，本实施例中第一非交叠时钟信号CLK1和第二非交叠时钟信号CLK2分别通过第一电荷泵中的第一电容C1和第二电容C2控制第一电荷泵充放电，第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4分别通过第二电荷泵中的第三电容C3和第四电容C4控制第二电荷泵充放电，从而控制电荷泵单元5将其电源电压即高电平VDDH泵升产生输出电压Vout，本实施例中的电荷泵单元5包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第三电阻R3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第十三PMOS管MP13，第一电容C1的一端连接第一非交叠时钟信号CLK1，另一端连接第五NMOS管MN5的栅极和第四NMOS管MN4的源极；第二电容C2的一端连接第二非交叠时钟信号CLK2，另一端连接第四NMOS管MN4、第十一PMOS管MP11和第十三PMOS管MP13的栅极、第十PMOS管MP10和第十二PMOS管MP12的漏极以及第五NMOS管MN5的源极；第三电容C3的一端连接第三非交叠时钟信号CLK3，另一端连接第六NMOS管MN6、第十PMOS管MP10和第十二PMOS管MP12的栅极、第十一PMOS管MP11和第十三PMOS管MP13的漏极以及第七NMOS管MN7的源极；第四电容C4的一端连接第四非交叠时钟信号CLK4，另一端连接第六NMOS管MN6的源极和第七NMOS管MN7的栅极；第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的漏极连接高电平VDDH；第十PMOS管MP10的衬底连接第十一PMOS管MP11的衬底、第十二PMOS管MP12的衬底和源极以及第十三PMOS管MP13的衬底和源极，其源极连接第十一PMOS管MP11的源极并输出输出信号Vout；第三电阻R3和第五电容C5并联并接在第十PMOS管MP10的源极和低电平VSS之间。
综上，本发明设计了一种基于多路非交叠时钟的电荷泵电路，通过参考地电位产生单元1产生参考地电位VSSH作为电平转换单元3的地电位，电平转换单元3的电源电压为高电平VDDH，产生时钟输出信号CLK0再经过四相非交叠时钟产生单元4产生第一非交叠时钟信号CLK1、第二非交叠时钟信号CLK2、第三非交叠时钟信号CLK3和第四非交叠时钟信号CLK4控制由两个一级电荷泵并联组成的电荷泵单元，通过对并联的电荷泵交替驱动充电提高充电效率；同时利用非交叠时钟信号的死区时间有效避免了串通现象的产生，消除了体效应导致的阈值损耗且减小了纹波，提高了电荷泵的充电效率；另外为了减小纹波，采用电平转换单元对电荷泵输入信号的电源地进行隔离，有效提升了电荷泵电路的电压增益和电源效率。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改和优化。
Claims (6)
1.一种基于多路非交叠时钟的电荷泵电路，其特征在于，包括参考地电位产生单元(1)、电平转换单元(3)、四相非交叠时钟产生单元(4)和电荷泵单元(5)，
所述参考地电位产生单元(1)用于产生参考地电位(VSSH)，其电源电压为高电平(VDDH)，其地电压为低电平(VSS)；
所述电平转换单元(3)的控制信号为时钟控制信号(CLK)，电源电压为高电平(VDDH)，地电压为参考地电位(VSSH)，用于产生时钟输出信号(CLK0)；
所述四相非交叠时钟产生单元(4)的输入信号为所述时钟输出信号(CLK0)，用于产生第一非交叠时钟信号(CLK1)、第二非交叠时钟信号(CLK2)、第三非交叠时钟信号(CLK3)和第四非交叠时钟信号(CLK4)；
所述电荷泵单元(5)由两个一级电荷泵并联，其电源电压为高电平(VDDH)，地电压为低电平(VSS)，所述两个一级电荷泵分别由第一非交叠时钟信号(CLK1)和第二非交叠时钟信号(CLK2)、第三非交叠时钟信号(CLK3)和第四非交叠时钟信号(CLK4)控制将所述高电平(VDDH)泵升产生所述电荷泵电路的输出电压(Vout)。
2.根据权利要求1所述的基于多路非交叠时钟的电荷泵电路，其特征在于，所述电平转换单元(3)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)，
第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)、第五PMOS管(MP5)和第八PMOS管(MP8)的栅极并作为所述电平转换单元(3)的控制端连接所述时钟控制信号(CLK)，其漏极连接第五PMOS管(MP5)的漏极以及第三NMOS管(MN3)和第九PMOS管(MP9)的栅极，其源极连接第二NMOS管(MN2)和第三NMOS管(MN3)的源极并连接所述参考地电位(VSSH)；
第六PMOS管(MP6)的栅极连接第三NMOS管(MN3)和第九PMOS管(MP9)的漏极并输出所述时钟输出信号(CLK0)，其漏极连接第八PMOS管(MP8)的源极，其源极连接第五PMOS管(MP5)和第七PMOS管(MP7)的源极并连接所述高电平(VDDH)；
第七PMOS管(MP7)的栅极连接第二NMOS管(MN2)和第八PMOS管(MP8)的漏极，其漏极连接第九PMOS管(MP9)的源极。
3.根据权利要求1所述的基于多路非交叠时钟的电荷泵电路，其特征在于，所述四相非交叠时钟产生单元(4)包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第七反相器(INV7)、第八反相器(INV8)、第九反相器(INV9)、第十反相器(INV10)、第十一反相器(INV11)、第十二反相器(INV12)、第十三反相器(INV13)、第十四反相器(INV14)、第十五反相器(INV15)、第一与非门(NAND1)、第二与非门(NAND2)、第三与非门(NAND3)、第四与非门(NAND4)、第五与非门(NAND5)和第六与非门(NAND6)，
第一反相器(INV1)的输入端和第四与非门(NAND4)的第一输入端连接所述时钟输出信号(CLK0)；
第一与非门(NAND1)的第一输入端连接第一反相器(INV1)的输出端，其输出端连接第二反相器(INV2)的输入端和第三与非门(NAND3)的第一输入端；
第二与非门(NAND2)的第一输入端连接第二反相器(INV2)的输出端，其输出端连接第三反相器(INV3)的输入端；
第四反相器(INV4)的输入端连接第三反相器(INV3)的输出端，其输出端连接第五反相器(INV5)的输入端和第三与非门(NAND3)的第二输入端；
第五反相器(INV5)的输出端输出所述第一非交叠时钟信号(CLK1)；
第六反相器(INV6)的输入端连接第三与非门(NAND3)的输出端，其输出端连接第七反相器(INV7)的输入端；
第八反相器(INV8)的输入端连接第二与非门(NAND2)的第二输入端和第七反相器(INV7)的输出端，其输出端连接第四与非门(NAND4)的第二输入端并输出所述第二非交叠时钟信号(CLK2)；
第五与非门(NAND5)的第一输入端连接第四与非门(NAND4)的输出端和第九反相器(INV9)的输入端，其输出端连接第十反相器(INV10)的输入端；
第十一反相器(INV11)的输入端连接第十反相器(INV10)的输出端，其输出端连接第十二反相器(INV12)的输入端和第六与非门(NAND6)的第一输入端；
第十二反相器(INV12)的输出端连接第一与非门(NAND1)的第二输入端并输出所述第三非交叠时钟信号(CLK3)；
第六与非门(NAND6)的第二输入端连接第九反相器(INV9)的输出端，其输出端连接第十三反相器(INV13)的输入端；
第十四反相器(INV14)的输入端连接第十三反相器(INV13)的输出端，其输出端连接第五与非门(NAND5)的第二输入端和第十五反相器(INV15)的输入端；
第十五反相器(INV15)的输出端输出所述第四非交叠时钟信号(CLK4)。
4.根据权利要求1所述的基于多路非交叠时钟的电荷泵电路，其特征在于，所述电荷泵单元(5)包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第五电容(C5)、第三电阻(R3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)和第十三PMOS管(MP13)，
第一电容(C1)的一端连接所述第一非交叠时钟信号(CLK1)，另一端连接第五NMOS管(MN5)的栅极和第四NMOS管(MN4)的源极；
第二电容(C2)的一端连接所述第二非交叠时钟信号(CLK2)，另一端连接第四NMOS管(MN4)、第十一PMOS管(MP11)和第十三PMOS管(MP13)的栅极、第十PMOS管(MP10)和第十二PMOS管(MP12)的漏极以及第五NMOS管(MN5)的源极；
第三电容(C3)的一端连接所述第三非交叠时钟信号(CLK3)，另一端连接第六NMOS管(MN6)、第十PMOS管(MP10)和第十二PMOS管(MP12)的栅极、第十一PMOS管(MP11)和第十三PMOS管(MP13)的漏极以及第七NMOS管(MN7)的源极；
第四电容(C4)的一端连接所述第四非交叠时钟信号(CLK4)，另一端连接第六NMOS管(MN6)的源极和第七NMOS管(MN7)的栅极；
第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的漏极连接所述高电平(VDDH)；
第十PMOS管(MP10)的衬底连接第十一PMOS管(MP11)的衬底、第十二PMOS管(MP12)的衬底和源极以及第十三PMOS管(MP13)的衬底和源极，其源极连接第十一PMOS管(MP11)的源极并输出所述输出信号(Vout)；
第三电阻(R3)和第五电容(C5)并联并接在第十PMOS管(MP10)的源极和所述低电平(VSS)之间。
5.根据权利要求1所述的基于多路非交叠时钟的电荷泵电路，其特征在于，所述参考地电位产生单元(1)为带隙基准结构，包括第一三极管(Q1)、第二三极管(Q2)、第一电阻(R1)、第二电阻(R2)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，
第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)的栅极和漏极以及第四PMOS管(MP4)的源极，其源极连接第二PMOS管(MP2)的源极并连接所述高电平(VDDH)，其漏极连接第三PMOS管(MP3)的源极；
第二三极管(Q2)的基极连接第一三极管(Q1)的基极并输出所述参考地电位(VSSH)，其集电极连接第三PMOS管(MP3)的栅极以及第四PMOS管(MP4)的栅极和漏极，其发射极通过第一电阻(R1)和第二电阻(R2)的串联结构后连接所述低电平(VSS)；
第一三极管(Q1)的发射极连接第一电阻(R1)和第二电阻(R2)的串联点，其集电极连接第三PMOS管(MP3)的漏极。
6.根据权利要求1所述的基于多路非交叠时钟的电荷泵电路，其特征在于，所述时钟控制信号(CLK)由时钟产生单元(2)产生，所述时钟产生单元(2)为环形振荡器，其电源电压为高电平(VDDH)，地电压为参考地电位(VSSH)。
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