CN112015223B

CN112015223B - 用于半导体集成电路的基准电流源

Info

Publication number: CN112015223B
Application number: CN202011135849.1A
Authority: CN
Inventors: 陈建章
Original assignee: Hangzhou Sdic Microelectronics Co ltd
Current assignee: Hangzhou Jinghua Microelectronics Co.,Ltd.
Priority date: 2020-10-22
Filing date: 2020-10-22
Publication date: 2021-01-08
Anticipated expiration: 2040-10-22
Also published as: CN112015223A

Abstract

实施例涉及用于半导体集成电路的基准电流源，包括：电压源，被配置为在第一电源端子与第二电源端子之间提供基准电压；运算放大器，其同相输入端耦合至第二电源端子；反馈晶体管，其栅极耦合至运算放大器的输出端，其源极耦合至运算放大器的反相输入端，并且其漏极用于提供基准电流；开关电容电路，包括第一电容器、第一开关和第二开关，第一电容器和第二开关串联连接在第一电源端子与运算放大器的反相输入端之间，第一开关与第一电容器并联连接；以及非交叠时钟控制模块，被配置为基于晶振时钟信号产生用于控制第一开关的第一时钟信号和用于控制第二开关的第二时钟信号，第一时钟信号与第二时钟信号不交叠，使得第一开关和第二开关交替导通。

Description

用于半导体集成电路的基准电流源

技术领域

本公开的实施例总体上涉及半导体集成电路领域，并且更具体地，涉及一种用于半导体集成电路的基准电流源以及包括基准电流源的半导体集成电路。

背景技术

基准电流源在模拟信号处理系统和混合信号处理系统中占有非常重要的地位，其用于为系统中的其他电路提供电流基准。例如，基准电流源广泛应用于诸如模数转换器（ADC）、数模转换器（DAC）、传感器等诸多半导体集成电路中，其精度和稳定性会直接影响这些电路的信号处理精度，比如ADC或DAC等的转换精度、传感器的感测信号精度等。如何设计出精准稳定的基准电流源一直是业界所关注和研究的热点问题。

基准电流源的一个重要指标是其所提供的电流基准在宽温度范围内的工作稳定程度。温度漂移（简称温漂）系数是衡量基准电流源的工作稳定程度的一个重要参数，其描述基准电流源的输出电流随温度的变化。温漂系数越高，基准电流源的稳定程度越差。温漂系数越低，基准电流源的稳定程度越好。因此，期望为各种电路提供具有低温漂系数的基准电流源，以确保电路的信号处理精度。

常规基准电流源的通常实现方式是将电压除以电阻来产生一个基准电流。对于这样的基准电流源，为了实现低温漂系数，需要用到低温漂的基准电压和低温漂电阻。低温漂的基准电压在普通半导体工艺中是相对容易实现的。然而，低温漂电阻在普通半导体工艺中是难以实现的，电阻的一阶温漂系数和二阶温漂系数通常都比较大。如果采用特殊半导体工艺来实现低温漂电阻，会增加工艺成本。

为了在普通半导体工艺下利用电阻来实现低温漂电流源，需要对电阻的温漂进行补偿。然而，由于不但需要补偿一阶温度系数，而且还需要补偿二阶温度系数，导致对温漂的补偿难度大。此外，由于电阻的温漂及其阻值存在工艺离散性波动，需要用额外的电路对每个电阻样品进行独立的修调补偿，导致电路设计复杂以及后期修调成本高等问题。

发明内容

本公开的目的是提供一种用于半导体集成电路的基准电流源以及包括基准电流源的半导体集成电路，以克服对特殊半导体工艺的依赖，简化高精度低温漂电流源的设计复杂度，并且降低后续的测试修调成本。

根据本公开的一个方面，提供了一种用于半导体集成电路的基准电流源，包括：电压源，被配置为在第一电源端子与第二电源端子之间提供基准电压；运算放大器，包括同相输入端、反相输入端以及输出端，运算放大器的同相输入端被耦合至第二电源端子；反馈晶体管，反馈晶体管的栅极被耦合至运算放大器的输出端，反馈晶体管的源极被耦合至运算放大器的反相输入端，并且反馈晶体管的漏极被配置用于提供基准电流；开关电容电路，包括第一电容器、第一开关和第二开关，第一电容器和第二开关串联连接在第一电源端子与运算放大器的反相输入端之间，第一开关与第一电容器并联连接；以及非交叠时钟控制模块，被配置为基于晶振时钟信号产生用于控制第一开关的第一时钟信号和用于控制第二开关的第二时钟信号，其中第一时钟信号与第二时钟信号不交叠，使得第一开关和第二开关交替导通。

在根据本公开的实施例中，通过利用普通半导体工艺中稳定且低温漂的电容器件，结合稳定的晶振时钟信号构建开关电容电路，能够实现等效的低温漂电阻。此外，通过利用非交叠时钟控制模块控制开关电容电路的时序，能够避免因为短接而产生漏电流，确保了等效电阻的稳定性。

在一个实施例中，非交叠时钟控制模块包括第一与门、第二与门、第一反相器、第二反相器以及第三反相器，其中，第一与门的一个输入端接收晶振时钟信号，第一与门的另一个输入端被耦合至第一反相器的输出端，并且第一与门的输出端被配置为提供第一时钟信号以控制第一开关的通断；第一反相器的输入端被耦合至第二与门的输出端；第二反相器的输入端被耦合至第一与门的输出端；第三反相器的输入端接收晶振时钟信号；并且第二与门的一个输入端被耦合至第二反相器的输出端，第二与门的另一个输入端被耦合至第三反相器的输出端，并且第二与门的输出端被配置为提供第二时钟信号以控制第二开关的通断。在这样的实施例中，通过利用与门和反相器的组合，能够精确可靠地控制第一时钟信号与第二时钟信号不交叠，确保第一开关和第二开关不同时导通。

在一个实施例中，非交叠时钟控制模块包括第一或门、第二或门、第一反相器、第二反相器以及第三反相器，其中，第一或门的一个输入端接收晶振时钟信号，第一或门的另一个输入端被耦合至第一反相器的输出端，并且第一或门的输出端被配置为提供第一时钟信号以控制第一开关的通断；第一反相器的输入端被耦合至第二或门的输出端；第二反相器的输入端被耦合至第一或门的输出端；第三反相器的输入端接收晶振时钟信号；并且第二或门的一个输入端被耦合至第二反相器的输出端，第二或门的另一个输入端被耦合至第三反相器的输出端，并且第二或门的输出端被配置为提供第二时钟信号以控制第二开关的通断。在这样的实施例中，通过利用或门与反相器的组合，能够精确可靠地控制第一时钟信号与第二时钟信号不交叠，确保第一开关和第二开关不同时导通。

在一个实施例中，基准电流源还包括：第二电容器，被耦合在第一电源端子与运算放大器的反相输入端之间，并且被配置为减小运算放大器的反相输入端处的电压的跳动。在这样的实施例中，由于第二电容器一直保持着接近基准电压的电压，因此在第二开关导通的瞬间，第二电容器能够分出一部分电荷给第一电容器，起到了缓冲的效果，使得运算放大器的反相输入端处的电压的跳动变小很多。

在一个实施例中，基准电流源还包括：第三电容器，被耦合在第一电源端子与运算放大器的输出端之间，并且被配置为对运算放大器的输出电压进行滤波。在这样的实施例中，第三电容器能够作为运算放大器的负载电容，降低运算放大器的带宽，起到低通滤波的作用。

在一个实施例中，运算放大器是斩波运算放大器。在这样的实施例中，采用斩波运算放大器能够进一步减小运放失调电压，提高开关电容电路两端的直流偏置精度。

在一个实施例中，晶振时钟信号的频率是运算放大器的斩波频率的正偶数倍。在这样的实施例中，能够完全消除运放失调电压。

在一个实施例中，基准电流源是拉电流输出型电流源，其中第一电源端子是电压源的正输出端子，并且第二电源端子是电压源的负输出端子，以及其中反馈晶体管是PMOS晶体管。利用这样的拉电流输出型电流源能够为各种电路提供稳定可靠的基准电流。

在一个实施例中，基准电流源是灌电流输入型电流源，其中第一电源端子是电压源的负输出端子，并且第二电源端子是电压源的正输出端子，以及其中反馈晶体管是NMOS晶体管。利用这样的灌电流输入型电流源能够为各种电路提供稳定可靠的基准电流。

根据本公开的另一方面，提供了一种半导体集成电路，包括如上所述的任意一种基准电流源。根据本公开的半导体集成电路包括如上所述的任意一种基准电流源，因而能够提供相同的优点。

在一个实施例中，半导体集成电路被形成为数模转换器，并且半导体集成电路还包括：调制电路，被耦合至基准电流源，并且被配置为根据数字输入对基准电流进行调制以产生经调制的电流；滤波电路，被耦合至调制电路，并且被配置为对经调制的电流进行滤波以产生经滤波的电流；以及放大电路，被耦合至滤波电路，并且被配置为对经滤波的电流进行放大以产生所需的电流。利用这样的布置，数模转换器能够提供良好的数模转换精度。

在一个实施例中，调制电路包括：数字脉冲生成器，被配置为生成交叠的第一数字脉冲和第二数字脉冲；第三开关，被耦合在反馈晶体管的漏极与滤波电路之间，其中第三开关的通断由第一数字脉冲控制；以及第四开关，被耦合在反馈晶体管的漏极与地之间，其中第四开关的通断由第二数字脉冲控制。利用这样的布置，调制电路能够利用数字输入脉冲对基准电流进行精确的调制。

在一个实施例中，数字脉冲生成器包括∑-△调制器或脉冲密度调制器。∑-△调制器或脉冲密度调制器具有良好的调制精度，能够提供准确的第一数字脉冲和第二数字脉冲。

在一个实施例中，滤波电路包括：第一电阻器和第四电容器，串联连接在第三开关与地之间，并且第一电阻器与第四电容器之间的第一节点被耦合至放大电路。在这样的实施例中，能够利用第一电阻器和第四电容器对经调制的电流进行滤波以产生稳定的直流电压。

在一个实施例中，放大电路包括：第二电阻器和第三电阻器，串联连接在第一节点与半导体集成电路的输出节点之间；电流放大器，包括正输入端、负输入端和输出端，电流放大器的正输入端被耦合至位于第二电阻器和第三电阻器之间的第二节点；第二反馈晶体管，第二反馈晶体管的栅极被耦合至电流放大器的输出端，第二反馈晶体管的漏极被耦合至电源电压，第二反馈晶体管的源极被耦合至电流放大器的负输入端并且一起被耦合至地；以及第四电阻器，被耦合在第二反馈晶体管的源极与半导体集成电路的输出节点之间。在这样的实施例中，能够根据需要对由滤波电路输出的电流进行放大，以得到所需的电流等级。

提供发明内容部分是为了简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。发明内容部分无意标识本公开内容的关键特征或主要特征，也无意限制本公开内容的范围。

附图说明

通过参考附图阅读下文的详细描述，本公开的实施例的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例而非限制性的方式示出了本公开的若干实施例。

图1示出了根据本公开的一个实施例的基准电流源的电路原理图。

图2示出了根据本公开的一个实施例的晶振时钟信号的频率与运算放大器的斩波频率之间的关系。

图3示出了根据本公开的另一实施例的基准电流源的电路原理图。

图4示出了根据本公开的一个实施例的非交叠时钟控制模块的电路原理图。

图5示出了根据本公开的另一实施例的非交叠时钟控制模块的电路原理图。

图6示出了根据本公开的一个实施例的半导体集成电路的电路原理图。

在各个附图中，相同或对应的标号表示相同或对应的部分。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。

如在上文中所描述的，低温漂电阻在普通半导体工艺中是难以实现的，如果采用特殊半导体工艺来实现低温漂电阻，会增加工艺成本；此外，为了在普通半导体工艺下利用电阻来实现低温漂电流源，需要对电阻的温漂进行补偿，其一方面存在补偿难度大的问题，另一方面会导致电路设计复杂以及后期修调成本高等问题。本公开的实施例提供一种用于半导体集成电路的基准电流源以及包括基准电流源的半导体集成电路，以克服对特殊半导体工艺的依赖，简化高精度低温漂电流源的设计复杂度，并且降低后续的测试修调成本。在下文中将参考附图结合示例性实施例来详细描述本公开的原理。

图1示出了根据本公开的一个实施例的基准电流源的电路原理图。如图1所示，总体上，在此描述的基准电流源100是拉电流输出型电流源，其包括电压源PS、运算放大器AMP、反馈晶体管MP0、开关电容电路200以及非交叠时钟控制模块NOC。

电压源PS用于在第一电源端子PT1与第二电源端子PT2之间提供基准电压Vref。第一电源端子PT1是电压源PS的正输出端子，其能够提供第一电位Vrp。第二电源端子PT2是电压源PS的负输出端子，其能够提供低于第一电位Vrp的第二电位Vrn。基准电压Vref等于第一电位Vrp与第二电位Vrn之差。在普通半导体工艺（例如CMOS工艺）中可以采用带隙基准相对容易地实现低温漂的基准电压Vref。此外，在普通CMOS工艺中，基准电压Vref的大小可以根据需要进行设置，例如可以为1.2V或2.5V，通常低于3V。然而，应当理解，基准电压Vref也可以为其他电压等级。

运算放大器AMP包括同相输入端IN+、反相输入端IN-以及输出端OUT。运算放大器AMP的同相输入端IN+被耦合至第二电源端子PT2。因此，在基准电流源100的操作期间，运算放大器AMP的同相输入端IN+始终被维持在第二电位Vrn。运算放大器AMP的反相输入端IN-被耦合至开关电容电路200。运算放大器AMP的输出端OUT被耦合至反馈晶体管MP0，以提供反馈路径。通过利用运算放大器AMP钳位，能够使得运算放大器AMP的同相输入端IN+和反相输入端IN-的电压基本相等，从而把运算放大器AMP的反相输入端IN-处的电压Vc强制到第二电位Vrn。

反馈晶体管MP0是PMOS晶体管，其栅极G被耦合至运算放大器AMP的输出端OUT，以接收反馈电压Vg。反馈晶体管MP0的源极S被耦合至运算放大器AMP的反相输入端IN-。反馈晶体管MP0的漏极D被配置用于提供基准电流Is。在根据本公开的实施例中，其他电路可以直接或间接连接到反馈晶体管MP0的漏极D，以接收基准电流Is。利用上述布置，运算放大器AMP的反相输入端IN-处的电压Vc经过运算放大器AMP到电压Vg，电压Vg经过反馈晶体管MP0回到电压Vc，形成了闭环反馈路径。在基准电流源100的操作期间，如果电压Vc变低，则运算放大器AMP的同相输入端IN+与反相输入端IN-之间的压差变大，在经过运算放大器AMP之后产生的电压Vg会变高。利用源极跟随器，电压Vg变高将会把反馈晶体管MP0的源极推高，即使得电压Vc变高，以便更趋近于第二电位Vrn。以此方式，能够使得运算放大器AMP的同相输入端IN+和反相输入端IN-的电压基本相等。

开关电容电路200包括第一电容器C0、第一开关S1和第二开关S2。第一电容器C0和第二开关S2串联连接在第一电源端子PT1与运算放大器AMP的反相输入端IN-之间。第一开关S1与第一电容器C0并联连接。如上所述，运算放大器AMP的反相输入端IN-处的电压Vc被钳位到第二电位Vrn。因此，开关电容电路200一端的电位是第一电位Vrp，另一端的电位是第二电位Vrn，使得开关电容电路200两端的电压等于基准电压Vref。

非交叠时钟控制模块NOC接收具有晶振频率Fc的晶振时钟信号Cryosc。晶振时钟信号Cryosc是由晶振产生的时钟信号，具有极高的准确度。非交叠时钟控制模块NOC可以基于晶振时钟信号Cryosc产生用于控制第一开关S1的第一时钟信号K1和用于控制第二开关S2的第二时钟信号K2。第一时钟信号K1与第二时钟信号K2不交叠，使得第一开关S1和第二开关S2交替导通。例如，当第一时钟信号K1处于高电平（由“1”表示）时，第二时钟信号K2将处于低电平（由“0”表示）；相反，当第一时钟信号K1处于低电平时，第二时钟信号K2将处于高电平。

在一些实施例中，第一开关S1和第二开关S2可以由MOSFET构成。通过控制MOSFET的栅极电压，可以使MOSFET在导通和断开状态之间切换。在一些实施例中，第一开关S1和第二开关S2可以由晶闸管构成。在其他实施例中，第一开关S1和第二开关S2还可以为其他类型的开关器件，本公开的范围在此方面不受限制。

在第一开关S1导通且第二开关S2断开的情况下，第一电容器C0将被短接，两端电压为零，其上没有电荷。相反，在第一开关S1断开且第二开关S2导通的情况下，第一电容器C0两端的电压基本上等于基准电压Vref，其上存储的电荷量为Q1=Vref*C0。在晶振时钟信号Cryosc的一个周期内的两个相位中，在一个相位（例如，晶振时钟信号Cryosc的正半周期）期间第一电容器C0的电荷量等于零，在另一个相位（例如，晶振时钟信号Cryosc的负半周期）期间第一电容器C0电荷量为Q1=Vref*C0。在基准电流源100的操作期间，第一电容器C0的电荷量周而复始地在0和Q1之间交替。因此，开关电容电路200两端的平均电流Iavr等于第一电容器C0的电荷量Q1除以晶振时钟信号Cryosc的周期t，即Iavr = Q1/t = Q1*Fc =Vref*C0*Fc。由于开关电容电路200两端的平均电压Vavr = Vref，因此开关电容电路200的等效电阻Req = Vavr/Iavr = 1/ (C0*Fc)。也即，开关电容电路200的等效电阻Req与晶振频率Fc和第一电容器C0的容值的乘积的倒数成比例。

在根据本公开的实施例中，利用开关电容电路200和非交叠时钟控制模块NOC替代了所需要的低温漂电阻。在普通CMOS工艺中能够容易地提供准确的低温漂电容器，而且由晶振产生的时钟信号将具有极高的准确度。因此，采用电容器和准确的时钟配合能够产生低温漂的等效电阻Req。等效电阻Req跟低温漂的基准电压Vref配合可以产生低温漂的基准电流Is。因此，可以在普通CMOS工艺中实现基准电流源100，克服对特殊半导体工艺的依赖。此外，由于无需采用额外的电路对电阻的温漂进行补偿，因而简化了高精度低温漂电流源的设计复杂度，并且降低了后续的测试修调成本。

此外，在根据本公开的实施例中，通过利用非交叠时钟控制模块NOC控制开关电容电路200的时序，能够避免因为第一开关S1和第二开关S2同时导通而产生漏电流，确保了等效电阻Req的稳定性，提高了基准电流源100的精度。

在一些实施例中，如图1所示，基准电流源100还包括第二电容器C1，第二电容器C1被耦合在第一电源端子PT1与运算放大器AMP的反相输入端IN-之间。第二电容器C1被配置为减小运算放大器AMP的反相输入端IN-处的电压Vc的跳动。第二电容器C1相对于第一电容器C0可以设置地比较大，例如第二电容器C1的容值可以是第一电容器C0的容值的十倍左右。应当理解，在其他实施例中，第二电容器C1的容值相对于第一电容器C0的容值可以更大或更小。

如上所述，在晶振时钟信号Cryosc的正半周期期间，第一电容器C0被短接，而在晶振时钟信号Cryosc的负半周期期间，第一电容器C0被连接到电压Vc。由于第一电容器C0两端的电压不能突变，所以如果没第二电容器C1，在第二开关S2导通的瞬间，第一电容器C0两端的电压将会等于0V。此时，电压Vc在第二开关S2导通的瞬间会被拉升到第一电位Vrp，从而导致电压Vc的跳动太大。通过将第二电容器C1耦合在第一电源端子PT1与运算放大器AMP的反相输入端IN-之间，能够使第二电容器C1一直保存着基准电压Vref。因此，在第二开关S2导通的瞬间，第二电容器C1会分出一部分的电荷给第一电容器C0，起到了缓冲的效果，使得运算放大器AMP的反相输入端IN-处的电压Vc的跳动变小很多。

在一些实施例中，如图1所示，基准电流源100还包括用于对运算放大器AMP的输出电压进行滤波的第三电容器C2。第三电容器C2被耦合在第一电源端子PT1与运算放大器AMP的输出端OUT之间。第三电容器C2可以作为运算放大器AMP的负载电容，降低运算放大器AMP的带宽，起到低通滤波的作用。运算放大器AMP的反相输入端IN-处的电压Vc可能会存在高频波动。这些高频波动可以通过第三电容器C2在运算放大器AMP的输出端OUT被滤掉，得到直流反馈电压Vg。

在一些实施例中，如图1所示，第三电容器C2可以用MOSFET代替。在普通半导体工艺中，MOSFET的等效电容一般较大。由于在此实现的滤波功能对第三电容器C2的精度要求不高，但需要第三电容器C2具有大的电容。因此，可以用MOSFET代替精确电容来实现第三电容器C2，这能够节约电路面积。应当理解，在其他实施例中，也可以采用具有精确电容值的第三电容器C2来进行滤波。

在普通CMOS工艺中的运算放大器AMP可能会存在电压失调的问题。为此，在一些实施例中，运算放大器AMP可以采用斩波运算放大器，其斩波频率为Fp。通过斩波技术可以至少部分地消除运算放大器AMP的电压失调，进一步确保电压Vc等于第二电位Vrn，使得由基准电流源100提供的基准电流Is大体上只与具有高精度的基准电压Vref、晶振频率Fc以及第一电容器C0的容值相关，而与其他的误差量基本不相关。

在一些实施例中，晶振时钟信号Cryosc的频率Fc是运算放大器AMP的斩波频率Fp的正偶数倍（例如2、4、6、8或更大的偶数）。换而言之，运算放大器AMP的斩波时钟的半周期将等于开关电容电路200的一个或多个完整开关周期。图2示出了根据本公开的一个实施例的晶振时钟信号的频率Fc与运算放大器的斩波频率Fp之间的关系。在此以Fc=2·Fp为例进行说明，其他偶数倍的频率关系将具有类似的原理。如图2所示，在运算放大器AMP的斩波频率Fp的两个相位P1（正半周期）和P2（负半周期）中，第一电容器C0两端的电压(Vrp-Vc)分别为(Vref+Vos)和(Vref-Vos)，其中Vos为运算放大器AMP的失调电压。相位P1和P2均构成开关电容电路200的一个完整周期，即开关电容电路100的等效电阻均为Req=1/(Fc*C0)。因此，在运算放大器AMP的斩波频率Fp的P1相位中提供的电流源Is1= (Vref+Vos)·(Fc*C0)，在斩波频率Fp的P2相位中提供的电流源Is2=(Vref-Vos)·(Fc*C0)。最终，基准电流源100的平均电流Is = (Is1+Is2)/2 = Vref·(Fc*C0)，从而实现了对运放失调电压Vos完全消除的效果。

图3示出了根据本公开的另一实施例的基准电流源的电路原理图。图3所示的基准电流源100与图1所示的基准电流源100具有类似的结构，二者的区别在于图3所示的基准电流源100是灌电流输入型电流源。具体而言，如图3所示，第一电源端子PT1是电压源PS的负输出端子，并且第二电源端子PT2是电压源PS的正输出端子，且反馈晶体管MN0是NMOS晶体管。图3所示的基准电流源100的其他电路结构和工作原理与图1所示的基准电流源100相同，在此将不再进行详细描述。利用图3所示的基准电流源100，同样能够提供精度高且稳定可靠的基准电流Is。

图4示出了根据本公开的一个实施例的非交叠时钟控制模块的电路原理图。如图4所示，非交叠时钟控制模块NOC包括第一与门AND1、第二与门AND2、第一反相器INV1、第二反相器INV2以及第三反相器INV3。第一与门AND1的一个输入端接收晶振时钟信号Cryosc，第一与门AND1的另一个输入端被耦合至第一反相器INV1的输出端，并且第一与门AND1的输出端被配置为提供第一时钟信号K1以控制第一开关S1的通断。第一反相器INV1的输入端被耦合至第二与门AND2的输出端。第二反相器INV2的输入端被耦合至第一与门AND1的输出端。第三反相器INV3的输入端接收晶振时钟信号Cryosc。第二与门AND2的一个输入端被耦合至第二反相器INV2的输出端，第二与门AND2的另一个输入端被耦合至第三反相器INV3的输出端，并且第二与门AND2的输出端被配置为提供第二时钟信号K2以控制第二开关S2的通断。

在晶振时钟信号Cryosc的正半周期（Cryosc=1）期间，由第一与门AND1输出的第一时钟信号K1=1，由第二与门AND2输出的第二时钟信号K2=0。在晶振时钟信号Cryosc的负半周期（Cryosc=0）期间，由第一与门AND1输出的第一时钟信号K1=0，由第二与门AND2输出的第二时钟信号K2=1。因此，通过利用与门和反相器的组合，能够精确可靠地控制第一时钟信号K1与第二时钟信号K2不交叠，确保了第一开关S1和第二开关S2不同时导通。在下表1中示出了在晶振时钟信号Cryosc的正半周期和负半周期期间第一与门AND1和第二与门AND2的输入输出状态，其中“1”表示高电平，“0”表示低电平。

图5示出了根据本公开的另一实施例的非交叠时钟控制模块的电路原理图。如图5所示，非交叠时钟控制模块NOC包括第一或门OR1、第二或门OR2、第一反相器INV1、第二反相器INV2以及第三反相器INV3。第一或门OR1的一个输入端接收晶振时钟信号Cryosc，第一或门OR1的另一个输入端被耦合至第一反相器INV1的输出端，并且第一或门OR1的输出端被配置为提供第一时钟信号K1以控制第一开关S1的通断。第一反相器INV1的输入端被耦合至第二或门OR2的输出端。第二反相器INV2的输入端被耦合至第一或门OR1的输出端。第三反相器INV3的输入端接收晶振时钟信号Cryosc。第二或门OR2的一个输入端被耦合至第二反相器INV2的输出端，第二或门OR2的另一个输入端被耦合至第三反相器INV3的输出端，并且第二或门OR2的输出端被配置为提供第二时钟信号K2以控制第二开关S2的通断。

在晶振时钟信号Cryosc的正半周期（Cryosc=1）期间，由第一或门OR1输出的第一时钟信号K1=1，由第二或门OR2输出的第二时钟信号K2=0。在晶振时钟信号Cryosc的负半周期（Cryosc=0）期间，由第一或门OR1输出的第一时钟信号K1=0，由第二或门OR2输出的第二时钟信号K2=1。因此，通过利用或门和反相器的组合，同样能够精确可靠地控制第一时钟信号K1与第二时钟信号K2不交叠，确保了第一开关S1和第二开关S2不同时导通。在下表2中示出了在晶振时钟信号Cryosc的正半周期和负半周期期间第一或门OR1和第二或门OR2的输入输出状态。

应当理解，非交叠时钟控制模块NOC可以采用各种电路架构产生第一时钟信号K1与第二时钟信号K2，而不限于如图4和图5所示的示例性实施方式。

根据本公开的实施例的基准电流源100可以用于为各种半导体集成电路提供基准电流，诸如DAC、ADC、传感器等。图6示出了半导体集成电路300的一个示例性实施例，其包括如图1所示的基准电流源100，并且总体上形成为DAC。

在一个实施例中，如图6所示，除了基准电流源100之外，半导体集成电路300还包括调制电路400、滤波电路500和放大电路600。调制电路400被耦合至基准电流源100，并且被配置为根据数字输入对基准电流Is进行调制以产生经调制的电流Ism。滤波电路500被耦合至调制电路400，并且被配置为对经调制的电流Ism进行滤波以产生经滤波的电流I_DA。放大电路600被耦合至滤波电路500，并且被配置为对经滤波的电流I_DA进行放大以产生所需的电流I_L。通过利用基准电流源100提供基准电流，作为DAC的半导体集成电路300可以提供良好的数模转换精度。

在一个实施例中，如图6所示，调制电路400包括数字脉冲生成器401、第三开关S3和第四开关S4。数字脉冲生成器401被配置为生成交叠的第一数字脉冲D1和第二数字脉冲D2。第三开关S3被耦合在反馈晶体管MP0的漏极D与滤波电路500之间，其中第三开关S3的通断由第一数字脉冲D1控制。第四开关S4被耦合在反馈晶体管MP0的漏极D与地GND之间，其中第四开关S4的通断由第二数字脉冲D2控制。由于第一数字脉冲D1和第二数字脉冲D2交叠，确保基准电流源100在操作期间始终处于闭环状态，实现基准电流Is的连续稳定输出。

通过调整第一数字脉冲D1和第二数字脉冲D2，能够使得调制电路400的输出电流Ism在0和Is之间变化。对于DAC而言，数字输入值越大，第一数字脉冲D1的输出脉冲密度更高，相应地第三开关S3导通的概率就更高。如果第三开关S3一直导通，则电流Ism就是基准电流Is。如果第三开关S3一半导通一半断开，则电流Ism的平均电流就是Is/2。如果第三开关S3一直断开，则电流Ism就是零。

在一个实施例中，如图6所示，数字脉冲生成器401包括∑-△调制器或脉冲密度调制器（PDM）。∑-△调制器或脉冲密度调制器具有良好的调制精度，能够提供准确的第一数字脉冲D1和第二数字脉冲D2。在其他实施例中，数字脉冲生成器401还可以采用其他方式产生第一数字脉冲D1和第二数字脉冲D2，本公开的范围在此方面不受限制。

在一个实施例中，如图6所示，滤波电路500包括第一电阻器R1和第四电容器C3。第一电阻器R1和第四电容器C3串联连接在第三开关S3与地GND之间。第一电阻器R1与第四电容器C3之间的第一节点N1被耦合至放大电路600。利用第一电阻器R1与第四电容器C3对经调制的电流Ism进行滤波能够产生稳定的直流电压。应当理解，在其他实施例中，滤波电路500还可以具有其他结构，本公开的范围在此方面不受限制。

在一个实施例中，如图6所示，放大电路600包括第二电阻器R2和第三电阻器R3、电流放大器CA、第二反馈晶体管MN2以及第四电阻器R4。第二电阻器R2和第三电阻器R3串联连接在第一节点N1与半导体集成电路300的输出节点OUT2之间。电流放大器CA的正输入端被耦合至位于第二电阻器R2和第三电阻器R3之间的第二节点N2。第二反馈晶体管MN2的栅极G被耦合至电流放大器CA的输出端，第二反馈晶体管MN2的漏极D被耦合至电源电压VDD，并且第二反馈晶体管MN2的源极S被耦合至电流放大器CA的负输入端。第四电阻器R4被耦合在第二反馈晶体管MN2的源极S与半导体集成电路300的输出节点OUT2之间。第二反馈晶体管MN2的源极S、电流放大器CA的负输入端以及第四电阻器R4的一端一起被耦合至地GND。

电流I_DA是电流Ism经过滤波电路500滤波之后的直流分量，通过放大电路600之后将被放大成输出电流I_L。具体而言，利用第二反馈晶体管MN2，能够使得电流放大器CA具有钳位作用，即其正输入端和负输入端的电压基本相等。因此，第三电阻器R3两端的电压等于第四电阻器R4两端的电压。这样，第四电阻器R4的电流将等于I_DA*R3/R4。放大电路600的输出电流I_L等于第三电阻器R3与第四电阻器R4的电流之和，即I_L=I_DA+I_DA*R3/R4。以此方式，可以将小电流I_DA放大到所需的大电流IL，以得到所需的电流等级。例如，利用图6所示的半导体集成电路300可以产生常规工业应用上所需的4~20mA的电流环输出。

应当理解，在其他实施例中，放大电路600还可以具有其他结构，本公开的范围在此方面不受限制。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims

1.一种用于半导体集成电路的基准电流源（100），包括：

电压源（PS），被配置为在第一电源端子（PT1）与第二电源端子（PT2）之间提供基准电压（Vref）；

运算放大器（AMP），包括同相输入端（IN+）、反相输入端（IN-）以及输出端（OUT），所述运算放大器（AMP）的同相输入端（IN+）被耦合至所述第二电源端子（PT2）；

反馈晶体管，所述反馈晶体管的栅极（G）被耦合至所述运算放大器（AMP）的输出端（OUT），所述反馈晶体管的源极（S）被耦合至所述运算放大器（AMP）的反相输入端（IN-），并且所述反馈晶体管的漏极（D）被配置用于提供基准电流（Is）；

开关电容电路（200），包括第一电容器（C0）、第一开关（S1）和第二开关（S2），所述第一电容器（C0）和所述第二开关（S2）串联连接在所述第一电源端子（PT1）与所述运算放大器（AMP）的反相输入端（IN-）之间，所述第一开关（S1）与所述第一电容器（C0）并联连接；以及

非交叠时钟控制模块（NOC），被配置为基于晶振时钟信号（Cryosc）产生用于控制所述第一开关（S1）的第一时钟信号（K1）和用于控制所述第二开关（S2）的第二时钟信号（K2），其中所述第一时钟信号（K1）与所述第二时钟信号（K2）不交叠，使得所述第一开关（S1）和所述第二开关（S2）交替导通。

2.根据权利要求1所述的用于半导体集成电路的基准电流源（100），其中所述非交叠时钟控制模块（NOC）包括第一与门（AND1）、第二与门（AND2）、第一反相器（INV1）、第二反相器（INV2）以及第三反相器（INV3），其中，

所述第一与门（AND1）的一个输入端接收所述晶振时钟信号（Cryosc），所述第一与门（AND1）的另一个输入端被耦合至所述第一反相器（INV1）的输出端，并且所述第一与门（AND1）的输出端被配置为提供所述第一时钟信号（K1）以控制所述第一开关（S1）的通断；

所述第一反相器（INV1）的输入端被耦合至所述第二与门（AND2）的输出端；

所述第二反相器（INV2）的输入端被耦合至所述第一与门（AND1）的输出端；

所述第三反相器（INV3）的输入端接收所述晶振时钟信号（Cryosc）；并且

所述第二与门（AND2）的一个输入端被耦合至所述第二反相器（INV2）的输出端，所述第二与门（AND2）的另一个输入端被耦合至所述第三反相器（INV3）的输出端，并且所述第二与门（AND2）的输出端被配置为提供所述第二时钟信号（K2）以控制所述第二开关（S2）的通断。

3.根据权利要求1所述的用于半导体集成电路的基准电流源（100），其中所述非交叠时钟控制模块（NOC）包括第一或门（OR1）、第二或门（OR2）、第一反相器（INV1）、第二反相器（INV2）以及第三反相器（INV3），其中，

所述第一或门（OR1）的一个输入端接收所述晶振时钟信号（Cryosc），所述第一或门（OR1）的另一个输入端被耦合至所述第一反相器（INV1）的输出端，并且所述第一或门（OR1）的输出端被配置为提供所述第一时钟信号（K1）以控制所述第一开关（S1）的通断；

所述第一反相器（INV1）的输入端被耦合至所述第二或门（OR2）的输出端；

所述第二反相器（INV2）的输入端被耦合至所述第一或门（OR1）的输出端；

所述第二或门（OR2）的一个输入端被耦合至所述第二反相器（INV2）的输出端，所述第二或门（OR2）的另一个输入端被耦合至所述第三反相器（INV3）的输出端，并且所述第二或门（OR2）的输出端被配置为提供所述第二时钟信号（K2）以控制所述第二开关（S2）的通断。

4.根据权利要求1所述的用于半导体集成电路的基准电流源（100），还包括：

第二电容器（C1），被耦合在所述第一电源端子（PT1）与所述运算放大器（AMP）的反相输入端（IN-）之间，并且被配置为减小所述运算放大器（AMP）的反相输入端（IN-）处的电压（Vc）的跳动。

5.根据权利要求1所述的用于半导体集成电路的基准电流源（100），还包括：

第三电容器（C2），被耦合在所述第一电源端子（PT1）与所述运算放大器（AMP）的输出端（OUT）之间，并且被配置为对所述运算放大器（AMP）的输出电压进行滤波。

6.根据权利要求1所述的用于半导体集成电路的基准电流源（100），其中所述运算放大器（AMP）是斩波运算放大器。

7.根据权利要求6所述的用于半导体集成电路的基准电流源（100），其中所述晶振时钟信号（Cryosc）的频率（Fc）是所述运算放大器（AMP）的斩波频率（Fp）的正偶数倍。

8.根据权利要求1至7中的任一项所述的用于半导体集成电路的基准电流源（100），其中所述基准电流源（100）是拉电流输出型电流源，

其中所述第一电源端子（PT1）是所述电压源（PS）的正输出端子，并且所述第二电源端子（PT2）是所述电压源（PS）的负输出端子，以及

其中所述反馈晶体管是PMOS晶体管。

9.根据权利要求1至7中的任一项所述的用于半导体集成电路的基准电流源（100），其中所述基准电流源（100）是灌电流输入型电流源，

其中所述第一电源端子（PT1）是所述电压源（PS）的负输出端子，并且所述第二电源端子（PT2）是所述电压源（PS）的正输出端子，以及

其中所述反馈晶体管是NMOS晶体管。

10.一种半导体集成电路（300），包括根据权利要求1至9中的任一项所述的用于半导体集成电路的基准电流源（100）。

11.根据权利要求10所述的半导体集成电路（300），其中所述半导体集成电路（300）被形成为数模转换器（DAC），并且所述半导体集成电路（300）还包括：

调制电路（400），被耦合至所述基准电流源（100），并且被配置为根据数字输入对所述基准电流（Is）进行调制以产生经调制的电流（Ism）；

滤波电路（500），被耦合至所述调制电路（400），并且被配置为对所述经调制的电流（Ism）进行滤波以产生经滤波的电流（I_DA）；以及

放大电路（600），被耦合至所述滤波电路（500），并且被配置为对所述经滤波的电流（I_DA）进行放大以产生所需的电流（I_L）。

12.根据权利要求11所述的半导体集成电路（300），其中所述调制电路（400）包括：

数字脉冲生成器（401），被配置为生成交叠的第一数字脉冲（D1）和第二数字脉冲（D2）；

第三开关（S3），被耦合在所述反馈晶体管的漏极（D）与所述滤波电路（500）之间，其中所述第三开关（S3）的通断由所述第一数字脉冲（D1）控制；以及

第四开关（S4），被耦合在所述反馈晶体管的漏极（D）与地（GND）之间，其中所述第四开关（S4）的通断由所述第二数字脉冲（D2）控制。

13.根据权利要求12所述的半导体集成电路（300），其中所述数字脉冲生成器（401）包括∑-△调制器或脉冲密度调制器。

14.根据权利要求12所述的半导体集成电路（300），其中所述滤波电路（500）包括：

第一电阻器（R1）和第四电容器（C3），串联连接在所述第三开关（S3）与地（GND）之间，并且所述第一电阻器（R1）与所述第四电容器（C3）之间的第一节点（N1）被耦合至所述放大电路（600）。

15.根据权利要求14所述的半导体集成电路（300），其中所述放大电路（600）包括：

第二电阻器（R2）和第三电阻器（R3），串联连接在所述第一节点（N1）与所述半导体集成电路（300）的输出节点（OUT2）之间；

电流放大器（CA），包括正输入端、负输入端和输出端，所述电流放大器（CA）的正输入端被耦合至位于第二电阻器（R2）和第三电阻器（R3）之间的第二节点（N2）；

第二反馈晶体管（MN2），所述第二反馈晶体管（MN2）的栅极（G）被耦合至所述电流放大器（CA）的输出端，所述第二反馈晶体管（MN2）的漏极（D）被耦合至电源电压（VDD），所述第二反馈晶体管（MN2）的源极（S）被耦合至所述电流放大器（CA）的负输入端并且一起被耦合至地（GND）；以及

第四电阻器（R4），被耦合在所述第二反馈晶体管（MN2）的源极（S）与所述半导体集成电路（300）的输出节点（OUT2）之间。