JP2012147361A

JP2012147361A - 演算増幅回路

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Publication number: JP2012147361A
Application number: JP2011005699A
Authority: JP
Inventors: Tatsuya Takei; 達也武井
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2011-01-14
Filing date: 2011-01-14
Publication date: 2012-08-02
Anticipated expiration: 2031-01-14
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Abstract

【課題】電流源の誤差やカレントミラーのミラー精度の誤差による同相出力電圧の出力オフセット電圧を補正し、より正確に同相出力電圧を制御することができる演算増幅回路を提供する。
【解決手段】入力切替回路14がコモンモード参照電圧を選択してコモンモード基準電圧として出力したときの全差動増幅回路10の同相出力電圧をコモンモード検出回路11が検出した後、S/H回路12がコモンモード検出回路11の出力のサンプル及びホールドを行い、演算回路13がS/H回路12の出力とコモンモード参照電圧とのずれ量とコモンモード参照電圧とに基づく電圧を出力し、入力切替回路14が演算回路13の出力を選択してコモンモード基準電圧として出力する。
【選択図】図２

Description

本発明は、演算増幅回路に関し、特に折り返し型の全差動増幅回路の出力オフセット電圧を除去する技術に関する。

全差動増幅回路は、大きな出力振幅が得られることに付け加え、能動負荷のゲートに発生する極を回避することができるため、高速な閉ループ特性が得られる。全差動増幅回路はシングルエンド増幅回路に比べて高性能であるが、出力電圧を安定させるためにコモンモードフィードバックが必要となる。コモンモードフィードバックは、検出方式とフィードバック先によっていくつかに分類される。コモンモード信号検出方式には抵抗分割方式、２重差動ペア方式、線形MOS抵抗方式などの方法があり、検出した誤差信号は差動対のテール電流源か能動負荷にフィードバックされる。このコモンモードフィードバックにより、全差動増幅回路は基準電圧を中心に信号を出力する。

折り返し型の全差動増幅回路に対するコモンモードフィードバックの方法として、特許文献１の方法が知られている。図４及び図５に、特許文献１に示されている回路図を示す。図４は回路の概略図を示し、図５は詳細な回路図を示している。

図４に示される回路は、演算増幅回路の構成を示している。この演算増幅回路は、トランスコンダクタンスアンプ回路1と、出力負荷ZLと、コモンモードフィードバック回路3と、電圧供給回路4とで構成されている。

トランスコンダクタンスアンプ回路1は、差動入力電圧を差動出力電流に変換する。出力負荷ZLは、演算増幅回路の出力端子間に接続されており、トランスコンダクタンスアンプ回路1の差動出力電流が印加され、差動出力電流に応じた差動出力電圧を出力する。コモンモードフィードバック回路2は、出力負荷ZLに発生したトランスコンダクタンスアンプ回路1の差動出力電圧と基準電圧vrefとが入力され、出力負荷ZLに発生したトランスコンダクタンスアンプ回路1の差動出力電圧の直流電圧レベルを基準電圧vrefと等しくするように、トランスコンダクタンスアンプ回路1に制御信号を出力する。電圧供給回路3は、基準電圧vrefをコモンモードフィードバック回路2に供給する。

図５に示される回路は、図４に示される回路の詳細を示している。トランスコンダクタンスアンプ回路1は電流源I1、I2、I3、I4、I5、I6、I7とトランジスタM1、M2、M3、M4とで構成され、出力負荷ZLは抵抗RLと容量CLとで構成され、コモンモードフィードバック回路2は電流源I8、I9、I10と、トランジスタM5、M6、M7、M8、M9、M10、M11、M12、M13、M14とで構成され、電圧供給回路3はトランジスタM15、M16で構成されている。

図５に示される回路の動作を説明する。トランスコンダクタンスアンプ回路1から出力される差動出力電流は抵抗RLによって電圧信号に変換される。抵抗RLによって変換された電圧信号は、トランジスタM5、M7に入力される。トランジスタM5、M7に入力された電圧は、電流源I8、I9及びトランジスタM5、M6、M7、M8、M11、M12によって二つの電圧の平均値、つまり同相出力電圧に変換され、トランジスタM9に入力される。電流源I10及びトランジスタM9、M10、M13、M14は、トランジスタM9に入力された電圧と、トランジスタM15及びトランジスタM16により生成されトランジスタM10に入力された基準電圧との差に応じて、トランジスタM14に流れる電流を変化させる。トランジスタM14に流れる電流は、カレントミラーを構成するトランジスタM3、M4にコピーされ、トランスコンダクタンスアンプ回路1の出力電流を調整する。この動作により、トランスコンダクタンスアンプ回路1の同相出力電圧と基準電圧が等しくなる。

特開２００８−１２５０２４号公報

しかしながら、特許文献１の構成では、電流源の電流誤差やカレントミラーのミラー精度による誤差によって、コモンモードフィードバックを掛けていても同相出力電圧に出力オフセット電圧が発生してしまう。このため、同相出力電圧が基準電圧と一致しなくなり、出力振幅範囲が狭くなってしまう。

本発明は、上述した課題に鑑みてなされたものであって、電流源の誤差やカレントミラーのミラー精度の誤差による同相出力電圧の出力オフセット電圧を補正し、より正確に同相出力電圧を制御することができる演算増幅回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路と、前記全差動増幅回路の同相出力電圧を検出するコモンモード検出回路と、前記コモンモード検出回路の出力のサンプル及びホールドを行うサンプルホールド回路と、前記サンプルホールド回路の出力とコモンモード参照電圧とのずれ量を検出し、検出したずれ量と前記コモンモード参照電圧とに基づく電圧を出力する演算回路と、前記コモンモード参照電圧または前記演算回路の出力を選択して、前記コモンモード基準電圧として出力する切替回路と、を有し、前記切替回路が前記コモンモード参照電圧を選択して前記コモンモード基準電圧として出力したときの前記全差動増幅回路の同相出力電圧を前記コモンモード検出回路が検出した後、前記サンプルホールド回路が前記コモンモード検出回路の出力のサンプル及びホールドを行い、前記演算回路が前記ずれ量と前記コモンモード参照電圧とに基づく電圧を出力し、前記切替回路が前記演算回路の出力を選択して前記コモンモード基準電圧として出力することにより、前記コモンモード基準電圧に補正を加えることを特徴とする演算増幅回路である。

また、本発明の演算増幅回路は、前記全差動増幅回路が折り返し型の全差動増幅回路で構成されることを特徴とする。

また、本発明の演算増幅回路は、前記演算回路が減算回路で構成されることを特徴とする。

本発明によれば、コモンモード参照電圧をコモンモード基準電圧として全差動増幅回路に印加したときの全差動増幅回路の同相出力電圧を検出し、検出した同相出力電圧とコモンモード参照電圧とのずれ量に基づいて、全差動増幅回路に印加されるコモンモード基準電圧を補正することによって、同相出力電圧の出力オフセット電圧を補正し、より正確に同相出力電圧を制御することができる。

本発明の一実施形態による折り返し型の全差動増幅回路の構成を示す回路図である。本発明の一実施形態による演算増幅回路の概略構成を示すブロック図である。本発明の一実施形態による演算増幅回路の詳細構成を示す回路図である。従来の演算増幅回路の概略構成を示すブロック図である。従来の演算増幅回路の詳細構成を示す回路図である。

以下、図面を参照し、本発明の実施形態を説明する。図１から図３は、本発明の一実施形態の構成を示す図である。図１は折り返し型の全差動増幅回路の一例を示す図であり、図２は折り返し型の全差動増幅回路を有する演算増幅回路の一例を示す図であり、図３は図２に示した回路の具体的な一例を示す図である。

図１に示す折り返し型の全差動増幅回路は、外部との接続端子として、電源電圧端子Vdd、電源電圧端子Vss、非反転入力端子Vinp、反転入力端子Vinm、非反転出力端子Voutp、反転出力端子Voutm、基準電圧入力端子CM、バイアス電圧端子Vb1、バイアス電圧端子Vb2、バイアス電圧端子Vb3、バイアス電圧端子Vb4の11個の入出力端子を有し、９つのPMOSトランジスタM１、M2、M3、M4、M5、M6、M11、M12、M13と４つのNMOSトランジスタM7、M8、M9、M10とで構成されている。

PMOSトランジスタM12及びM13のソース端子は電源電圧端子Vddに接続される。PMOSトランジスタM12のゲート端子は非反転出力端子Voutpに接続され、PMOSトランジスタM13のゲート端子は反転出力端子Voutmに接続される。PMOSトランジスタM12のドレイン端子とPMOSトランジスタM13のドレイン端子は互いに接続され、PMOSトランジスタM11のソース端子に接続される。

PMOSトランジスタM11のゲート端子は基準電圧入力端子CMに接続され、PMOSトランジスタM11のドレイン端子は、PMOSトランジスタM１及びM2のソース端子に接続される。PMOSトランジスタM１のゲートは非反転入力端子Vinpに接続され、PMOSトランジスタM １のドレイン端子はNMOSトランジスタM７のソース端子及びNMOSトランジスタM9のドレイン端子に接続される。PMOSトランジスタM2のゲート端子は反転入力端子Vinmに接続され、PMOSトランジスタM 2のドレイン端子はNMOSトランジスタM8のソース端子及びNMOSトランジスタM10のドレイン端子に接続される。

NMOSトランジスタM9のゲート端子はバイアス電圧端子Vb4に接続され、NMOSトランジスタM9のソース端子は電源電圧端子Vssに接続される。NMOSトランジスタM10のゲート端子はバイアス電圧端子Vb4に接続され、NMOSトランジスタM10のソース端子は電源電圧端子Vssに接続される。NMOSトランジスタM7のゲート端子はバイアス電圧端子Vb3に接続され、NMOSトランジスタM７のドレイン端子はPMOSトランジスタM5のドレイン端子及び反転出力端子Voutmに接続される。NMOSトランジスタM8のゲート端子はバイアス電圧端子Vb3に接続され、NMOSトランジスタM8のドレイン端子はPMOSトランジスタM6のドレイン端子及び非反転出力端子Voutpに接続される。

PMOSトランジスタM5のゲート端子はバイアス電圧端子Vb2に接続され、PMOSトランジスタM5のソース端子はPMOSトランジスタM3のドレイン端子に接続される。PMOSトランジスタM6のゲート端子はバイアス電圧端子Vb2に接続され、PMOSトランジスタM6のソース端子はPMOPSトランジスタM4のドレイン端子に接続される。PMOSトランジスタM3のゲート端子はバイアス電圧端子Vb1に接続され、PMOSトランジスタM3のソース端子は電源電圧端子Vddに接続される。PMOSトランジスタM4のゲート端子はバイアス電圧端子Vb1に接続され、PMOSトランジスタM4のソース端子は電源電圧端子Vddに接続される。

次に、上記の全差動増幅回路におけるコモンモードフィードバック動作について説明する。以降の説明では、基準電圧入力端子への入力電圧をVcm’、非反転出力端子からの出力電圧と反転出力端子からの出力電圧の平均値をVoutcm’とする。

ここで、Voutcm’がVcm’よりも高くなると、PMOSトランジスタM12及びPMOSトランジスタM13のゲート端子に印加される電圧が高くなり、PMOSトランジスタM12及びPMOSトランジスタM13に流れる電流が減少する。この電流の減少は、そのままPMOSトランジスタM1及びPMOSトランジスタM2に流れる電流の減少を引き起こし、したがって、Voutcm’が減少する。逆に、Voutcm’がVcm’よりも低くなると、PMOSトランジスタM12及びPMOSトランジスタM13のゲート端子に印加される電圧が低くなり、PMOSトランジスタM12及びPMOSトランジスタM13に流れる電流が増加する。この電流の増加は、そのままPMOSトランジスタM1及びPMOSトランジスタM2に流れる電流の増加を引き起こし、したがって、Voutcm’が増加する。このように上記の全差動増幅回路は、Voutcm’をVcm’に合わせるコモンモードフィードバックを実現している。

次に、図２を用いて、本実施形態の演算増幅回路の動作を説明する。図２に示す演算増幅回路は、コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路10と、コモンモード検出回路11と、S/H回路（サンプルホールド回路）12と、演算回路13と、入力切替回路14と、で構成され、信号の入出力端子として、非反転入力端子Vinp、反転入力端子Vinm、非反転出力端子Voutp、反転出力端子Voutm、参照電圧端子Vrefを備えている。なお、全差動増幅回路を所望の特性で安定させて動作させるためには、容量等により帰還を掛ける必要があるが、説明の簡略化のために省略している。

全差動増幅回路10の反転入力は反転入力端子Vinmに接続され、全差動増幅回路10の非反転入力は非反転入力端子Vinpに接続される。全差動増幅回路10の非反転出力は非反転出力端子Voutpに接続され、全差動増幅回路の反転出力は反転出力端子Voutmに接続される。

コモンモード検出回路11の入力１は反転出力端子Voutmに接続され、コモンモード検出回路11の入力２は非反転出力端子Voutpに接続され、コモンモード検出回路11の出力はS/H回路12の入力に接続される。S/H回路12の出力は演算回路13の入力１に接続される。演算回路13の入力２は参照電圧端子Vrefに接続され、演算回路13の出力は入力切替回路14の入力１に接続される。入力切替回路14の入力２は参照電圧端子Vrefに接続され、入力切替回路14の出力は全差動増幅回路10のコモンモード入力に接続される。

以下では同相出力電圧補正の手順について説明する。以降の説明では、参照電圧端子Vrefからの出力電圧（コモンモード参照電圧）をVref’、全差動増幅回路10のコモンモード入力への入力電圧（コモンモード基準電圧）をVbase’、全差動増幅回路10の同相出力電圧をVcm’、全差動増幅回路10で発生する出力オフセット電圧をVerr’、演算回路13の出力電圧をVop’とする。

同相出力電圧補正では、まず、入力切替回路14がVref’を選択し、Vbase’として全差動増幅回路10のコモンモード入力に出力する。このときの同相出力電圧であるVcm’をコモンモード検出回路11が検出し、S/H回路12がVcm’をサンプリングする。続いて、S/H回路12は、サンプリングしたVcm’を保持（ホールド）し、Vcm’を出力電圧として演算回路13に出力する。演算回路13は、Vcm’とVref’との差（ずれ量）の分、つまり出力オフセット電圧であるVerr’の分だけ、Vref’に変動を加えたVop’を出力する。最後に、入力切替回路14がVop’を選択し、Vbase’として全差動増幅回路10のコモンモード入力に出力する。よって、全差動増幅回路10のコモンモード入力にはVref’に対して補正を加えたVop’が入力され、全差動増幅回路10の同相出力電圧Vcm’は所望の値に補正される。

次に、図３を用いて、本実施形態の演算増幅回路の具体的な動作を説明する。図３は、図２に示したブロック図の具体的な回路例を示している。図３に示す回路は、コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路10と、コモンモード検出回路11と、S/H回路12と、演算回路13と、入力切替回路14と、で構成され、信号の入出力端子として、非反転入力端子Vinp、反転入力端子Vinm、非反転出力端子Voutp、反転出力端子Voutm、参照電圧端子Vref、電源電圧端子GNDを備え、制御信号として制御信号φ１、φ２を備えている。

コモンモード検出回路11は、抵抗値の等しい抵抗R1、R2で構成される。S/H回路12は、スイッチS１と、容量C1と、バッファ回路B1とで構成される。演算回路13は、オペアンプOP1と、入力抵抗Riと、帰還抵抗Rfとで構成される。入力切替回路14は、スイッチS2とスイッチS3で構成される。なお、全差動増幅回路を所望の特性で安定させて動作させるためには、容量等により帰還を掛ける必要があるが、説明の簡略化のために省略している。

全差動増幅回路10の反転入力は反転入力端子Vinmに接続され、全差動増幅回路10の非反転入力は非反転入力端子Vinpに接続される。全差動増幅回路10の非反転出力は非反転出力端子Voutpに接続され、全差動増幅回路10の反転出力は反転出力端子Voutmに接続される。

抵抗R1の一端は反転出力端子Voutmに接続され、抵抗R2の一端は非反転出力端子Voutpに接続され、抵抗R1の他端は抵抗R2の他端に接続される。スイッチS1の一端は抵抗R1の他端及び抵抗R2の他端に接続され、スイッチS１の他端は容量C1の一端及びバッファB1の入力端子に接続される。容量C1の他端は電源電圧端子GNDに接続される。バッファB1の出力は抵抗Riの一端に接続される。

抵抗Riの他端はオペアンプOP1の反転入力及び抵抗Rfの一端に接続され、抵抗Rfの他端はオペアンプOP1の出力に接続される。オペアンプOP1の非反転入力は参照電圧端子Vrefに接続される。

スイッチS2の一端はオペアンプOP1の出力に接続され、スイッチS2の他端は全差動増幅回路10のコモンモード入力に接続される。スイッチS3の一端は参照電圧端子Vrefに接続され、スイッチS3の他端は全差動増幅回路10のコモンモード入力に接続される。

スイッチS1及びスイッチS3のオン状態とオフ状態は、制御信号φ１により制御され、スイッチS2のオン状態とオフ状態は、制御信号φ１と逆相の関係にある制御信号φ２により制御される。

次に、同相出力電圧補正の具体的な手順について説明する。以降の説明では、参照電圧端子Vrefからの出力電圧をVref’、全差動増幅回路10のコモンモード入力への入力電圧（コモンモード基準電圧）をVbase’、全差動増幅回路10の同相出力電圧をVcm’、全差動増幅回路10で発生する出力オフセット電圧をVerr’、バッファB1の出力電圧をVbuf’、演算回路13の出力電圧をVop’とする。

同相出力電圧補正では、まず、制御信号φ１によりスイッチS1及びスイッチS3がオン状態となり、制御信号φ２によりスイッチS2がオフ状態となることで全差動増幅回路10のコモンモード入力には参照電圧端子Vrefが接続される。したがって、Vbase’は以下の（１）式となる。
Vbase’ = Vref’ ・・・（１）

この状態において、抵抗値の等しい抵抗R1と抵抗R2により検出されるVcm’は、Vbase’にVerr’を加えた値となる。つまり、以下の（２）式となる。
Vcm’ = Vbase’ + Verr’= Vref’ + Verr’ ・・・（２）

この検出されたVcm’は、スイッチS1を介して容量C1に蓄積される。

続いて、制御信号φ１によりスイッチS1及びスイッチS3がオフ状態となり、制御信号φ２によりスイッチS2がオン状態となると、容量C1に蓄積された電荷に応じた電圧がバッファB1から出力される。ここで、入力抵抗Riと帰還抵抗Rfが等しい抵抗値であるとすると、Vbuf’は以下の（３）式となり、Vop’は以下の（４）式となる。
Vbuf’ = Vref’ + Verr’ ・・・（３）
Vop’ = Vref’ + (Vref’ - Vbuf’)= Vref’ - Verr’ ・・・（４）

（４）式が示すように演算回路13は、S/H回路12の出力（Vbuf’）とVref’とのずれ量（Vref’ - Vbuf’）を検出し、検出したずれ量とVref’とに基づく電圧（Vref’ + (Vref’ - Vbuf’)、すなわちVref’ - Verr’）を出力する。このとき、オペアンプOP1の出力端子が全差動増幅回路10のコモンモード入力に接続されているため、Vbase’は以下の（５）式となる。
Vbase’ = Vref’ - Verr’ ・・・（５）

つまり、Vref’からVerr’の分だけ減算した値が出力されることになる。したがって、この状態におけるVcm’は、以下の（６）式となる。
Vcm’ = Vbase’ + Verr’ = Vref’ - Verr’ + Verr’ = Vref’ ・・・（６）

よって、全差動増幅回路10の同相出力電圧は所望の値に補正される。なお、上記の図３を用いた説明では、演算回路13として減算回路を用いているが、例えば、演算回路13の入力であるVbuf’及びVref’と演算回路13の出力との対応関係が予め記録されている変換テーブルを用いて演算回路13を構成しておき、演算回路13に入力されるVbuf’及びVref’を変換テーブルにより変換した出力を用いて補正を加えることもできる。

上記で説明したように、本実施形態の回路構成によれば、電流源のミラー比等による同相出力電圧の誤差である出力オフセット電圧を補正することができ、特許文献１で示された回路に比べて、より正確に同相出力電圧を制御することができる。

また、本実施形態の回路構成によれば、折り返し型の全差動増幅回路で発生する出力オフセット電圧を補正することができ、より正確に同相出力電圧を制御することができる。

また、本実施形態の回路構成によれば、演算回路13を減算回路で構成することにより、簡易な回路で出力オフセット電圧を補正することができ、より正確に同相出力電圧を制御することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

10・・・全差動増幅回路、11・・・コモンモード検出回路、12・・・S/H回路、13・・・演算回路、14・・・入力切替回路

Claims

コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路と、
前記全差動増幅回路の同相出力電圧を検出するコモンモード検出回路と、
前記コモンモード検出回路の出力のサンプル及びホールドを行うサンプルホールド回路と、
前記サンプルホールド回路の出力とコモンモード参照電圧とのずれ量を検出し、検出したずれ量と前記コモンモード参照電圧とに基づく電圧を出力する演算回路と、
前記コモンモード参照電圧または前記演算回路の出力を選択して、前記コモンモード基準電圧として出力する切替回路と、
を有し、
前記切替回路が前記コモンモード参照電圧を選択して前記コモンモード基準電圧として出力したときの前記全差動増幅回路の同相出力電圧を前記コモンモード検出回路が検出した後、前記サンプルホールド回路が前記コモンモード検出回路の出力のサンプル及びホールドを行い、
前記演算回路が前記ずれ量と前記コモンモード参照電圧とに基づく電圧を出力し、
前記切替回路が前記演算回路の出力を選択して前記コモンモード基準電圧として出力することにより、前記コモンモード基準電圧に補正を加えることを特徴とする演算増幅回路。
前記全差動増幅回路が折り返し型の全差動増幅回路で構成されることを特徴とする請求項１に記載の演算増幅回路。
前記演算回路が減算回路で構成されることを特徴とする請求項１に記載の演算増幅回路。