JP2017076942A - チョッパ安定化アンプ - Google Patents

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Abstract

【課題】簡易な構成を有するチョッパ安定化アンプを提供する。【解決手段】メインアンプ１０は、第１電圧ＶＰおよび第２電圧ＶＮの誤差に応じた出力信号ＳＯＵＴを生成する。第１ｇｍアンプ２２は、差動入力段として設けられる。完全差動型の第２ｇｍアンプ２２は、非反転入力端子と反転入力端子の電位差を増幅し、反転出力端子および非反転出力端子から差動電流信号Ｉ３Ｎ，Ｉ３Ｐを出力する。積分回路２４は、非反転入力端子と反転入力端子に入力される差動入力電流Ｉ４Ｐ，Ｉ４Ｎを積分し、所定の周期でサンプルおよびホールドし、差動電圧信号Ｖ５Ｐ，Ｖ５Ｎを生成する。第１セレクタ３０は、第２ｇｍアンプ２２の前段に設けられ、その差動入力を、そのまま、もしくは入れ替えて出力する。第２セレクタ３２は、第２ｇｍアンプ２２の後段に設けられ、第２ｇｍアンプ２２の出力Ｉ３Ｎ，Ｉ３Ｐを、そのまま、もしくは入れ替えて出力する。【選択図】図２

Description

本発明は、チョッパ安定化アンプに関する。
オペアンプの特性のひとつに、入力オフセット電圧がある。理想オペアンプの入力オフセット電圧（単にオフセット電圧ともいう）はゼロであるが、現実的なオペアンプは、非ゼロの入力オフセット電圧を有しているオフセット電圧をゼロにする方法として、半導体チップ毎に個別に、その製造段階において、オフセット電圧がゼロになるようなトリミング処理を施すものがあるが、これはコストアップの要因となる。
トリミングによらずにオフセット電圧をキャンセルするために、チョッパ安定化アンプあるいはオートゼロアンプと称されるオペアンプが提案されている。図１は、本発明者らが検討したチョッパ安定化アンプ２００の回路図である。
チョッパ安定化アンプ２００は、非反転入力端子（＋）と反転入力端子（−）それぞれの電圧ＶＰ、ＶＮの電位差を増幅し、出力端子ＯＵＴから電位差に応じた出力信号ＳＯＵＴを出力する。
チョッパ安定化アンプ２００は、メインアンプ２１０および２個の補正アンプ２２０、２３０を備える。メインアンプ２１０は、差動入力段２１２と、出力段２１４を含む。差動入力段２１２は、たとえばｇｍアンプ（トランスコンダクタンスアンプ）であり、非ゼロのオフセット電圧ＶＯＳ１を有する。出力段２１４は、差動入力段２１２の差動出力を、シングルエンドに変換する。
補正アンプ２２０、２３０および電流加算アンプ２４０、複数のスイッチＳＷ２１〜ＳＷ３０は、メインアンプ２１０のオフセット電圧ＶＯＳ１をキャンセルするために設けられる。
複数のスイッチＳＷ２１〜ＳＷ３０は、図に示された状態をＡ、それと相補的な状態をＢとし、クロックに応じて交互に切り替えられる。状態Ａでは、第１補正アンプ２２０がオフセット電圧ＶＯＳ１を補正し、状態Ｂでは、第２補正アンプ２３０がオフセット電圧ＶＯＳ１を補正する。
補正アンプ２２０（２３０）は、前段のｇｍアンプ２２２（２３２）および後段のｇｍアンプ２２４（２３４）を含む。
第１補正アンプ２２０の前段のｇｍアンプ２２２は、状態Ａにおいて非反転入力端子（＋）の電圧ＶＰと反転入力端子（−）の電圧ＶＮを受け、それらの電位差を増幅する。ｇｍアンプ２２２の出力電流は、その出力に接続されるキャパシタＣ２１、Ｃ２２により電圧に変換され、スイッチＳＷ２５、ＳＷ２６を介して、電流加算アンプ２４０に入力される。電流加算アンプ２４０は、キャパシタＣ２１、Ｃ２２の電圧を増幅し、自身の出力である差動電流を、メインアンプ２１０の差動入力段２１２から出力される差動電流に重畳する。
第２補正アンプ２３０の前段のｇｍアンプ２３２は、状態Ｂにおいて非反転入力端子（＋）の電圧ＶＰと反転入力端子（−）の電圧ＶＮを受け、それらの電位差を増幅する。ｇｍアンプ２３２の出力電流は、その出力に接続されるキャパシタＣ２３、Ｃ２４により電圧に変換され、スイッチＳＷ２５、ＳＷ２６を介して、電流加算アンプ２４０に入力される。電流加算アンプ２４０は、キャパシタＣ２３、Ｃ２４の電圧を増幅し、自身の出力である差動電流を、メインアンプ２１０の差動入力段２１２から出力される差動電流に重畳する。状態Ａ、Ｂを繰り返すことで、メインアンプ２１０のオフセット電圧ＶＯＳ１がキャンセルされる。
Reza Moghimi、To Chop or Auto-Zero: That Is the Question、［online］、［2015/10/16検索］、インターネット＜URL：http://www.analog.com/media/en/technical-documentation/technical-articles/MS-2062.pdf＞
補正に使用されるｇｍアンプ２２２、２３２も、非ゼロのオフセット電圧ＶＯＳ２、ＶＯＳ３を有し、それらの値が無視できない場合、オフセット電圧ＶＯＳ１を正確にキャンセルすることはできない。補正アンプ２２０（２３０）自身のオフセット電圧ＶＯＳ２（ＶＯＳ３）をキャンセルするために、後段のｇｍアンプ２２４（２３４）は、オフセット電圧ＶＯＳ２（ＶＯＳ３）の影響がゼロになるように、その前段のｇｍアンプ２２２のバイアス電流をフィードバック制御する。
具体的には、状態Ａにおいて補正アンプ２３０のオフセット電圧ＶＯＳ３が補正され、状態Ｂにおいて補正アンプ２２０のオフセット電圧ＶＯＳ２が補正される。状態Ａにおいて、ｇｍアンプ２３２の差動入力対の電位差はゼロとなり、そのときのｇｍアンプ２３２の出力に接続されるキャパシタＣ２３、Ｃ２４の電圧は、オフセット電圧ＶＯＳ３に応じた電位差を有する。後段のｇｍアンプ２３４は、キャパシタＣ２３、Ｃ２４の電位差がゼロに近づくように、ｇｍアンプ２３２を補正する。
図１のチョッパ安定化アンプ２００は、複数の補正アンプ２２０、２３０が必要である上に、それらの配線が複雑であり、回路面積が大きくなるという問題がある。
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、簡易な構成を有するチョッパ安定化アンプの提供にある。
本発明のある態様は、チョッパ安定化アンプに関する。チョッパ安定化アンプは、第１電圧を受ける非反転入力ピンと、第２電圧を受ける反転入力ピンと、第１電圧および第２電圧の誤差に応じた出力信号を生成するメインアンプと、補正回路と、を備える。メインアンプは、差動入力段として設けられ、非反転入力端子が非反転入力ピンと接続され、反転入力端子が反転入力ピンと接続され、第１電流信号を生成する第１ｇｍアンプと、第１電流信号を受け、メインアンプの出力信号を生成する出力段と、を含む。補正回路は、非反転入力端子と反転入力端子の電位差を増幅し、反転出力端子および非反転出力端子から差動電流信号を出力する完全差動型の第２ｇｍアンプと、非反転入力端子と反転入力端子に入力される差動入力電流を積分し、所定の周期でサンプルおよびホールドし、差動電圧信号を生成する積分回路と、第２ｇｍアンプの前段に設けられ、非反転入力ピンおよび反転入力ピンをそれぞれ、（i）第２ｇｍアンプの反転入力端子および非反転入力端子と接続する第１状態と、（ii）第２ｇｍアンプの非反転入力端子および反転入力端子と接続する第２状態と、を切り替える第１セレクタと、第２ｇｍアンプの後段に設けられ、第２ｇｍアンプの反転出力端子および非反転入力端子をそれぞれ、（i）積分回路の反転入力端子および非反転入力端子と接続する第１状態と、（ii）積分回路の非反転入力端子および反転入力端子と接続する第２状態と、を切り替える第２セレクタと、積分回路が生成する差動電圧信号を第２電流信号に変換し、第１電流信号に重畳する第３ｇｍアンプと、を備える。
この態様によると、図１のチョッパ安定化アンプに比べて回路構成を簡素化できる。
積分回路は、非反転入力端子と反転入力端子に入力される差動入力電流を積分し、差動電圧信号を生成する積分器と、積分器により生成された差動電圧信号をサンプルホールドするサンプルホールド回路と、を含んでもよい。
第１ｇｍアンプおよび第３ｇｍアンプは、両方とも完全差動型であり、差動の第１電流信号に、差動の第２電流信号が重畳されてもよい。
第１セレクタおよび第２セレクタは、第１クロック信号にもとづいて制御されてもよい。
積分回路は、第１クロック信号のエッジのタイミングにおいて、ホールド状態となるよう制御されてもよい。これにより、第１クロック信号に起因するノイズが、メインアンプに伝搬するのを抑制することができる。
積分回路は、第１クロック信号が安定している期間に、サンプル動作を行うように制御されてもよい。これにより、第１クロック信号に起因するノイズが、メインアンプに伝搬するのを抑制することができる。
積分回路は、第２クロック信号にもとづいて制御され、第１クロック信号のエッジと第２クロック信号のエッジはシフトしていてもよい。
第２クロック信号は、第１クロック信号の整数倍の周期ＴＢを有してもよい。この場合、第１クロック信号、第２クロック信号を分周器あるいは逓倍器を用いて簡易に生成できる。
第２クロック信号は、第１クロック信号の２倍の周期ＴＢを有してもよい。第２クロック信号のエッジは、第１クロック信号のエッジに対して１／８周期（ＴＢ／８）シフトしていてもよい。
第２ｇｍアンプは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタおよび第２トランジスタを含み、それらのソースにはテイル電流源が接続され、第１トランジスタおよび第２トランジスタそれぞれに流れる電流を出力してもよい。
積分器は、ソースが固定電圧ラインと接続され、ゲートに第２セレクタからの差動形式の電流信号対の一方が入力されるＭＯＳＦＥＴである第３トランジスタと、ソースが固定電圧ラインと接続され、ゲートに第２セレクタからの差動形式の電流信号対の他方が入力されるＭＯＳＦＥＴである第４トランジスタと、第３トランジスタのゲートドレイン間に設けられる第１キャパシタと、第４トランジスタのゲートドレイン間に設けられる第２キャパシタと、を含んでもよい。
ある態様のチョッパ安定化アンプは、積分器の２つの出力電圧の中点電圧が目標電圧に近づくように、第２ｇｍアンプのバイアス状態を調節するコモンモードフィードバック回路をさらに備えてもよい。
ある態様のチョッパ安定化アンプは、第１セレクタの第１出力端子と第２ｇｍアンプの一方の入力端子の間に設けられる第３キャパシタと、第１セレクタの第２出力端子と第２ｇｍアンプの他方の入力端子の間に設けられる第４キャパシタと、をさらに備えてもよい。
第１セレクタおよびサンプルホールド回路はそれぞれ、複数のＣＭＯＳスイッチを含んでもよい。第１セレクタに含まれる複数のＣＭＯＳスイッチは、サンプルホールド回路に含まれる複数のＣＭＯＳスイッチよりも小さい。
第１セレクタのＣＭＯＳスイッチの寄生容量を小さくすることで、チョッパノイズを低減することができる。
第１セレクタおよび第２セレクタはそれぞれ、複数のＣＭＯＳスイッチを含んでもよい。第１セレクタに含まれる複数のＣＭＯＳスイッチは、第２セレクタに含まれる複数のＣＭＯＳスイッチよりも小さい。
第１セレクタは、複数のＣＭＯＳスイッチを含んでもよい。各ＣＭＯＳスイッチを構成するＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）およびＮチャンネルＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）のチャネル幅Ｗとチャネル長Ｌの積は、１μｍ２より小さくてもよい。
第１セレクタのＣＭＯＳスイッチの寄生容量を小さくすることで、チョッパノイズを低減することができる。
各ＣＭＯＳスイッチは、同一サイズのＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されてもよい。
通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、電流能力が同じになるように、異なるサイズで構成されるが、それらを同一サイズで構成することで、より一層、チョッパノイズを低減できる。
ある態様のチョッパ安定化アンプは、第１クロック信号を分周し、第２クロック信号を生成する分周回路をさらに備えてもよい。分周回路は、Ｄ型フリップフロップを含んでもよい。Ｄ型フリップフロップに含まれる複数のＣＭＯＳスイッチのうち、その入力端子と出力端子の間に設けられるＣＭＯＳスイッチのＮＭＯＳトランジスタのチャネル長は、その他のＣＭＯＳスイッチのＮＭＯＳトランジスタのチャネル長よりも長くてもよい。
ある態様においてチョッパ安定化アンプは、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、チョッパ安定化アンプの構成を簡素化できる。
本発明者らが検討したチョッパ安定化アンプの回路図である。 実施の形態に係るチョッパ安定化アンプの回路図である。 図３（ａ）は、図２のチョッパ安定化アンプの動作の一例を示す波形図であり、図３（ｂ）は、図１のチョッパ安定化アンプにおいて使用されるクロックの波形図である。 補正回路の構成例を示す回路図である。 第１セレクタの一部の等価回路図である。 第１セレクタのＣＭＯＳトランジスタのサイズと、スイッチングノイズ電圧の関係を示す図である。 図７（ａ）は、分周回路の回路図であり、図７（ｂ）は、分周回路に用いるＤ型フリップフロップの回路図であり、図７（ｃ）は、ＣＭＯＳスイッチの回路図である。 チャネル長Ｌと劣化年数の関係を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図２は、実施の形態に係るチョッパ安定化アンプ１の回路図である。チョッパ安定化アンプ１は、非反転入力ピンＩＮＰ（＋）および反転入力ピンＩＮＮ（−）および出力端子ＯＵＴを有するオペアンプである。チョッパ安定化アンプ１は、非反転入力端子の電圧（第１電圧という）ＶＰと反転入力端子の電圧（第２電圧という）ＶＮの電位差を増幅し、出力端子ＯＵＴから電位差に応じた出力信号ＳＯＵＴを出力する。出力信号ＳＯＵＴは、電圧信号であっても電流信号であってもよい。チョッパ安定化アンプ１は、ひとつの半導体基板に一体集積化されてもよい。
メインアンプ１０は、第１電圧ＶＰおよび第２電圧ＶＮの誤差に応じた出力信号ＳＯＵＴを生成する。メインアンプ１０は、差動入力段として設けられた第１ｇｍアンプ１２と、出力段１４を含む。第１ｇｍアンプ１２の非反転入力端子は、非反転入力ピンＩＮＰ（＋）と接続され、その反転入力端子は反転入力ピンＩＮＮ（−）と接続され、第１電流信号Ｉ１を生成する。出力段１４は、第１電流信号Ｉ１を受け、メインアンプ１０の出力信号ＳＯＵＴを生成する。本実施の形態において第１ｇｍアンプ１２は完全差動型であり、第１電流信号Ｉ１も差動信号である。
メインアンプ１０の第１ｇｍアンプ１２は、オフセット電圧ＶＯＳ１を有する。補正回路２０は、オフセット電圧ＶＯＳ１の影響をキャンセルする。補正回路２０をチョッパスタビライザとも称する。
補正回路２０は、第２ｇｍアンプ２２、積分回路２４、第１セレクタ３０、第２セレクタ３２、第３ｇｍアンプ４０を備える。完全差動型の第２ｇｍアンプ２２は、その非反転入力端子（＋）および反転入力端子（−）の電位差を増幅し、反転出力端子（−）および非反転出力端子（＋）から、差動電流信号Ｉ３Ｐ・Ｉ３Ｎを出力する。
積分回路２４は、非反転入力端子（＋）と反転入力端子（−）を有する。積分回路２４は、それらに入力される差動入力電流Ｉ４Ｐ、Ｉ４Ｎを積分し、サンプルホールドし、差動電圧信号Ｖ５Ｐ、Ｖ５Ｎを生成する。
積分回路２４は、積分器２６、サンプルホールド回路２８を含む。
積分器２６は、積分回路２４の非反転入力端子と反転入力端子に入力される差動入力電流Ｉ４Ｐ、Ｉ４Ｎを積分し、差動電圧信号Ｖ６Ｎ、Ｖ６Ｐを生成する。サンプルホールド回路２８は、積分器２６により生成された差動電圧信号Ｖ６Ｎ、Ｖ６Ｐを所定の周期でサンプルおよびホールドする。
第１セレクタ３０は、第２ｇｍアンプ２２の前段に設けられる。第１セレクタ３０は、非反転入力ピンＩＮＰ（＋）および反転入力ピンＩＮＮ（−）をそれぞれ、（i）第２ｇｍアンプ２２の反転入力端子および非反転入力端子と接続する第１状態φ１と、（ii）第２ｇｍアンプ２２の非反転入力端子および反転入力端子と接続する第２状態φ２と、を切り替える。図２には、第１状態φ１が示される。第１セレクタ３０は、複数のスイッチＳＷ１〜ＳＷ４を含む。各スイッチは、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）であってもよい。スイッチＳＷ１、ＳＷ２は第１状態φ１においてオン、第２状態φ２においてオフである。スイッチＳＷ３、ＳＷ４は第１状態φ１においてオフ、第２状態φ２においてオンである。第１セレクタ３０と第２ｇｍアンプ２２の間には、ＤＣブロック用の第３キャパシタＣ３、第４キャパシタＣ４が設けられる。
第２セレクタ３２は、第２ｇｍアンプ２２の後段に設けられる。第２セレクタ３２は、第２ｇｍアンプの反転出力端子（−）および非反転入力端子（＋）をそれぞれ、（i）積分回路２４の反転入力端子（−）および非反転入力端子（＋）と接続する第１状態φ１と、（ii）積分回路２４の非反転入力端子（＋）および反転入力端子（−）と接続する第２状態φ２と、を切り替える。第２セレクタ３２は、複数のスイッチＳＷ５〜ＳＷ８を含む。各スイッチは、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）であってもよい。スイッチＳＷ５、ＳＷ６は第１状態φ１においてオン、第２状態φ２においてオフである。スイッチＳＷ７、ＳＷ８は第１状態φ１においてオフ、第２状態φ２においてオンである。
第３ｇｍアンプ４０は、積分回路２４が生成する差動電圧信号Ｖ５Ｐ、Ｖ５Ｎを第２電流信号Ｉ２に変換し、第１電流信号Ｉ１に重畳する。本実施の形態において、第１ｇｍアンプ１２および第３ｇｍアンプ４０は、両方とも完全差動型であり、差動の第１電流信号Ｉ１Ｐ、Ｉ１Ｎに、差動の第２電流信号Ｉ２Ｐ、Ｉ２Ｎが重畳される。
以上がチョッパ安定化アンプ１の基本構成である。続いてその動作を説明する。
第１セレクタ３０および第２セレクタ３２は、共通の第１クロック信号（チョッパクロックともいう）ＣＫＡにもとづいてスイッチングされ、交互に第１状態φ１と第２状態φ２が現れる。
補正回路２０は、第１状態φ１と第２状態φ２のスイッチング動作により、第１ｇｍアンプ１２のオフセット電圧ＶＯＳ１を変調して、積分回路２４に取り込む。この際、キャパシタＣ３、Ｃ４によって直流成分は除去される。ここで第１電圧ＶＰは、第１状態φ１において、スイッチＳＷ１、キャパシタＣ４、第２ｇｍアンプ２２、スイッチＳＷ６、を経て、積分回路２４の非反転入力端子に至る。また第１電圧ＶＰは、第２状態φ２において、スイッチＳＷ３、キャパシタＣ３、第２ｇｍアンプ２２、スイッチＳＷ７を経て、同じく積分回路２４の非反転入力端子に至る。第２電圧ＶＮについては、第１電圧ＶＰと反対であり、第１状態φ１、第２状態φ２のいずれにおいても、積分回路２４の反転入力端子に至る。つまり、第１セレクタ３０と第２セレクタ３２を経ることにより、第１状態φ１と第２状態φ２のいずれにおいても、オフセット電圧ＶＯＳ１は同じ極性で積分回路２４に取り込まれる。
そして第３ｇｍアンプ４０が、オフセット電圧ＶＯＳ１に応じた第２電流信号Ｉ２を第１電流信号Ｉ１に重畳することにより、オフセット電圧ＶＯＳ１をキャンセルすることができる。
補正回路２０は、第１状態φ１と第２状態φ２のスイッチング動作により、第２ｇｍアンプ２２のオフセット電圧ＶＯＳ２も、積分回路２４に取り込む。ここで、第２ｇｍアンプ２２の一方の出力電流Ｉ３Ｎに着目すると、第１状態φ１では、スイッチＳＷ５を経て、積分回路２４の反転入力端子に至るが、第２状態φ２では、スイッチＳＷ７を経て、積分回路２４の非反転入力端子に至る。他方の出力電流Ｉ３Ｐに着目すれば、第１状態φ１では、スイッチＳＷ６を経て、積分回路２４の非反転入力端子に至るが、第２状態φ２では、スイッチＳＷ８を経て、積分回路２４の反転入力端子に至る。つまり、第２ｇｍアンプ２２のオフセット電圧ＶＯＳ２は、第２セレクタ３２のみを経ることにより、第１状態φ１と第２状態φ２それぞれにおいて、逆の極性で積分回路２４に取り込まれる。
つまり、第１状態φ１と第２状態φ２を繰り返すことにより、オフセット電圧ＶＯＳ２に応じた成分は、交互に逆極性で積分されるため、積分回路２４の出力Ｖ５Ｐ、Ｖ５Ｎにはオフセット電圧ＶＯＳ１の成分のみが現れることとなる。つまり図２の補正回路２０によれば、オフセット電圧ＶＯＳ２をキャンセルするために、図１に示すような後段のｇｍアンプ２２４（２３４）が不要となり、回路を簡素化することができる。
図３（ａ）は、図２のチョッパ安定化アンプ１の動作の一例を示す波形図である。第１セレクタ３０および第２セレクタ３２は、第１クロック信号ＣＫＡにもとづいて制御される。積分回路２４は、第１クロック信号ＣＫＡのエッジのタイミングにおいて、ホールド状態となるよう制御される。また積分回路２４は、第１クロック信号ＣＫＡが安定している期間に、サンプル動作を行うように制御される。
積分回路２４のサンプル動作、ホールド動作と、第１セレクタ３０および第２セレクタ３２の切り替え動作のタイミングをこのように定めることにより、チョッパ用の第１クロック信号ＣＫＡに起因するノイズが、第２電流信号Ｉ２に混入するのを防止することができる。
たとえば積分回路２４は、第２クロック信号ＣＫＢにもとづいて制御されてもよい。この例では積分回路２４は、第２クロック信号ＣＫＢが第１レベルの期間、ホールド状態φＨとなり、その直前のエッジＥ１を、サンプリングタイミングとしてもよい。第１クロック信号ＣＫＡのエッジと第２クロック信号ＣＫＢのエッジはお互いに重ならないように時間的にシフトしている。これにより、第１クロック信号ＣＫＡに起因するノイズがメインアンプ１０に混入するのを防止できる。
第２クロック信号ＣＫＢの周期ＴＢは、第１クロック信号ＣＫＡの周期ＴＡの整数倍、たとえば２倍としてもよい。第２クロック信号ＣＫＢのエッジは、第１クロック信号ＣＫＡのエッジに対して、周期ＴＢの１／８周期シフトしている。これは、ＴＢ＝ＴＡ×２とした場合、シフト量δＴ＝ＴＢ／８のときにエッジの間隔は最大となるため、ノイズが最も混入しにくくなるからである。ただし、周波数の関係およびシフト量δＴの組み合わせはそれには限定されない。
図３（ｂ）には、比較のために、図１のチョッパ安定化アンプ２００において使用されるクロックＣＫ１、ＣＫ２が示される。たとえば図１においてオンとして示されるスイッチ群ＳＷ２１、Ｓ２４、ＳＷ２９、ＳＷ３０、およびスイッチＳＷ２５、ＳＷ２６は、クロックＣＫ１に応じてスイッチングし、図１においてオフとして示されるスイッチ群ＳＷ２２、Ｓ２３、ＳＷ２７、ＳＷ２８、およびスイッチＳＷ２５、ＳＷ２６は、クロックＣＫ２に応じてスイッチングする。図１のチョッパ安定化アンプ２００では、図３（ｂ）に示すようなノンオーバーラップクロックのペアを用いることで、スイッチの同時オンを防止し、キャパシタ等からの電荷の漏れを防止している。しかしながら、２つのクロックＣＫ１、ＣＫ２のエッジの間隔をそれほど広げることは原理的にできないため、チョッパノイズがメインアンプ２１０に混入する。
これに対して、実施の形態に係るチョッパ安定化アンプ１によれば、ノンオーバーラップクロックを用いる必要がないため、チョッパノイズの影響を図１に比べて大幅に低減できる。
本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
図４は、補正回路２０の構成例を示す回路図である。なお図４には第３ｇｍアンプ４０は示されていない。
カレントミラー回路６０は、基準電流ＩＲＥＦを入力とし、それに比例する複数の電流を生成する。このカレントミラー回路６０は、テイル電流源６２、定電流源６４，６６を含む。
第２ｇｍアンプ２２は、第１トランジスタＭ１１と第２トランジスタＭ１２を含む。第１トランジスタＭ１１および第２トランジスタＭ１２はＰＭＯＳトランジスタであり、それらのソースにはテイル電流源６２が接続され、テイル電流ＩＴが供給される。第１トランジスタＭ１１に流れる電流が、図２の電流Ｉ３Ｎに相当し、第２トランジスタＭ１２に流れる電流が、図２の電流Ｉ３Ｐに相当する。
積分器２６は、主として、ＮＭＯＳトランジスタである第３トランジスタＭ１３、第４トランジスタＭ１４、第１キャパシタＣ１、第２キャパシタＣ２を含む。第３トランジスタＭ１３、第４トランジスタＭ１４のソースは固定電圧ライン（接地ライン）と接続される。また第３トランジスタＭ１３、第４トランジスタＭ１４それぞれのゲートには、第２セレクタ３２からの差動形式の電流信号対Ｉ４Ｐ、Ｉ４Ｎが入力される。第１キャパシタＣ１は、第３トランジスタＭ１３のゲートドレイン間に設けられ、第２キャパシタＣ２は、第４トランジスタＭ１４のゲートドレイン間に設けられる。第３トランジスタＭ１３、第４トランジスタＭ１４はそれぞれ、定電流源６４、６６により、等しい電流ＩＢ１、ＩＢ２でバイアスされている。
コモンモードフィードバック回路５０は、積分器２６の２つの出力電圧Ｖ６Ｐ、Ｖ６Ｎの中点電圧ＶＣＯＭ１が目標電圧ＶＲＥＦに近づくように、第２ｇｍアンプ２２のバイアス状態を調節する。すなわち抵抗Ｒ１１、Ｒ１２により、出力電圧Ｖ６Ｐ、Ｖ６Ｎの中点電圧ＶＣＯＭ１が生成される。抵抗Ｒ２１、Ｒ２２により、第２ｇｍアンプ２２の２つの入力電圧のコモン電圧（中点電圧）ＶＣＯＭ２が生成される。また抵抗Ｒ３１、Ｒ３２により、電源電圧ＶＤＤと接地電圧ＶＳＳの中点電圧ＶＣＯＭ３が生成される。差動増幅器５２の一方の入力端子に入力される基準電圧ＶＲＥＦは、電圧ＶＣＯＭ２とＶＣＯＭ３とにもとづいて定まる。
サンプルホールド回路２８は、スイッチＳＷ４１〜ＳＷ４８と、キャパシタＣ４１、Ｃ４２、Ｃ４３を含む。図４の各スイッチは、ＣＭＯＳスイッチ（トランスファゲート）であり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが、相補的なクロックＣＫＡ１、ＣＫＡ２（ＣＫＢ１、ＣＫＢ２）より制御される。各クロック信号は、図３（ａ）に示される。
実施の形態に係るチョッパ安定化アンプ１は好ましくは以下の特徴を備える。図５は、第１セレクタ３０の一部の等価回路図である。第１セレクタ３０の各スイッチＳＷは、ＣＭＯＳトランスファゲートであり、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを含む。ＭＯＳＦＥＴは、ゲートソース間、ゲートドレイン間に寄生容量を有しており、寄生容量が、クロック信号に応じてスイッチＳＷを制御すると、寄生容量を介して、ゲートへのクロック信号が、ドレインあるいはソース側にリークする。
ここで一旦、図２もしくは図４を参照する。第２セレクタ３２およびサンプルホールド回路２８については、入力側、出力がともに、メインアンプ１０と間接的にされるのに対して、第１セレクタ３０の入力側は、メインアンプ１０と直接接続されている。したがって、第１セレクタ３０を構成するＭＯＳＦＥＴの寄生容量が大きいと、クロック信号に起因するノイズが、メインアンプ１０に直接混入することとなり、チョッパ安定化アンプ１のノイズ特性を悪化させる。
そこで、第１セレクタ３０に含まれる各ＣＭＯＳスイッチは、サンプルホールド回路２８に含まれる各ＣＭＯＳスイッチよりも小さく構成される。また、好ましくは第１セレクタ３０に含まれる各ＣＭＯＳスイッチは、第２セレクタ３２に含まれる各ＣＭＯＳスイッチよりも小さい。
いま便宜的に、第１セレクタ３０のＣＭＯＳトランジスタのサイズをＳ１、第２セレクタ３２のＣＭＯＳトランジスタのサイズをＳ２、サンプルホールド回路２８のＣＭＯＳトランジスタのサイズをＳ３と書くとき、
Ｓ１≦Ｓ２＜Ｓ３
とすることが好ましい。
図６は、第１セレクタ３０のＣＭＯＳトランジスタのサイズと、スイッチングノイズ電圧の関係を示す図である。横軸は、トランジスタの面積（すなわちチャネル幅Ｗとチャネル長Ｌの積）であり、縦軸はスイッチングノイズである。トランジスタの面積は、許容されるノイズレベルを考慮して決めればよく、１μｍ２より小さく設計すれば、ノイズにシビアな用途に耐えうるノイズ特性を得ることができる。
また第１セレクタ３０の各ＣＭＯＳスイッチは、同一サイズのＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成してもよい。通常は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、電流能力が同じになるように、異なるサイズで構成される（つまりＰチャンネルの方が大きい）。ところがこの場合、ＰＭＯＳトランジスタの寄生容量が、ＮＭＯＳトランジスタのそれより大きくなり、ＰＭＯＳトランジスタからのノイズのリークが多くなる。そこでＰチャンネルとＮチャンネルを同一サイズとすることで、より一層、チョッパノイズを低減できる。一例として、チャネル長Ｌ＝０．６μｍ、チャネル幅Ｗ＝０．８μｍとしてもよい。このときのトランジスタの面積ＷＬは、０．４８μｍであり、そのときのスイッチングノイズ電圧は、２０μＶ程度となる。
実施の形態に係るチョッパ安定化アンプ１は好ましくはさらに以下の特徴を備える。
チョッパ安定化アンプ１を、数年〜十数年にわたる長時間、通電された状態で連続運転される用途（たとえば産業機器）で使用する場合、回路の長期信頼性を確保する必要がある。長期信頼性の観点から見ると、ホットキャリアの影響に起因するトランジスタの特性変動が問題となる。特にＣＭＯＳスイッチのように、ドレイン、ソースが入力、出力となる回路であって、ドレインソース間の電位差が大きな箇所では、この問題が顕著となる。またホットキャリアの影響は、ＮチャンネルＭＯＦＥＴにおいて、チャネル長Ｌが長いほど顕著となる。
上述のように、実施の形態に係るチョッパ安定化アンプ１は、チョッパ用の第１クロック信号ＣＫＡと、サンプル／ホールド動作を制御するための第２クロック信号ＣＫＢと同期して動作することができ、それらの周期（周波数）は整数倍の関係とすることができる。このような場合、チョッパ安定化アンプ１は、第１クロック信号ＣＫＡを分周し、第２クロック信号ＣＫＢを生成する分周回路７０をさらに備えてもよい。図７（ａ）は、分周回路７０の回路図であり、図７（ｂ）は、分周回路７０に用いるＤ型フリップフロップの回路図であり、図７（ｃ）は、ＣＭＯＳスイッチの回路図である。図７（ａ）の分周回路７０は、Ｄ型フリップフロップ７２を含む。
図７（ｂ）に示すように、Ｄ型フリップフロップ７２は、複数のスイッチＳＷ５１〜ＳＷ５４と、複数のインバータを含む。なおＤ型フリップフロップ７２の構成自体は公知である。
複数のスイッチのうち、スイッチがオフのときに、その入出力間の電位差（ドレインソース間電圧）が大きくなるスイッチにおいて、ホットキャリアの影響が現れやすい。図７（ｃ）のＤ型フリップフロップにあてはめて考えると、スイッチＳＷ５１およびスイッチＳＷ５２、言い換えればＤ型フリップフロップの入力端子Ｄと出力端子Ｑの間に設けられるスイッチＳＷ５１およびＳＷ５３がこれに該当する。
従来においては、同一のフリップフロップ内のスイッチの同型トランジスタ同士は、同じチャンネル長Ｌ、同じチャネル幅Ｗで構成されるのが一般的であった。これに対して、本実施の形態では、スイッチＳＷ５１、ＳＷ５３に関しては、そのＮＭＯＳトランジスタのチャネル長を、そのほかのスイッチＳＷ５２、ＳＷ５４のスイッチよりも長くする。
また、各スイッチに着目した場合、同じスイッチのＰＭＯＳトランジスタとＮＭＯＳトランジスタは、チャネル長を同一として、チャネル幅を異ならせることで、電流能力を揃えるのが一般的であった。これに対して、本実施の形態では、同じスイッチ内を構成するＮＭＯＳトランジスタのゲート長は、ＰＭＯＳトランジスタのゲート長よりも長くしている。
一例として、従来では、すべてのスイッチに関して、ＮＭＯＳトランジスタのチャネル長：Ｌ＝０．８μｍ、チャネル幅Ｗ＝１．５μｍ、ＰＭＯＳトランジスタのチャネル長：Ｌ＝０．８μｍ、チャネル幅Ｗ＝３．５μｍで構成していた。これに対して本実施の形態では、スイッチＳＷ１，ＳＷ２に関して、ＮＭＯＳトランジスタのチャネル長：Ｌ＝２μｍ、チャネル幅Ｗ＝４．３５μｍ、ＰＭＯＳトランジスタのチャネル長：Ｌ＝０．８μｍ、チャネル幅Ｗ＝３．５μｍで構成する。本実施の形態では、ＮＭＯＳトランジスタのチャネル長が、従来と比べて実に２倍以上も長くなっている。
ホットキャリア対策として、従来の設計指針にしたがい、すべてのＭＯＳトランジスタのサイズを一律に大きくすると、長期信頼性は改善されるが、寄生容量が大きくなるため、上述したように、ノイズ特性が悪化する。これに対して本実施の形態のように、特定の箇所、具体的には入出力間の電位差が相対的に大きな箇所に絞って、ＮＭＯＳトランジスタのチャネル長を長くすることで、寄生容量の増加を最小限にとどめ、すなわちノイズ特性の悪化を最小限にとどめることができる。
図８は、チャネル長Ｌと劣化年数の関係を示す図である。スイッチＳＷ５１、ＳＷ５２のＮＭＯＳトランジスタのチャネル長を、０．８μｍから２μｍまで伸ばすことにより、分周回路７０の寿命を、０．１年から１５年へと飛躍的に伸ばすことができる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
実施の形態では、第１ｇｍアンプ１２および第３ｇｍアンプ４０がいずれも、差動出力形式を有したが、それらの出力はシングルエンドであってもよい。この場合、第３ｇｍアンプ４０の出力をプッシュプル形式とすることで、正負のオフセット電圧ＶＯＳ１をキャンセルすることができる。
（第２変形例）
積分回路２４の構成は図２のそれには限定されない。たとえばサンプルホールド回路２８を、積分器２６と一体に構成してもよい。積分器とサンプルホールド回路が一体となった回路は、センサーなどの分野でしばしば使用され、その技術を用いることができる。
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１…チョッパ安定化アンプ、１０…メインアンプ、１２…第１ｇｍアンプ、１４…出力段、２０…補正回路、２２…第２ｇｍアンプ、２４…積分回路、２６…積分器、２８…サンプルホールド回路、３０…第１セレクタ、３２…第２セレクタ、４０…第３ｇｍアンプ、５０…コモンモードフィードバック回路、６０…カレントミラー回路、７０…分周回路、７２…Ｄ型フリップフロップ。

Claims (20)

  1. 第１電圧を受ける非反転入力ピンと、
    第２電圧を受ける反転入力ピンと、
    第１電圧および第２電圧の誤差に応じた出力信号を生成するメインアンプと、
    補正回路と、
    を備え、
    前記メインアンプは、
    差動入力段として設けられ、非反転入力端子が前記非反転入力ピンと接続され、反転入力端子が前記反転入力ピンと接続され、第１電流信号を生成する第１ｇｍアンプと、
    前記第１電流信号を受け、前記メインアンプの前記出力信号を生成する出力段と、
    を含み、
    前記補正回路は、
    非反転入力端子と反転入力端子の電位差を増幅し、反転出力端子および非反転出力端子から差動電流信号を出力する完全差動型の第２ｇｍアンプと、
    非反転入力端子と反転入力端子に入力される差動入力電流を積分し、所定の周期でサンプルおよびホールドし、差動電圧信号を生成する積分回路と、
    前記第２ｇｍアンプの前段に設けられ、前記非反転入力ピンおよび前記反転入力ピンをそれぞれ、（i）前記第２ｇｍアンプの前記反転入力端子および前記非反転入力端子と接続する第１状態と、（ii）前記第２ｇｍアンプの前記非反転入力端子および前記反転入力端子と接続する第２状態と、を切り替える第１セレクタと、
    前記第２ｇｍアンプの後段に設けられ、前記第２ｇｍアンプの前記反転出力端子および前記非反転入力端子をそれぞれ、（i）前記積分回路の前記反転入力端子および前記非反転入力端子と接続する第１状態と、（ii）前記積分回路の前記非反転入力端子および前記反転入力端子と接続する第２状態と、を切り替える第２セレクタと、
    前記積分回路が生成する前記差動電圧信号を第２電流信号に変換し、前記第１電流信号に重畳する第３ｇｍアンプと、
    を含むことを特徴とするチョッパ安定化アンプ。
  2. 前記積分回路は、
    前記非反転入力端子と前記反転入力端子に入力される差動入力電流を積分し、差動電圧信号を生成する積分器と、
    前記積分器により生成された前記差動電圧信号をサンプルホールドするサンプルホールド回路と、
    を含むことを特徴とする請求項１に記載のチョッパ安定化アンプ。
  3. 前記第１ｇｍアンプおよび前記第３ｇｍアンプは、両方とも完全差動型であり、差動の前記第１電流信号に、差動の前記第２電流信号が重畳されることを特徴とする請求項１に記載のチョッパ安定化アンプ。
  4. 前記第１セレクタおよび前記第２セレクタは、第１クロック信号にもとづいて制御されることを特徴とする請求項１から３のいずれかに記載のチョッパ安定化アンプ。
  5. 前記積分回路は、前記第１クロック信号のエッジのタイミングにおいて、ホールド状態となるよう制御されることを特徴とする請求項４に記載のチョッパ安定化アンプ。
  6. 前記積分回路は、第１クロック信号が安定している期間に、サンプル動作を行うように制御されることを特徴とする請求項４または５に記載のチョッパ安定化アンプ。
  7. 前記積分回路は、第２クロック信号にもとづいて制御され、
    前記第１クロック信号のエッジと前記第２クロック信号のエッジはシフトしていることを特徴とする請求項５または６に記載のチョッパ安定化アンプ。
  8. 前記第２クロック信号は、前記第１クロック信号の整数倍の周期ＴＢを有することを特徴とする請求項７に記載のチョッパ安定化アンプ。
  9. 前記第２クロック信号は、前記第１クロック信号の２倍の周期ＴＢを有することを特徴とする請求項８に記載のチョッパ安定化アンプ。
  10. 前記第２クロック信号のエッジは、前記第１クロック信号のエッジに対して１／８周期（ＴＢ／８）シフトしていることを特徴とする請求項９に記載のチョッパ安定化アンプ。
  11. 前記第２ｇｍアンプは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタおよび第２トランジスタを含み、それぞれのソースはテイル電流源と共通に接続され、前記第１トランジスタおよび前記第２トランジスタそれぞれに流れる電流を出力することを特徴とする請求項１から１０のいずれかに記載のチョッパ安定化アンプ。
  12. 前記積分器は、
    ソースが固定電圧ラインと接続され、ゲートに前記第２セレクタからの差動形式の電流信号対の一方が入力される第３ＭＯＳＦＥＴと、
    ソースが前記固定電圧ラインと接続され、ゲートに前記第２セレクタからの差動形式の電流信号対の他方が入力される第４ＭＯＳＦＥＴと、
    前記第３ＭＯＳＦＥＴのゲートドレイン間に設けられる第１キャパシタと、
    前記第４ＭＯＳＦＥＴのゲートドレイン間に設けられる第２キャパシタと、
    を含むことを特徴とする請求項２に記載のチョッパ安定化アンプ。
  13. 前記積分器の２つの出力電圧の中点電圧が目標電圧に近づくように、前記第２ｇｍアンプのバイアス状態を調節するコモンモードフィードバック回路をさらに備えることを特徴とする請求項２に記載のチョッパ安定化アンプ。
  14. 前記第１セレクタの第１出力端子と前記第２ｇｍアンプの一方の入力端子の間に設けられる第３キャパシタと、
    前記第１セレクタの第２出力端子と前記第２ｇｍアンプの他方の入力端子の間に設けられる第４キャパシタと、
    をさらに備えることを特徴とする請求項１から１３のいずれかに記載のチョッパ安定化アンプ。
  15. 前記第１セレクタおよび前記サンプルホールド回路はそれぞれ、複数のＣＭＯＳスイッチを含み、
    前記第１セレクタに含まれる前記複数のＣＭＯＳスイッチは、前記サンプルホールド回路に含まれる前記複数のＣＭＯＳスイッチよりも小さいことを特徴とする請求項２に記載のチョッパ安定化アンプ。
  16. 前記第１セレクタおよび前記第２セレクタはそれぞれ、複数のＣＭＯＳスイッチを含み、
    前記第１セレクタに含まれる前記複数のＣＭＯＳスイッチは、前記第２セレクタに含まれる前記複数のＣＭＯＳスイッチよりも小さいことを特徴とする請求項１から１５のいずれかに記載のチョッパ安定化アンプ。
  17. 前記第１セレクタは、複数のＣＭＯＳスイッチを含み、
    各ＣＭＯＳスイッチを構成するＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴのチャネル幅Ｗとチャネル長Ｌの積は、１μｍ２より小さいことを特徴とする請求項１から１６のいずれかに記載のチョッパ安定化アンプ。
  18. 各ＣＭＯＳスイッチは、同一サイズのＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴで構成されることを特徴とする請求項１７に記載のチョッパ安定化アンプ。
  19. 前記第１クロック信号を分周し、前記第２クロック信号を生成する分周回路をさらに備え、
    前記分周回路は、Ｄ型フリップフロップを含み、
    前記Ｄ型フリップフロップに含まれる複数のＣＭＯＳスイッチのうち、その入力端子と出力端子の間に設けられるＣＭＯＳスイッチのＮチャンネルＭＯＳＦＥＴのチャネル長は、その他のＣＭＯＳスイッチのＮチャンネルＭＯＳＦＥＴのチャネル長よりも長いことを特徴とする請求項７または８に記載のチョッパ安定化アンプ。
  20. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１９のいずれかに記載のチョッパ安定化アンプ。
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