JPH02194365A - オフセット補償型比較回路 - Google Patents
オフセット補償型比較回路Info
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- JPH02194365A JPH02194365A JP1311489A JP1311489A JPH02194365A JP H02194365 A JPH02194365 A JP H02194365A JP 1311489 A JP1311489 A JP 1311489A JP 1311489 A JP1311489 A JP 1311489A JP H02194365 A JPH02194365 A JP H02194365A
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- 230000003321 amplification Effects 0.000 claims description 24
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- 230000000153 supplemental effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
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- 230000000295 complement effect Effects 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
差動増巾部をそなえたオフセット補償型の比較回路に関
し、 比較的簡素化された回路構成によって高精度な比較動作
を行うとともに、確実に該差動増巾部のオフセットを補
償することを目的とし １対のトランジスタをそなえた差動増＋ｌ＋部と、該差
勅増ｌ】部の各入力側に接続された容量部を有する１対
のチョッパ回路とをそなえ、該チョッパ回路により該容
量部に該差動増巾部のオフセット補正電圧を取込む期間
と、該差動増［１１部に入力される入力端子を所定の基
準電圧と比較する期間とが交互に切換えられるように構
成される。
し、 比較的簡素化された回路構成によって高精度な比較動作
を行うとともに、確実に該差動増巾部のオフセットを補
償することを目的とし １対のトランジスタをそなえた差動増＋ｌ＋部と、該差
勅増ｌ】部の各入力側に接続された容量部を有する１対
のチョッパ回路とをそなえ、該チョッパ回路により該容
量部に該差動増巾部のオフセット補正電圧を取込む期間
と、該差動増［１１部に入力される入力端子を所定の基
準電圧と比較する期間とが交互に切換えられるように構
成される。
本発明は差動増１１１部をそなえたオフセット補償型の
比較回路に関し、各種Ａ／Ｄ変換器、ΣΔモジュレータ
、センスアンプ等に使用され、制御用、家電用機器など
に広く利用される。
比較回路に関し、各種Ａ／Ｄ変換器、ΣΔモジュレータ
、センスアンプ等に使用され、制御用、家電用機器など
に広く利用される。
Ｃ従来の技術〕
第６図は、並列型Ａ、／Ｄ変換器に用いられる従来技術
におけるオフセラｌ、補償型比較回路を例示するもの−
Ｃ１所定の基準電１４い＋ｒｅｆが１）チャネルおよび
ＮチャネルのＭｏ５ｔ・−）ンシスタＴ ５１および丁
５２からなるトランジスタスイッチＴＳＩを介して入力
されるとともに該基準電圧Ｖ ｒｅｆ と比較ず・＼き
サンプルポーノ１月・された入力端子Ｖｉｎが１−）チ
ャネルおよびＮチャネルのＭｏｓ＋−ランジスタ’ｌ゛
５３およびＴ５４からなるトランジスタスイッチＴＳ２
を介し”Ｃ入力されろ。
におけるオフセラｌ、補償型比較回路を例示するもの−
Ｃ１所定の基準電１４い＋ｒｅｆが１）チャネルおよび
ＮチャネルのＭｏ５ｔ・−）ンシスタＴ ５１および丁
５２からなるトランジスタスイッチＴＳＩを介して入力
されるとともに該基準電圧Ｖ ｒｅｆ と比較ず・＼き
サンプルポーノ１月・された入力端子Ｖｉｎが１−）チ
ャネルおよびＮチャネルのＭｏｓ＋−ランジスタ’ｌ゛
５３およびＴ５４からなるトランジスタスイッチＴＳ２
を介し”Ｃ入力されろ。
いまクロック信号φがハイレベル（したがってＶ−がＩ
ロウレベル）になると、該トランジスタスイ、・チＴＳ
Ｉがオンとなり、該基準電圧Ｖ ｒｅｆが容量（ＭＯＳ
キャパシタ）Ｃ５を介してＩ）チャネルおよびＮチャネ
ルのＭｏ３）ラニ／ンスタＴ、５５およびＩ゛５６から
なる１段目のインバータ（１段目の増＋−ｉ器）に入力
される。
ロウレベル）になると、該トランジスタスイ、・チＴＳ
Ｉがオンとなり、該基準電圧Ｖ ｒｅｆが容量（ＭＯＳ
キャパシタ）Ｃ５を介してＩ）チャネルおよびＮチャネ
ルのＭｏ３）ラニ／ンスタＴ、５５およびＩ゛５６から
なる１段目のインバータ（１段目の増＋−ｉ器）に入力
される。
ごの時点てはクロック信号７−が供給されるＰチャネル
！ｖｉ ＯＳ ｈランジスタＴ５７からなるＰＭＯＳス
イン・チＴ ３．３がオンとなり、これによって該イン
バータの入出力側が接続され（＋−ランシスタ１゛５８
のソース・ドレイン間は短絡されている）、該インバー
タの入出力電圧が等しくなり、自己バイアス方式により
該インバータのバイアス点が設定される。
！ｖｉ ＯＳ ｈランジスタＴ５７からなるＰＭＯＳス
イン・チＴ ３．３がオンとなり、これによって該イン
バータの入出力側が接続され（＋−ランシスタ１゛５８
のソース・ドレイン間は短絡されている）、該インバー
タの入出力電圧が等しくなり、自己バイアス方式により
該インバータのバイアス点が設定される。
次いでクロック信号φがロウレベル（したがって７がハ
イレベル）になると、該トランジスタスイッチＴＳＩが
オフになるとともに該トランジスタスイッチＴＳ２がオ
ンとなり、該入力電圧Ｖｉｎが該容量Ｃ５を介して該１
段目のインバータに入力され、その直流分を除いた電圧
変化分が該インバータにより増巾され、これによって−
Ｆ記入力端子Ｖｉｎと上記基準電圧Ｖｒｅｆとの差が増
巾される。
イレベル）になると、該トランジスタスイッチＴＳＩが
オフになるとともに該トランジスタスイッチＴＳ２がオ
ンとなり、該入力電圧Ｖｉｎが該容量Ｃ５を介して該１
段目のインバータに入力され、その直流分を除いた電圧
変化分が該インバータにより増巾され、これによって−
Ｆ記入力端子Ｖｉｎと上記基準電圧Ｖｒｅｆとの差が増
巾される。
ここで該ＰＭＯＳスイッヂＴＳ３と直列に接続された■
）チャネルＭＯＳトランジスタＴ５８および２個のＮチ
ャネルＭＯＳトランジスタＴ５９ 、 Ｔ２Ｏは上記ク
ロック信号φ、φから漏れ込む電荷によって生ずる（ク
ロック信号の変動によって生ずる）オフセラ［を補償す
るために設けられる。なおＰチャネルトランジスタＴ６
１およびＮチャネルトランジスタＴ６２により２段目の
インバータが構成され、更にＰチャネルトランジスタＴ
６５およびＮヂャネルトランジスタＴ６６により３段目
のインバータが構成される。
）チャネルＭＯＳトランジスタＴ５８および２個のＮチ
ャネルＭＯＳトランジスタＴ５９ 、 Ｔ２Ｏは上記ク
ロック信号φ、φから漏れ込む電荷によって生ずる（ク
ロック信号の変動によって生ずる）オフセラ［を補償す
るために設けられる。なおＰチャネルトランジスタＴ６
１およびＮチャネルトランジスタＴ６２により２段目の
インバータが構成され、更にＰチャネルトランジスタＴ
６５およびＮヂャネルトランジスタＴ６６により３段目
のインバータが構成される。
しかしながら、かかるインバータ型の増巾器を用いたも
のでは利得が低く、例えば１０ヒソｌ−にも及ぶ高精度
の比較はできないという問題点を有する。
のでは利得が低く、例えば１０ヒソｌ−にも及ぶ高精度
の比較はできないという問題点を有する。
また第７図は、従来技術におけるオフセット補償型比較
回路の他の例を示すもので、Ｔ７］乃至Ｔ２Ｏは例えば
ＮチャネルＭｏ３）ランジスタ、ｒ７乃至（１０は定電
流源、Ｓ７．Ｓ７’ 、Ｓ８はＭ ＯＳ Ｉ・ランジ
スタなどからなるスイッチング素子２、Ｃ７乃至Ｃ８は
容量（例えばＭＯＳキャパシタ）である。ここでサンプ
ルボールドされた入力電圧Ｖｉｎが入力されるトランジ
スタｉ’ ７ ］と基準電圧Ｖｒｅｆが入力されるトラ
ンジスタＴ７２とにより高利得の差動増巾部が構成され
る。またトランジスタＴ７３と′ｒ７４とによりオフセ
ット補償用の増＋ｌＩ部が構成され、上記差動増＋ｌ＋
部と該オフセット補償用増ｒｉ部とがノー１＝’Ｎ、、
Ｎ２を介して接続される。したがって先ず上記入力電圧
Ｖｉｎを上記Ｖｒｅｆにしたときに、該差動増巾部にオ
フセット電圧を生じたときは、該ノードＮＩ 、Ｎ２お
よびトランジスタＴ７５ 、 Ｔ７６を介してＶ２およ
び７間に該オフセット電圧に相当する電位差を発生させ
、該オフセット電圧が該スイッチング素子５７３７’を
介して該容量Ｃ７、Ｃ８に記憶される。
回路の他の例を示すもので、Ｔ７］乃至Ｔ２Ｏは例えば
ＮチャネルＭｏ３）ランジスタ、ｒ７乃至（１０は定電
流源、Ｓ７．Ｓ７’ 、Ｓ８はＭ ＯＳ Ｉ・ランジ
スタなどからなるスイッチング素子２、Ｃ７乃至Ｃ８は
容量（例えばＭＯＳキャパシタ）である。ここでサンプ
ルボールドされた入力電圧Ｖｉｎが入力されるトランジ
スタｉ’ ７ ］と基準電圧Ｖｒｅｆが入力されるトラ
ンジスタＴ７２とにより高利得の差動増巾部が構成され
る。またトランジスタＴ７３と′ｒ７４とによりオフセ
ット補償用の増＋ｌＩ部が構成され、上記差動増＋ｌ＋
部と該オフセット補償用増ｒｉ部とがノー１＝’Ｎ、、
Ｎ２を介して接続される。したがって先ず上記入力電圧
Ｖｉｎを上記Ｖｒｅｆにしたときに、該差動増巾部にオ
フセット電圧を生じたときは、該ノードＮＩ 、Ｎ２お
よびトランジスタＴ７５ 、 Ｔ７６を介してＶ２およ
び７間に該オフセット電圧に相当する電位差を発生させ
、該オフセット電圧が該スイッチング素子５７３７’を
介して該容量Ｃ７、Ｃ８に記憶される。
次いで該サンプルホールドされた入力電圧Ｖｉｎを該ト
ランジスタＴ７１に供給すれば、該トランジスタＴ７２
に供給されている基準電圧Ｖｒｅｆとの比較結果が該差
動増巾部の出力側（ノードＮ１．Ｎ２）からトランジス
タＴ７５．Ｔ７６およびＴ７７、Ｔ７８を介して出力側
Ｑ、Ｑに出力され、その際、該容量Ｃ７、ＣＢに記憶保
持された電圧により該差動増巾部のオフセットがキャン
セルされる。なお第７図中、トランジスタＴ７９．Ｔ８
０に供給されるＣＭＦＢはコモンモード・フィードバッ
ク信号であって該ノードＮ、、Ｎ、に生ずるコモンモー
ド電圧に応じて該コモンモード電圧を電圧を零に復帰さ
せるように該フィードバック信号が該各トランジスタＴ
７９．Ｔ８０に供給される。
ランジスタＴ７１に供給すれば、該トランジスタＴ７２
に供給されている基準電圧Ｖｒｅｆとの比較結果が該差
動増巾部の出力側（ノードＮ１．Ｎ２）からトランジス
タＴ７５．Ｔ７６およびＴ７７、Ｔ７８を介して出力側
Ｑ、Ｑに出力され、その際、該容量Ｃ７、ＣＢに記憶保
持された電圧により該差動増巾部のオフセットがキャン
セルされる。なお第７図中、トランジスタＴ７９．Ｔ８
０に供給されるＣＭＦＢはコモンモード・フィードバッ
ク信号であって該ノードＮ、、Ｎ、に生ずるコモンモー
ド電圧に応じて該コモンモード電圧を電圧を零に復帰さ
せるように該フィードバック信号が該各トランジスタＴ
７９．Ｔ８０に供給される。
しかしながら、かかる差動増巾部と該差動増巾部のオフ
セットをキャンセルする増中部とを組合せたものでは、
それぞれの増中部を構成するに必要な素子数の増加を招
き、ＩＣ化した場合の所要面積が増大するという問題点
を有する。
セットをキャンセルする増中部とを組合せたものでは、
それぞれの増中部を構成するに必要な素子数の増加を招
き、ＩＣ化した場合の所要面積が増大するという問題点
を有する。
本発明はかかる課題を解決するためになされたもので、
（チョッパ用の容量をオフセット補償用にも使うことに
より比較的簡易な回路構成でかつ高精度なオフセット補
償型比較回路をうろことを目的とする。
（チョッパ用の容量をオフセット補償用にも使うことに
より比較的簡易な回路構成でかつ高精度なオフセット補
償型比較回路をうろことを目的とする。
上記課題を解決するために、本発明によれば、１対のト
ランジスタをそなえた差動増巾部と、該差動増ｌ〕部の
各入力側に接続された容量部を存する１対のチョッパ回
路とをそなえ、該チョンバ回路により該容量部に該差動
増巾部のオフセット補正電圧を取込む期間と、該差動増
巾部に入力される入力電圧を所定の基準電圧と比較する
期間とが交互に切換えられるようにしたオフセット補償
型比較回路が提供される。
ランジスタをそなえた差動増巾部と、該差動増ｌ〕部の
各入力側に接続された容量部を存する１対のチョッパ回
路とをそなえ、該チョンバ回路により該容量部に該差動
増巾部のオフセット補正電圧を取込む期間と、該差動増
巾部に入力される入力電圧を所定の基準電圧と比較する
期間とが交互に切換えられるようにしたオフセット補償
型比較回路が提供される。
上記構成によれば、上記オフセット補正電圧を該容量部
に取込むことによって該比較回路の初期化が行われ、次
いで該差動増巾部に入力される入力端子を所定の基準電
圧と比較することによって該差動増巾部のオフセット電
圧を該比較結果から完全にキャンセルすることができる
。
に取込むことによって該比較回路の初期化が行われ、次
いで該差動増巾部に入力される入力端子を所定の基準電
圧と比較することによって該差動増巾部のオフセット電
圧を該比較結果から完全にキャンセルすることができる
。
第１図は本発明回路の基本構成を示すもので、Ｔ１およ
びＴ２は差動増巾部を構成する１対のＮチャネルＭＯＳ
）ランジスタ、Ｓｌ、Ｓ１’、およびＳ２ 、Ｓ２’は
それぞれＭＯＳ）ランジスタなどからなるスイッチング
素子、ＣＩ、ＣＩ’はオフセットキャンセル用の容量（
例えばＭＯＳキャパシタ）であって、該スイッチング素
子５１８１′、およびＳ２ 、Ｓ２’とともにチョンバ
回路が構成される。なお第１図中、Ｌ＋、Ｌｚは例えば
デプリーショントランジスタなどからなる定電流源、高
抵抗あるいはカレントミラー回路などからなる該差動増
巾部の高利得をうるための負荷素子であり、またＣ３は
定電流源あるいは高抵抗などからなる該差動増巾部の動
作点を決めるための素子である。
びＴ２は差動増巾部を構成する１対のＮチャネルＭＯＳ
）ランジスタ、Ｓｌ、Ｓ１’、およびＳ２ 、Ｓ２’は
それぞれＭＯＳ）ランジスタなどからなるスイッチング
素子、ＣＩ、ＣＩ’はオフセットキャンセル用の容量（
例えばＭＯＳキャパシタ）であって、該スイッチング素
子５１８１′、およびＳ２ 、Ｓ２’とともにチョンバ
回路が構成される。なお第１図中、Ｌ＋、Ｌｚは例えば
デプリーショントランジスタなどからなる定電流源、高
抵抗あるいはカレントミラー回路などからなる該差動増
巾部の高利得をうるための負荷素子であり、またＣ３は
定電流源あるいは高抵抗などからなる該差動増巾部の動
作点を決めるための素子である。
ここで該スイッチング素子Ｓ１の入力側にはサンプルホ
ールドされた入力電圧Ｖｉｎの入力端子と基準電圧Ｖ
ｒｅｆの入力端子とが切換可能に接続されており、一方
該スイツチング素子ＳＬ’の入力側には該基準電圧Ｖｒ
ｅｆの入力端子と該入力電圧Ｖｉｎの入力端子とが上記
スイッチング素子Ｓｌ側とは相補的に切換えられるよう
に接続されている。
ールドされた入力電圧Ｖｉｎの入力端子と基準電圧Ｖ
ｒｅｆの入力端子とが切換可能に接続されており、一方
該スイツチング素子ＳＬ’の入力側には該基準電圧Ｖｒ
ｅｆの入力端子と該入力電圧Ｖｉｎの入力端子とが上記
スイッチング素子Ｓｌ側とは相補的に切換えられるよう
に接続されている。
上記回路構成において、先づ第１図に示されるようにス
イッチング素子ＳＩをＶｉｎ側に接続するとともに、ス
イッチング素子Ｓｌ’をＶ ｒｅｆ側に接続し、かつス
イッチング素子Ｓ２ 、Ｓ２’をオンに一イると、該容
量ＣＩ、あるいＬｌ、ＣＩ ’ （、こ該差動増＋ｉ＋
部のオフモノ１〜電圧が取込まれ、該差動増ｒｉ＋部が
初期化される。
イッチング素子ＳＩをＶｉｎ側に接続するとともに、ス
イッチング素子Ｓｌ’をＶ ｒｅｆ側に接続し、かつス
イッチング素子Ｓ２ 、Ｓ２’をオンに一イると、該容
量ＣＩ、あるいＬｌ、ＣＩ ’ （、こ該差動増＋ｉ＋
部のオフモノ１〜電圧が取込まれ、該差動増ｒｉ＋部が
初期化される。
次いで該スイッチング素子Ｓ１をＶｒｅｆ側に接続する
とともに、該スイッチング素子Ｓ１′をＶｉｎ側に接続
し、かつ該スイ、・チング素イ５２Ｓ２’をオフにする
と、該差動増＋ｉ＋部のトランジスタＴ１．Ｔ２を介し
てその比較出力がＱおよびＱ−として出力され、その際
、該容量Ｃ］、あるいは０１′に取込まれているオフセ
ット電圧により該差動増ｒｌＪ部のオフセットがキャン
セルされる。
とともに、該スイッチング素子Ｓ１′をＶｉｎ側に接続
し、かつ該スイ、・チング素イ５２Ｓ２’をオフにする
と、該差動増＋ｉ＋部のトランジスタＴ１．Ｔ２を介し
てその比較出力がＱおよびＱ−として出力され、その際
、該容量Ｃ］、あるいは０１′に取込まれているオフセ
ット電圧により該差動増ｒｌＪ部のオフセットがキャン
セルされる。
−に連した初期化動作と比較動作とを、各サンプルホー
ルｌされた入力電圧が入力される毎に繰り返すごとによ
り断続的に、所定の入力端子Ｖｉｎと該基準電圧Ｖｒｅ
ｆとを比較するごとができる。なおト記スイッヂング素
子Ｓ１側の各入力端子ＶｉｎとＶｒｅ（とを入れ換える
ごともでき、その際はそれに応じ゛ζ該スイッチング素
子Ｓｌ’側の各入力ＦｆｉｉＢ −ｆ Ｖ ｒｅｆ と
Ｖｉｎをも入れ換える必要がある。
ルｌされた入力電圧が入力される毎に繰り返すごとによ
り断続的に、所定の入力端子Ｖｉｎと該基準電圧Ｖｒｅ
ｆとを比較するごとができる。なおト記スイッヂング素
子Ｓ１側の各入力端子ＶｉｎとＶｒｅ（とを入れ換える
ごともでき、その際はそれに応じ゛ζ該スイッチング素
子Ｓｌ’側の各入力ＦｆｉｉＢ −ｆ Ｖ ｒｅｆ と
Ｖｉｎをも入れ換える必要がある。
第２図はに重篤１図の変形例を示すもので、」−記スイ
ア・−ｆ−ン・り素子Ｓ１側の回１′１Ｂ構成１１．Ｊ
： Ｉ「７Ｆ−・“ζあるか、ｊ”記スイッチング素子
Ｓｌ’か省略されており、それに伴って該容量Ｃ１’に
は基準電圧■ｒｅｆが常に印加される。
ア・−ｆ−ン・り素子Ｓ１側の回１′１Ｂ構成１１．Ｊ
： Ｉ「７Ｆ−・“ζあるか、ｊ”記スイッチング素子
Ｓｌ’か省略されており、それに伴って該容量Ｃ１’に
は基準電圧■ｒｅｆが常に印加される。
かかる回路構成において、スイッチング素子Ｓ１をＶｉ
ｎ側に接続するとともに該スイッチング素子Ｓ２ 、Ｓ
２’をオンに４−れは−Ｉ−記初期化動作か行われ、該
ス・イノチンク素子Ｓ１をＶｒｅ！便じご接続するとと
もムこ該スイッチング素子Ｓ２．Ｓ２’をオフにすれば
、１記比較動作かｆｊねれる。なお上記スインチング素
イーＳｌ側の各入力端子Ｖｉｎと〜’ｒｅｆ とを入れ
換えてもよく、該スイッチング素子の切換えによりオフ
セ／１−キャンセルが行われる。
ｎ側に接続するとともに該スイッチング素子Ｓ２ 、Ｓ
２’をオンに４−れは−Ｉ−記初期化動作か行われ、該
ス・イノチンク素子Ｓ１をＶｒｅ！便じご接続するとと
もムこ該スイッチング素子Ｓ２．Ｓ２’をオフにすれば
、１記比較動作かｆｊねれる。なお上記スインチング素
イーＳｌ側の各入力端子Ｖｉｎと〜’ｒｅｆ とを入れ
換えてもよく、該スイッチング素子の切換えによりオフ
セ／１−キャンセルが行われる。
１、記第１図および第２図の実施例では差動増１１１部
を構成するトランジスタＴ１．Ｔ２としてＮヂ中ネルＭ
ＯＳ Ｉ−ランジスタなと゛の紬糸（ゲートタイプの
ほかに第３図に示されるようなＭｌｉＳ − ＦＥＴ
Ｔｌ ’Ｔ２’あるいは第４図に示されるような接合型
ＦＥＴ（１■） （ｊ２） Ｔｌ” 、Ｔ２”を用いてもよいことは明らかである。
を構成するトランジスタＴ１．Ｔ２としてＮヂ中ネルＭ
ＯＳ Ｉ−ランジスタなと゛の紬糸（ゲートタイプの
ほかに第３図に示されるようなＭｌｉＳ − ＦＥＴ
Ｔｌ ’Ｔ２’あるいは第４図に示されるような接合型
ＦＥＴ（１■） （ｊ２） Ｔｌ” 、Ｔ２”を用いてもよいことは明らかである。
第５図は本発明による比較回路ＣＯＭＰを、二重（デュ
アル）ラダー抵抗（コースラダー抵抗Ｒの直列接続部と
ファインラダー抵抗γの直列接続部とからなる）による
ＤＡコンバータをそなえた例えば１０ビツトのＳＡＲ（
Ｓｕｃｃｅｓｓｉｖｅ ＡｐｒｏｘｉｎＡａｔｉｏｎＲ
ｅｓｉｓｔｅｒ）型ＡＤコンバータに適用した場合の具
体的回路構成を例示している。
アル）ラダー抵抗（コースラダー抵抗Ｒの直列接続部と
ファインラダー抵抗γの直列接続部とからなる）による
ＤＡコンバータをそなえた例えば１０ビツトのＳＡＲ（
Ｓｕｃｃｅｓｓｉｖｅ ＡｐｒｏｘｉｎＡａｔｉｏｎＲ
ｅｓｉｓｔｅｒ）型ＡＤコンバータに適用した場合の具
体的回路構成を例示している。
なお第５図中、第５図（ａ）は該ＡＤコンバータの全体
構成を示しており、第５図（ｂ）は第５１ｍ（ａ）にお
けるフォロワーアンプ用（インピーダンス変換用）オペ
アンプＯＰの具体的構成を例示しており、第５図（ｃ）
は第５図（ａ）における」二重比較回路ＧＯＭＰの具体
的構成を例示している。
構成を示しており、第５図（ｂ）は第５１ｍ（ａ）にお
けるフォロワーアンプ用（インピーダンス変換用）オペ
アンプＯＰの具体的構成を例示しており、第５図（ｃ）
は第５図（ａ）における」二重比較回路ＧＯＭＰの具体
的構成を例示している。
第５図（ａ）中、３１．１乃至Ｓ１６はコースラダー抵
抗Ｒの切換えを行うためのスイッチング素子、Ｓ２０乃
至Ｓ２ｎ 、Ｓ２ｎ’はファインラダー抵抗Ｔの切換え
を行うためのスイッチング素子で、上記１０ビツトのＡ
Ｄコンバータを構成する場合には、」二重コースラダー
抵抗側は上記オペアンプの入力レンジにより制限される
ため例えば３ヒノ１（８個の抵抗Ｒで構成する）とし、
その場合上記ファインラダー抵抗側は７ヒソト（２７−
・１２８個の抵抗γで構成する）とする。なおｌ二記各
スイッチング素子は例えばＭＯＳトランジスタにより構
成される。また第５図（ｂ）および（ｃ）中、′ｒ１１
乃至１’ ４ １はＭＯＳトランジスタで図中に符号Ｐ
を付したものはＰチャネル形、また符号ｎを付したもの
はＮチャネル形トランジスタである。また第５図（ｂ）
にお？Ｊる１１．１２は定電流源を示す。
抗Ｒの切換えを行うためのスイッチング素子、Ｓ２０乃
至Ｓ２ｎ 、Ｓ２ｎ’はファインラダー抵抗Ｔの切換え
を行うためのスイッチング素子で、上記１０ビツトのＡ
Ｄコンバータを構成する場合には、」二重コースラダー
抵抗側は上記オペアンプの入力レンジにより制限される
ため例えば３ヒノ１（８個の抵抗Ｒで構成する）とし、
その場合上記ファインラダー抵抗側は７ヒソト（２７−
・１２８個の抵抗γで構成する）とする。なおｌ二記各
スイッチング素子は例えばＭＯＳトランジスタにより構
成される。また第５図（ｂ）および（ｃ）中、′ｒ１１
乃至１’ ４ １はＭＯＳトランジスタで図中に符号Ｐ
を付したものはＰチャネル形、また符号ｎを付したもの
はＮチャネル形トランジスタである。また第５図（ｂ）
にお？Ｊる１１．１２は定電流源を示す。
更に第５図（Ｃ）に示される比較回路中、（・ランシス
タＴ３１ 、 Ｔ３２はト記第１図にお番Ｊる１−ラン
ジスタＴ ｌ 、 Ｔ ２に対応じており、各スイッチ
ング素子Ｓ１．ＳビおよびＳ２ 、Ｓ２’ならびにオフ
セットキャンセル用の容Ｂｃ＋，ｃ１’はそれぞれ１−
、記第１図の対応素子と同一符号が付されている。また
トランジスタｉ”３７ 、 Ｔ３８はカレントミラー回
路であって上記第１図のＬ 、 、 １．、□に対応
じており、更にトランジスタ１゛３９乃至′「４１は上
起筆１図のＣ３に対応じている。
タＴ３１ 、 Ｔ３２はト記第１図にお番Ｊる１−ラン
ジスタＴ ｌ 、 Ｔ ２に対応じており、各スイッチ
ング素子Ｓ１．ＳビおよびＳ２ 、Ｓ２’ならびにオフ
セットキャンセル用の容Ｂｃ＋，ｃ１’はそれぞれ１−
、記第１図の対応素子と同一符号が付されている。また
トランジスタｉ”３７ 、 Ｔ３８はカレントミラー回
路であって上記第１図のＬ 、 、 １．、□に対応
じており、更にトランジスタ１゛３９乃至′「４１は上
起筆１図のＣ３に対応じている。
ごこて上記比較回路ＧＯＭＰの入力端子Ｖｉｎに、ある
サンプルホールドされた入力電圧が入力された場合の該
ＡＤコンバータの動作について説明する。
サンプルホールドされた入力電圧が入力された場合の該
ＡＤコンバータの動作について説明する。
先ずファインラダー抵抗側は中央のスイッチング素子Ｓ
２０をオン状態としておいて該入力端子に対応するコー
スラダー抵抗側の電位を検索する。
２０をオン状態としておいて該入力端子に対応するコー
スラダー抵抗側の電位を検索する。
そのためには先ずコースラダー抵抗側の中央のスイッチ
ング素子Ｓ１４とその隣りのスイッチング素子（例えば
５１５）をオンとし、それにより該５１４３１５を介し
てとり出される電位との中間電位が、該Ｓ２０を介して
該比較回路ＣＯＭＰのＶｒｅｒ端子に入力される。
ング素子Ｓ１４とその隣りのスイッチング素子（例えば
５１５）をオンとし、それにより該５１４３１５を介し
てとり出される電位との中間電位が、該Ｓ２０を介して
該比較回路ＣＯＭＰのＶｒｅｒ端子に入力される。
この状態で該比較回路においては上述したように先ずス
イ・ンチング素子Ｓｌ、Ｓｌ’をそれぞれＶｉｎ端子側
およびＶｒｅｆ端子側に接続するとともにスイッチング
素子Ｓ２ 、Ｓ２’をオンとして、差動増巾部（トラン
ジスタＴ３１ 、 Ｔａ２などからなる）のオフセット
電圧を容量ＣＩ、ＣＩ’にとり込んで、上記初期化動作
が行われる。
イ・ンチング素子Ｓｌ、Ｓｌ’をそれぞれＶｉｎ端子側
およびＶｒｅｆ端子側に接続するとともにスイッチング
素子Ｓ２ 、Ｓ２’をオンとして、差動増巾部（トラン
ジスタＴ３１ 、 Ｔａ２などからなる）のオフセット
電圧を容量ＣＩ、ＣＩ’にとり込んで、上記初期化動作
が行われる。
次いで該スイッチング素子Ｓ２ 、Ｓ２’をオフにする
とともに該スイッチング素子Ｓｌ、Ｓｌ’をそれぞれＶ
ｒｅｒ端子側およびＶｉｎ端子側に切換えて、上記入力
されている入力電圧Ｖｉｎと基準電圧Ｖ ｒｅｆ との
比較が、該トランジスタＴ３１ 、 Ｔａ２；Ｔａ２
、 Ｔａ２ ； Ｔａ２ 、 Ｔａ２を介して行われ、
その際、上述したように該差動増巾部のオフセットがキ
ャンセルされる。
とともに該スイッチング素子Ｓｌ、Ｓｌ’をそれぞれＶ
ｒｅｒ端子側およびＶｉｎ端子側に切換えて、上記入力
されている入力電圧Ｖｉｎと基準電圧Ｖ ｒｅｆ との
比較が、該トランジスタＴ３１ 、 Ｔａ２；Ｔａ２
、 Ｔａ２ ； Ｔａ２ 、 Ｔａ２を介して行われ、
その際、上述したように該差動増巾部のオフセットがキ
ャンセルされる。
このようにして該比較動作が行われ、該比較回路ｃｏＭ
Ｐの出力Ｑの値（ハイレベルかロウレベルか）に応じて
該コースラダー抵抗側のスイッチング素子の切換えが行
われる。すなわち仮にＱがロウレベルであるとすれば高
電位側のスイッチング素子（例えばＳ１２と５Ｉ３）が
オンとされ、またハイレベルであるとすれば低電位側の
スイッチング素子（例えばＳｉ２と５Ｉ７）がオンとさ
れ、その状態で再び上記比較回路を繰返し動作させる（
すなわち初期化動作と比較動作を繰返す）。
Ｐの出力Ｑの値（ハイレベルかロウレベルか）に応じて
該コースラダー抵抗側のスイッチング素子の切換えが行
われる。すなわち仮にＱがロウレベルであるとすれば高
電位側のスイッチング素子（例えばＳ１２と５Ｉ３）が
オンとされ、またハイレベルであるとすれば低電位側の
スイッチング素子（例えばＳｉ２と５Ｉ７）がオンとさ
れ、その状態で再び上記比較回路を繰返し動作させる（
すなわち初期化動作と比較動作を繰返す）。
二のようにして上記比較回路の出力Ｑがロウレベルから
ハイレベルに切換る該コースラダー抵抗側の電位が決定
され、これにより該サンプルホールドされた入力電圧の
上位ピント（例えば上位３ビツト）が決定される。次い
で該比較回路の出力Ｑの値に応じて更にファインラダー
抵抗側のスイッチング素子を該素子Ｓ２０から高電位側
（Ｓ２ｎ側）あるいは低電位側（Ｓ２ｎ’側）に適宜切
換えて、その度毎に上記比較回路を動作させ（初期化動
作と比較動作を行わせ）、その際の該比較回路の出力Ｑ
から該サンプルホールドされた入力電圧の下位ビット（
例えば下位７ビツト）が決定される。
ハイレベルに切換る該コースラダー抵抗側の電位が決定
され、これにより該サンプルホールドされた入力電圧の
上位ピント（例えば上位３ビツト）が決定される。次い
で該比較回路の出力Ｑの値に応じて更にファインラダー
抵抗側のスイッチング素子を該素子Ｓ２０から高電位側
（Ｓ２ｎ側）あるいは低電位側（Ｓ２ｎ’側）に適宜切
換えて、その度毎に上記比較回路を動作させ（初期化動
作と比較動作を行わせ）、その際の該比較回路の出力Ｑ
から該サンプルホールドされた入力電圧の下位ビット（
例えば下位７ビツト）が決定される。
なお該比較回路の比較結果、すなわちその出力Ｑの値が
ハイレベルかロウレベルかに応じて、上記した各抵抗側
のスイッチング素子の選択切換えが順次自動的に行われ
るとともに、該決定されたディジタル値（例えば１０ビ
ツトの）が順次レジスタにとり込まれて君亥ザンブルホ
ールドされたアナログ電圧のディジタル変換が行われ、
次いで同様にして次のサンプルホールドされたアナログ
電圧のディジタル変換が行われる。
ハイレベルかロウレベルかに応じて、上記した各抵抗側
のスイッチング素子の選択切換えが順次自動的に行われ
るとともに、該決定されたディジタル値（例えば１０ビ
ツトの）が順次レジスタにとり込まれて君亥ザンブルホ
ールドされたアナログ電圧のディジタル変換が行われ、
次いで同様にして次のサンプルホールドされたアナログ
電圧のディジタル変換が行われる。
本発明によれば、比較的簡易な回路構成であるにも拘ら
ず、高精度なオフセット補償型比較回路をうろことがで
き、ディジタル／アナログ混載ＬＳＩや並列型ＡＤ変換
器などに多数集積した場合にも、その分解能や処理能力
を大巾に向上させることができる。
ず、高精度なオフセット補償型比較回路をうろことがで
き、ディジタル／アナログ混載ＬＳＩや並列型ＡＤ変換
器などに多数集積した場合にも、その分解能や処理能力
を大巾に向上させることができる。
第１図は、本発明の１実施例としての比較回路の基本構
成を示す図、 第２図は、本発明の他の実施例としての比較回路の基本
構成を示す図、 第３図は、本発明の更に他の実施例としての比較回路の
基本構成を示す図、 第４図は、本発明の更に他の実施例としての比較回路の
基本構成を示す図、 第５図は、本発明比較回路をＡ／Ｄ変換器に適用した場
合の全体構成と該比較回路の１具体例を例示する図、 第６図は、従来技術としてのオフセット補償型比較回路
の１例を示す図、 第７図は、従来技術としてのオフセン１〜補償型比較回
路の他の例を示す図である。 （符号の説明） Ｓｔ ＳＩ’、Ｓ２．Ｓ２’・・・スイノヂング素子
、 ＣＩ、Ｃ１’・・・容量、 Ｔ１．Ｔ２・・・ＮヂャネルＭＯ３Ｌランジスタ、Ｔｌ
”Ｊ’２ ・・・ＭＥＳ ＦＥＴ、Ｔｌ”、Ｔ２”・
・・接合型ＦＥＴ、 ＯＰ・・・オペアンプ、 ＣＯＭＰ・・・比較回路。 〉〉
成を示す図、 第２図は、本発明の他の実施例としての比較回路の基本
構成を示す図、 第３図は、本発明の更に他の実施例としての比較回路の
基本構成を示す図、 第４図は、本発明の更に他の実施例としての比較回路の
基本構成を示す図、 第５図は、本発明比較回路をＡ／Ｄ変換器に適用した場
合の全体構成と該比較回路の１具体例を例示する図、 第６図は、従来技術としてのオフセット補償型比較回路
の１例を示す図、 第７図は、従来技術としてのオフセン１〜補償型比較回
路の他の例を示す図である。 （符号の説明） Ｓｔ ＳＩ’、Ｓ２．Ｓ２’・・・スイノヂング素子
、 ＣＩ、Ｃ１’・・・容量、 Ｔ１．Ｔ２・・・ＮヂャネルＭＯ３Ｌランジスタ、Ｔｌ
”Ｊ’２ ・・・ＭＥＳ ＦＥＴ、Ｔｌ”、Ｔ２”・
・・接合型ＦＥＴ、 ＯＰ・・・オペアンプ、 ＣＯＭＰ・・・比較回路。 〉〉
Claims (1)
- 【特許請求の範囲】 １、１対のトランジスタをそなえた差動増巾部と、該差
動増巾部の各入力側に接続された容量部を有する１対の
チョッパ回路とをそなえ、該チョッパ回路により該容量
部に該差動増巾部のオフセット補正電圧を取込む期間と
、該差動増巾部に入力される入力電圧を所定の基準電圧
と比較する期間とが交互に切換えられることを特徴とす
るオフセット補償型比較回路。 ２、該１対のチョッパ回路はそれぞれ、該差動増巾部の
対応する入力側に接続された容量部と、該容量部の入力
側に接続された第１のスイッチと、該容量部と該差動増
巾部入力側との接続点および該差動増巾部出力側の間に
接続された第２のスイッチとをそなえ、該第１のスイッ
チによりその一方から入力電圧を取込むとともにその他
方から基準電圧を取込む期間と、該一方から基準電圧を
取込むとともに該他方から入力電圧を取込む期間とが交
互に切換えられ、該第２のスイッチは該第１のスイッチ
の切換えに応じてオン又はオフとされる、請求項１に記
載のオフセット補償型比較回路。 ３、該１対のチョッパ回路の一方は、該差動増巾部の対
応する入力側に接続された容量部と、該容量部の入力側
に接続された第１のスイッチと、該容量部と該差動増巾
部入力側との接続点および該差動増巾部出力側の間に接
続された第２のスイッチとをそなえ、該１対のチョッパ
回路の他方は、該容量部と該第２のスイッチのみをそな
えるとともに該容量部の入力側に基準電圧が供給され、
該第１のスイッチにより入力電圧を取込む期間と基準電
圧を取込む期間とが交互に切換えられ、該第２のスイッ
チは該第１のスイッチの切換えに応じてオン又はオフと
される、請求項１に記載のオフセット補償型比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311489A JPH02194365A (ja) | 1989-01-24 | 1989-01-24 | オフセット補償型比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311489A JPH02194365A (ja) | 1989-01-24 | 1989-01-24 | オフセット補償型比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02194365A true JPH02194365A (ja) | 1990-07-31 |
Family
ID=11824131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311489A Pending JPH02194365A (ja) | 1989-01-24 | 1989-01-24 | オフセット補償型比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02194365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102857199A (zh) * | 2011-06-29 | 2013-01-02 | 格罗方德半导体公司 | 差动比较器 |
-
1989
- 1989-01-24 JP JP1311489A patent/JPH02194365A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102857199A (zh) * | 2011-06-29 | 2013-01-02 | 格罗方德半导体公司 | 差动比较器 |
| US20130002350A1 (en) * | 2011-06-29 | 2013-01-03 | Globalfoundries Inc. | Differential Comparator |
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