CN102857199A - 差动比较器 - Google Patents

Abstract

本发明涉及一种差动比较器，比较器包含具第一和第二输入端及第一和第二输出端的差动放大器。输入级是可操作以接收第一和第二输入信号。所述输入级包含分别地耦合至所述第一和第二输入端的第一和第二电容。电路是可操作的，当在偏移消除相位期间，分别地耦合所述第一和第二电容至所述第一和第二输出端，以选择性地耦合所述第一输入信号至所述第一电容及所述第二输入信号至所述第二电容，以及当在比较相位期间，绝缘所述第一和第二电容与所述第一和第二输出端，以选择性地耦合所述第二输入信号至所述第一电容及所述第一输入信号至所述第二电容。

Description

差动比较器

技术领域

所揭露主题大体是关于制造，且更特别地，是关于具模拟比较器的电子电路且也相关于包含模拟比较器电路的集成电路装置与设计。

背景技术

在电子设计和电路中，信号电平的振幅经常须由指定的准确度来决定。为此目的，多个技术已发展出包含第一信号电平与第二信号电平的比较以判断所述第一信号电平比较于第二信号电平是否较高或较低。这样，各自的电子电路可对这二个信号那一个具较高信号电平的问题提供数字反应。

当所述二个信号电平至少一者可连续地变化，相应的电子电路通常可被称为比较器或模拟比较器。这样的模拟比较器电路可用在信号与参考信号比较的情况，参考信号可表示为实质上不变的参考或不同的参考，从而当所述信号横跨所述参考信号所定义的阈值时由数字反应来指示。

比较器电路通常包括适当地设计的输入级，包含一对输入晶体管，可接收各自的输入信号。所述比较器可产生差动电压，差动电压的变化是取决于所述输入信号的差异。可供给所述差动电压至输出级，输出级通常设计以提供取决于横跨所述差动输入级的电压的二个预定义的输出信号电平。因此，对于先进的申请，所述比较器各种各样元件的特性必须互相匹配以在所述二个输入信号的差异的所需最低数值下获得所述输出信号的改变。而且，所述比较器电路对于所述输入信号的反应通常应该尽可能稳定变化的操作情况，例如不同温度，变化的供给电压，电路组件老化，以及任何其它环境影响，例如湿度，压力等等。通常补偿技术是复杂且可能要求先进和复杂模拟电路，可能增加全体的设计复杂性和产品成本。

这文件的这部分想要介绍技术领域的各种各样方面，其相关于下方描述的及/或权利要求的所揭露技术主题的各种各样方面。这部分提供背景信息以促进对所揭露技术主题的各种各样方面更佳了解。应理解的是，在这文件的这部分的状态是由此理解，并没有背景技术的承认。所揭露技术主题指导以克服，或至少减少影响，一或多个上方阐明的问题。

发明内容

为供基本理解所揭露技术主题的一些方面，下列提出简化的总结。

这总结并非所揭露技术主题的详尽总览。它不是想要确认所揭露技术主题的关键或重要元件或者是描绘所揭露技术主题的范畴。唯一目的是要以简化的形式提出一些观念作为以下更详细描述的序言。

所揭露技术主题的一方面是针对比较器。所述比较器包含具第一和第二输入端及第一和第二输出端的差动放大器。输入级是可操作以接收第一和第二输入信号。所述输入级包含分别地耦合至所述第一和第二输入端的第一和第二电容。电路是可操作的，当在偏移消除相位期间，分别地耦合所述第一和第二电容至所述第一和第二输出端，以选择性地耦合所述第一输入信号至所述第一电容及所述第二输入信号至所述第二电容，且当在比较相位期间，绝缘所述第一和第二电容与第一和所述第二输出端，以选择性地耦合所述第二输入信号至所述第一电容及所述第一输入信号至所述第二电容，。

所揭露技术主题的另一方面是针对比较第一和第二输入信号的方法。所述第一输入信号耦合至第一电容且所述第二输入信号耦合至第二电容。所述第一和第二电容分别地耦合至差动放大器的第一和第二输入端。等化所述差动放大器以储存在所述第一电容上所述第一输入信号的电压和所述差动放大器的阈电压之间的差异，以及储存在所述第二电容上所述第二输入信号的电压和所述差动放大器的阈电压之间的差异。在等化所述差动放大器以后耦合，所述第一输入信号耦合至所述第二电容且所述第二输入信号耦合至所述第一电容。放大在所述差动放大器的所述第一和第二输入信号之间的差异。产生第一逻辑输出以反应指示所述第一输入信号具有高于第二输入信号的电压的所述放大差异，以及产生第二逻辑输出以反应指示所述第一输入信号具有低于第二输入信号的电压的所述放大差异。

附图说明

所揭露技术主题此后将参考附图图式来描述，其中相同的参考编号是指相同的元件，且：

图1A为依据本技术主题一说明实施例的比较器的电路图，这理所述比较器是在第一逻辑状态；

图1B为图1A所述比较器在第二逻辑状态的电路图；

图2为用在所述图1的比较器的通道闸的电路图；且

图3为说明所述比较器的操作的时序图。

尽管所揭露技术主题是容易做成各种各样修改和其它替代，但是于此仍以附图为例显示所揭露技术主题的特定具体实施例及详细地描述。然而，应该理解，本文所描述的特定具体实施例并非用以限制所揭露技术主题于此所揭露的特别形式，反而是，本发明是要涵盖落入依照附上的权利要求所界定的本发明精神及范畴内的所有修改、等价及替代。

具体实施方式

下面将描述一个或多个所揭露技术主题的具体实施例。具体地目的为所述实施例和所包含的说明于此不限制所揭露技术主题，但包含来自下列权利要求范围内的实施例部分和不同实施例元件的那些实施例的修改形式。应当明白的，在开发任一此类的实际具体实施例时，如在任何工程或设计计划，必须做许多实施-具体决策以达到开发人员的特定目标，例如遵守与系统相关及与商务相关的限制，这些都会随着每一个具体实作而有所不同。而且，应当明白的，类开发即复杂又花时间，决不是本领域一般技术人员在阅读本揭示内容后即可实作的例行工作。在本申请没有对所述揭露技术主题是认为关键或必要，除非明确指示为“关键”或“必要”。

此时以参照附图来描述本发明。示意地图示于附图的各种结构、系统及装置仅供解释以及避免本领域技术人员所习知的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与相关领域技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与本领域技术人员所理解的普通惯用意思不同定义)是想要用术语或片语的一致用法来暗示。在这个意义上，希望术语或片语具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。

现在参照附图，其中，相同的参考号码于几个视图中是对应类似组件，且具体地，参照图1A，在上下文中所揭露技术主题是描述比较器10。所述比较器包含输入级15、第一差动放大器级20、第二差动放大器级30、第三差动放大器级40、输出级50、及时钟产生器60。

所述输入级15包含通道闸16A、16B，分别地耦合以接收输入信号(VIN)和参考信号(VREF)，及选择性地路由所述输入信号或所述参考信号至输入级电容18A。耦合通道闸17A、17B以选择性地路由所述输入信号或所述参考信号至输入级电容18B。

所述第一差动放大器级20包含分别地耦合至所述电容18A、18B，及分别地耦合至输入端21A、21B的通道闸22A、23A。P型上拉晶体管24A、24B分别地耦合至所述通道闸22A、23A，且N型下拉晶体管25A、25B分别地耦合至所述电容18A、18B。所述上拉晶体管24A、24B的源极耦合至高参考电压VDD，且所述下拉晶体25A、25B的源极经下拉电阻26耦合至低参考电压VSS。所述第一差动放大器级20的所述输出端27A、27B分别地提供至中间级电容80A、80B。

所述中间级电容80A、80B是提供输入至所述第二差动放大器级30。所述第二差动放大器级30本质上具有如所述第一差动放大器20的相同构造。第二差动放大器级30包含分别地耦合至所述电容80A、80B，及分别地耦合至输入端31A、31B的通道闸32A、33A。P型上拉晶体管34A、34B分别地耦合至所述通道闸32A、33A，且N型下拉晶体管35A、35B分别地耦合至所述电容80A、80B。所述上拉晶体管34A、34B的源极耦合至VDD，且所述下拉晶体管35A、35B的源极经下拉电阻36耦合至VSS。提供所述第二差动放大器级30的所述输出端37A、37B至所述第三差动放大器级30的所述输入端41A、41B。

所述第三差动放大器级40包含P型上拉晶体管44A、44B和N型下拉晶体管45A、45B。所述N型下拉晶体管45A、45B耦合至所述第二差动放大器级30的输出。所述上拉晶体管44A、44B的源极耦合至VDD，且所述下拉晶体管45A、45B的源极经下拉电阻46耦合至VSS。提供所述第三差动放大器级40的输出端47A至所述输出级50。所述第三差动放大器级40的所述其它输出端47B则离开为未连接。

所述输出级50包含连接至所述输出端47A的取样锁存器52。经由反相器54、56传送所述取样锁存器52的输出，从而提供的数字输出信号，OUT，以指示所述输入信号是否高于所述参考信号(逻辑“1”)或所述输入信号是低于所述参考信号(逻辑“0”)。

所述时钟产生器60包含耦合以接收致能信号，EN，及耦合至外部时钟信号，CLK的AND闸61。由所述AND闸61的输出定时数据正反器62。所述时钟信号由反相器65来反相，且当所述时钟输入至第二数据正反器63时接收所述反相的时钟信号。提供所述数据正反器62的输出至反相器64且然后反馈至所述数据正反器62的输入，从而引起所述数据正反器62的输出以转换于每个时钟周期的所述下降边缘。这样，所述数据正反器62担任产生输出时钟信号的时钟分频器，如此的输出时钟为所述输入时钟信号(CLK/2)频率的一半。

所述第二数据正反器63的输出也由反相器66反相并反馈其至输入。因为提供至所述数据正反器63的所述时钟信号是反相的，其在所述CLK信号的所述上升边缘转换。这样，所述反相器66的输出定义为取样时钟信号，CLKS，代表所述输入时钟信号除以2(CLK/2)而由一半时钟周期所延迟。

使用所述反相器64的输出以产生时钟信号，CLKI和CLKIB，用于控制所述通道闸16A、16B、17A、17B、22A、23A、32A、33A。提供所述反相器64的输出至反相器67、68、69的第一网络，以延迟所述时钟信号和产生所述CLKI信号。也提供所述反相器64的输出至反相器70、71、72、73的第二网络以延迟所述时钟信号和产生所述CLKIB信号。提供横跨-耦合反相器74、74以补偿在所述CLKI-路径(2反相器)和所述CLKIB-路径(3反相器)之间的延迟差异。由于在交换期间的正反馈，所述横跨-耦合反相器74、75具相对地快速交换习性，从而支持所述CLKIB-路径的交换。这种布置提供所述CKLKI的所述边缘和CLKIB的所述对应边缘更对称的形状。

现在转看图2，提供示范的通道闸200A、200B的电路图。所述通道闸200A包含由所述CLKI信号所控制的N型晶体管210A以及由所述CLKIB信号所控制的P型晶体管220A。因此，当所述CLKI信号为高且所述CLKIB信号为低时，关闭所述通道闸200A。所述通道闸200B包含由所述CLKIB信号所控制的N型晶体管210B以及由所述CLKI信号所控制的P型晶体管220B。因此，当所述CLKI信号为高且所述CLKIB信号为低时，打开所述通道闸200B。这样，所述通道闸200A、200B操作于互补逻辑状态。于图1A中所示的比较器10，所述通道闸16A、17A、22A、23A、32A、33A具有如所述通道闸200A的相同逻辑方向，且所述通道闸16B、17B具有如所述通道闸200B的相同逻辑方向。

返回到图1A，是说明所述通道闸16A、16B、17A、17B、22A、23A、32A、33A在对应CLKI=高(High)和CLKIB=低(Low)的逻辑状态，其代表所述比较器10的偏移消除相位。关闭所述“A”通道闸，并打开所述“B”通道闸。在这样相位中，通过连接所述差动放大器级20的所述输出端27A、27B至所述输入端21A、21B，所述通道闸22A、23A、32A、33A保持所述第一和第二差动放大器级20、30处于VDD/2的工作点。所述通道闸16A路由所述输入信号，VIN，至所述电容18A，且所述通道闸17A路由所述参考信号，VREF，至所述电容18B。因此，所述输入电压差异(VIN-VREF)和所述第一差动放大器级的所述位移电压储存在所述电容18A、18B。所述电容18A储存在所述输入电压和所述第一差动放大器级20的所述阈电压之间的差异，及所述电容18B储存在所述参考电压和所述第一差动放大器级20的所述阈电压之间的差异。所述第一差动放大器级20的所述输出电压和第二差动放大器级30的所述位移电压储存在所述电容80A、80B。所述第二差动放大器级30以所述第一差动放大器级20相同方式操作。

图1B是说明所述通道闸16A、16B、17A、17B、22A、23A、32A、33A在对应CLKI=低(Low)和CLKIB=高(High)的第二逻辑状态，其代表所述比较器10的比较相位。打开所述“A”通道闸，并关闭所述“B”通道闸。随着所述通道闸22A、23A、32A、33A打开，所述第一和第二差动放大器级20、30操作如放大器。所述通道闸16B路由所述参考电压，VREF，至所述电容18A，且所述通道闸17B路由所述输入电压，VIN，至所述电容18B，从而反转了极性。由于极性反转，至所述第一差动放大器级20的所述输入变为：

(VIN-VREF)-(VREF-VIN)=2(VIN-VREF)。

储存在所述电容18A、18B的所述输入电压是通过所有三个差动放大器电压级20、30、40来放大。所述取样锁存器52锁存所述第三差动放大器级40的所述输出电压。

在说明的实施例中，所述第三差动放大器级40是无位移消除的简单差异放大器。因为所述第一和第二差动放大器级20、30提供充分地放大的输出信号，可省略在所述第三差动放大器级40的位移消除。虽然已说明差动放大器级20、30、40，且仅所述第一和第二级20、30包含位移消除，可设想到，级的数目可改变，如同具有位移消除的级的数目。

所述时钟产生器60定义所述CLKI、CLKIB，和CLKS信号的相对时序以控制所述比较器10的相位。图3为说明所述比较器10的操作的时序图300。所述取样时钟，CLKS，代表所述输入时钟信号，CLK，除以2并延迟一半周期。所述时钟信号，CLKI和CLKIB(没显示出)为所述输入时钟信号除以2、CLK/2的互补版本。所述CLKI和CLKIB信号的作用在所述取样锁存器52接收的所述信号是显着的，如所示的SL信号。图1A所说明的所述偏移消除相位，当CLKI=高(High)和CLKIB=低(LOW)，所述第一和第二差动放大器级20、30的输出等化在VDD/2，如点310所表示。图1B所说明的所述比较相位，当CLKI=低(LOW)和CLKIB=高(HIGH)，所述级联的差动放大器级20、30、40的输出呈现所述输入至所述取样锁存器52，如点320所表示。所述的取样锁存器52记录在所述SCLK信号的上升边缘上所述SL信号的数值。

注意在点320的取样以后，所述输入信号，VIN，从所述参考电压，VREF，之上转变至所述参考电压之下。在下一个比较相位期间，所述取样锁存器52检测在点330的改变。于稍后时间，所述输入信号再次转变为高，且所述取样锁存器52检测在点340的改变。

于此描述的所述比较器10表现出增加的测量准确度及对少于1mV的电压差异是灵敏的。由于所述位移补偿，所述测量准确度是独立于技术变动。所述比较器10也表现出好的供给/接地噪声抵抗力和在宽温带及供给电压范围的稳固操作。

以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。此外，除非在以下权利要求有提及，不希望限制于此所示的构造或设计的细节。因此，显然可变更或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在所揭露技术主题的范围和精神内。因此，本文提出以下的权利要求寻求保护。

Claims (20)

1.一种比较器，包括：

差动放大器，具有第一和第二输入端及第一和第二输出端；

输入级，可操作以接收第一和第二输入信号，所述输入级包括分别地耦合至所述第一和第二输入端的第一和第二电容；以及

电路，可操作于：

当在偏移消除相位期间，所述第一和第二电容分别地耦合至所述第一和第二输出端，选择性地耦合所述第一输入信号至所述第一电容及所述第二输入信号至所述第二电容；及

当在比较相位期间，所述第一和第二电容与第一和第二输出端绝缘，选择性地耦合所述第二输入信号至所述第一电容及所述第一输入信号至所述第二电容。

2.根据权利要求1所述的比较器，进一步包括输出级，耦合至所述第一或第二输出端的至少一者且可操作以产生反应所述第一输入信号的电压高于所述第二输入信号的第一逻辑输出以及反应所述第一输入信号的电压低于第二输入信号的第二逻辑输出。

3.根据权利要求2所述的比较器，其特征在于所述输出级包括锁存器。

4.根据权利要求1所述的比较器，其特征在于所述电路包括：

第一和第二交换器，由第一控制信号所控制以选择性地耦合所述第一输入信号至所述第一电容及所述第二输入信号至所述第二电容；以及

第三和第四交换器，由第二控制信号所控制以选择性地耦合所述第二输入信号至所述第一电容及所述第一输入信号至第二电容，其中，所述第二控制信号相对于所述第一控制信号是反相的。

5.根据权利要求4所述的比较器，其特征在于所述电路进一步包括第五和第六交换器，由所述第一控制信号所控制以选择性地耦合所述第一输出端至所述第一电容及所述第二输出端至所述第二电容。

6.根据权利要求5所述的比较器，进一步包括时钟产生器，可操作以产生所述第一和第二控制信号。

7.根据权利要求1所述的比较器，其特征在于所述差动放大器包括第一级，包含所述第一和第二输入端耦合至所述第一和第二电容及第一和第二中间输出端，所述比较器进一步包括第三和第四电容，分别地耦合至所述第一和第二中间输出端，且所述差动放大器进一步包括第二级，具有第一和第二中间输入端分别地耦合至所述第三和第四电容。

8.根据权利要求7所述的比较器，其特征在于所述第二级包括所述第一和第二输出端，且所述比较器进一步包括耦合至所述第一或第二输出端的至少一者的输出级且可操作以产生反应所述第一输入信号的电压高于所述第二输入信号的第一逻辑输出以及反应所述第一输入信号的电压低于第二输入信号的第二逻辑输出。

9.根据权利要求7所述的比较器，其特征在于第二级包括所述第一和第二输出端，且所述电路包括：

第一和第二交换器，由第一控制信号所控制以选择性地分别地耦合所述第一输入信号至所述第一电容及所述第二输入信号至所述第二电容；

第三和第四交换器，由第二控制信号所控制以选择性地分别地耦合所述第二输入信号至所述第一电容及所述第一输入信号至所述第二电容，其中，所述第二控制信号相对于所述第一控制信号是反相的；

第五和第六交换器，由所述第一控制信号所控制以选择性地分别地耦合所述第一中间输出端至所述第一电容及所述第二中间输出端至所述第二电容；以及

第七和第八交换器，由所述第一控制信号所控制以选择性地分别地耦合所述输出端至所述第三电容及所述第二输出端至所述第四电容。

10.根据权利要求9所述的比较器，进一步包括时钟产生器，可操作以产生所述第一和第二控制信号。

11.根据权利要求7所述的比较器，其特征在于所述差动放大器包括第三级，包括第一和第二第三级输入端分别地耦合至所述中间输出端，及包括所述第一和第二输出端，且所述比较器进一步包括输出级，耦合至所述第一或第二输出端的至少一者并可操作以产生反应所述第一输入信号的电压高于第二输入信号的第一逻辑输出以及反应所述第一输入信号的电压低于第二输入信号的第二逻辑输出。

12.根据权利要求1所述的比较器，其特征在于所述差动放大器包括：

第一和第二下拉晶体管，分别地耦合在所述第一和第二输出端和低参考电压端之间，且具有闸输入耦合至所述第一和第二输入端；以及

第一和第二上拉晶体管，分别地耦合在所述第一和第二输出端和高参考电压端之间，且具有闸输入耦合至所述第二输出端。

13.根据权利要求1所述的比较器，其特征在于所述差动放大器包括多个级。

14.一种比较第一和第二输入信号的方法，包括：

耦合所述第一输入信号至第一电容以及所述第二输入信号至第二电容；

分别地耦合所述第一和第二电容至差动放大器的第一和第二输入端；

等化所述差动放大器以储存在所述第一电容上所述第一输入信号的电压和所述差动放大器的阈电压之间的差异以及储存在所述第二电容上所述第二输入信号的电压和所述差动放大器的阈电压之间的差异；

在等化所述差动放大器以后耦合所述第一输入信号至所述第二电容和所述第二输入信号至所述第一电容；

放大在所述差动放大器中所述第一和第二输入信号之间的差异；以及

产生反应指示所述第一输入信号的电压高于第二输入信号的所述放大差异的第一逻辑输出及反应指示所述第一输入信号的电压低于第二输入信号的所述放大差异的第二逻辑输出的。

15.根据权利要求14所述的方法，其特征在于等化所述差动放大器包括分别地耦合所述差动放大器的所述第一和第二输入端至所述差动放大器的第一和第二输出端。

16.根据权利要求14所述的方法，进一步包括在放大所述差异之前，绝缘所述差动放大器的所述第一和第二输入端与所述差动放大器的第一和第二输出端。

17.根据权利要求14所述的方法，进一步包括：

使用第一控制信号来控制第一和第二交换器以选择性地耦合所述第一输入信号至所述第一电容及所述第二输入信号至所述第二电容；以及

使用第二控制信号来控制第三和第四交换器以选择性地耦合所述第二输入信号至所述第一电容及所述第一输入信号至所述第二电容，其中，所述第二控制信号相对于所述第一控制信号是反相的。

18.根据权利要求17所述的方法，其特征在于等化所述差动放大器进一步包括使用所述第一控制信号来控制第五和第六交换器以选择性地耦合所述差动放大器的第一输出端至所述第一电容及所述差动放大器的第二输出端至所述第二电容。

19.根据权利要求14所述的方法，其特征在于所述差动放大器包含多个级，包含耦合至所述第一和第二输入端的第一级，且所述方法进一步包括：

分别地耦合所述第一级的第一和第二中间输出端至第三和第四电容；

分别地耦合所述第三和第四电容至所述差动放大器的第二级的第一和第二中间输入端；

同时地等化所述第一和第二级以储存在所述第一电容上所述第一输入信号的电压和所述第一级的阈电压之间的差异，储存在所述第二电容上所述第二输入信号的电压和所述第一级的所述阈电压之间的差异，储存在所述第三电容上所述第一输入信号的电压和所述第二级的阈电压之间的差异，及储存在所述第四电容上所述第二输入信号的电压和所述第二级的阈电压之间的差异；以及

同时地放大在所述第一和第二级中的所述差异。

20.根据权利要求19所述的方法，其特征在于所述差动放大器包含耦合至所述第二级的第三级，以及所述方法进一步包括同时地放大在所述第一、第二、和第三级中的所述差异。

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