TW201308907A - 差分式比較器 - Google Patents

Abstract

比較器包含具有第一及第二輸入端和第一及第二輸出端的差分式放大器。可操作輸入級以接收第一及第二輸入信號。該輸入級包含分別地耦合至該第一及第二輸入端的第一及第二電容。電路是可操作的，當在偏移消除相位期間，分別地耦合該第一及第二電容至該第一及第二輸出端，以選擇性地耦合該第一輸入信號至該第一電容及該第二輸入信號至該第二電容，以及當在比較相位期間，絕緣該第一及第二電容與該第一及第二輸出端，以選擇性地耦合該第二輸入信號至該第一電容及該第一輸入信號至該第二電容。

Description

差分式比較器

一般而言，本發明係有關於製造，尤指一種具有模擬比較器的電子電路，且包含類比比較器電路的積體電路裝置及設計。

在電子設計及電路中，信號位準的振幅經常須由指定的準確度來決定。為了此目的，複數個技術已被發展出包含第一信號位準與第二信號位準的比較，以判斷該第一信號位準與第二信號位準相比較是否為較高或較低。因此，各自的電子電路可對這二個信號具較高信號位準之一者的問題提供數位反應。

當該二個信號位準至少一者可連續地變化，相應的電子電路通常可被稱為比較器或模擬比較器。這樣的類比比較器電路可用在信號與參考信號比較的情況，參考信號可表示為實質上不變的參考或不同的參考，從而當該信號超過該參考信號所定義的臨界值時，可藉由數位反應來指示。

比較器電路通常包括適當地設計的輸入級，包含一對輸入電晶體，可接收各自的輸入信號。該比較器可產生差分式電壓，差分式電壓的變化是取決於該輸入信號的差值。可供給該差分式電壓至輸出級，該輸出級通常被設計以提供取決於橫跨該差分式輸入級電壓的二個預先定義之輸出信號位準。因此，對於複雜精密的應用，該比較器的各種元件特性必須互相匹配，以在該二個輸入信號之差值 的所需最低數值下獲得該輸出信號的改變。而且，該比較器電路對於該輸入信號的反應通常應該盡可能的穩定變化之操作情況，例如不同溫度、變化的供給電壓、電路元件老化、以及任何其他環境影響，例如濕度、壓力等等。通常補償技術是複雜且可能要求精密的及複雜的類比電路，可能增加整體的設計複雜性及產品成本。

本文的這部分之目的是介紹本技術領域的各種方面，其可能相關於以下描述的及/或申請專利範圍所揭露標的的各種方面。這部分提供背景信息以促進對所揭露標的之各種方面更佳瞭解。應理解的是，在本文的這部分之陳述可被理解，而不是對先前技術的承認。所揭露標的針對克服或至少減少影響一個或多個以上闡明的問題。

為了提供對所揭露標的之一些方面的基本理解，以下提出所揭露標的之簡化發明內容。此發明內容並非為所揭露標的的詳盡總覽，其目的並非為確認所揭露標的之關鍵或重要元件、或者是描繪所揭露標的之範疇。唯一目的是要以簡化的形式提出一些觀念作為以下更詳細描述的序言。

所揭露標的之一方面是針對比較器。該比較器包含具有第一及第二輸入端和第一及第二輸出端的差分式放大器。該輸入級為可操作以接收第一及第二輸入信號。該輸入級包含分別地耦合至該第一及第二輸入端之第一及第二電容。當在偏移消除相位期間，可操作電路以分別地耦合 該第一及第二電容至該第一及第二輸出端，且選擇性地耦合該第二輸入信號至該第一電容、及該第一輸入信號至該第二電容，且當在比較相位期間，絕緣該第一及第二電容與該第一及第二輸出端。

所揭露標的之另一方面是針對比較第一及第二輸入信號的方法。該第一輸入信號耦合至第一電容以及該第二輸入信號耦合至第二電容。該第一及第二電容分別地耦合至差分式放大器的第一及第二輸入端。等化該差分式放大器，以儲存在該第一電容上該第一輸入信號的電壓及該差分式放大器的臨界電壓之間的差值，以及儲存在該第二電容上該第二輸入信號的電壓及該差分式放大器的臨界電壓之間的差值。在等化該差分式放大器之後，耦合該第一輸入信號至該第二電容以及耦合該第二輸入信號至該第一電容。放大在該差分式放大器中的第一及第二輸入信號之間的差值。產生第一邏輯輸出以反應指示該第一輸入信號具有高於第二輸入信號的電壓之該放大差值，且產生第二邏輯輸出以反應指示該第一輸入信號具有低於第二輸入信號的電壓之該放大差值。

以下將描述一個或多個所揭露標的之具體實施例。具體地目的為該實施例及所包含的說明於此不限制所揭露標的，但包含來自以下申請專利範圍之範圍內的實施例部分以及不同實施例的元件組合。應當明白，在開發任一此類的實際具體實施例時，如在任何工程或設計計畫，必須做 許多實施-具體決策，以達到開發人員的特定目標，例如，遵守與系統相關及與商務相關的限制，這些都會隨著每一個具體實作而有所不同。此外，應當明白，此類開發工作即複雜又耗時，決不是本領域中一般技術人員在閱讀本揭示內容後即可實作的例行工作。在本申請沒有對該揭露標的被認為關鍵或必要，除非明確指示為「關鍵」或「必要」。

現在參照附圖來描述本發明，示意地圖示於附圖的各種結構、系統及裝置僅供解釋，以及避免本領域中技術人員所習知的細節混淆本發明。儘管如此，仍包含附圖用以描述及解釋本揭示內容的示範實施例。應使用與相關領域中的技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與本領域中的技術人員所理解之普通慣用意思不同定義)想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同於本領域中的技術人員所理解的意思)，則會在本專利說明書中直接明白地提供特定定義的方式，清楚地陳述用於該術語或片語的特定定義。

現在參照附圖，其中，相同的參考號碼於許多圖式中對應類似元件，並且具體地參照第1A圖，在上下文中所揭露標的是描述比較器10。該比較器包含輸入級15、第一差分式放大器級20、第二差分式放大器級30、第三差分式放大器級40、輸出級50及時鐘產生器60。

該輸入級15包含通道閘16A、16B，分別地耦合以接 收輸入信號(VIN)及參考信號(VREF)，且選擇性地安排該輸入信號或該參考信號至輸入級電容18A。耦合通道閘17A、17B以選擇性地安排該輸入信號或該參考信號至輸入級電容18B。

該第一差分式放大器級20包含分別地耦合至該電容18A、18B，以及分別地耦合至輸入端21A、21B的通道閘22A、23A。P型上拉電晶體24A、24B分別地耦合至該通道閘22A、23A，且N型下拉電晶體25A、25B分別地耦合至該電容18A、18B。該上拉電晶體24A、24B的源極耦合至高參考電壓VDD，且該下拉晶體25A、25B的源極經下拉電阻26耦合至低參考電壓VSS。該第一差分式放大器級20的輸出端27A、27B分別地提供至中間級電容80A、80B。

該中間級電容80A、80B提供輸入至該第二差分式放大器級30。該第二差分式放大器級30本質上具有如該第一差分式放大器20的相同構造。第二差分式放大器級30包含分別地耦合至該電容80A、80B，以及分別地耦合至輸入端31A、31B的通道閘32A、33A。P型上拉電晶體34A、34B分別地耦合至該通道閘32A、33A，且N型下拉電晶體35A、35B分別地耦合至該電容80A、80B。該上拉電晶體34A、34B的源極耦合至VDD，且該下拉電晶體35A、35B的源極經下拉電阻36耦合至VSS。提供該第二差分式放大器級30的輸出端37A、37B至該第三差分式放大器級30的輸入端41A、41B。

該第三差分式放大器級40包含P型上拉電晶體44A、 44B及N型下拉電晶體45A、45B。該N型下拉電晶體45A、45B耦合至該第二差分式放大器級30的輸出。該上拉電晶體44A、44B的源極耦合至VDD，且該下拉電晶體45A、45B的源極經下拉電阻46耦合至VSS。提供該第三差分式放大器級40的輸出端47A至該輸出級50。該第三差分式放大器級40的其他輸出端47B則遺留未連接。

該輸出級50包含連接至該輸出端47A的取樣閂鎖器52。經由反相器54、56傳送該取樣閂鎖器52的輸出，從而提供數位輸出信號OUT，以指示該輸入信號是否高於該參考信號(邏輯「1」)或該輸入信號低於該參考信號(邏輯「0」)。

該時鐘產生器60包含耦合以接收致能信號EN，以及耦合至外部時鐘信號CLK的AND閘61。由該AND閘61的輸出定時資料正反器62。該時鐘信號由反相器65來反相，且當該時鐘輸入至第二資料正反器63時，接收該反相的時鐘信號。提供該資料正反器62的輸出至反相器64，且然後回饋至該資料正反器62的輸入，從而引起該資料正反器62的輸出以轉換於每一時鐘週期的下降邊緣。這樣，該資料正反器62擔任產生輸出時鐘信號的時鐘分頻器，如此的輸出時鐘為該輸入時鐘信號(CLK/2)頻率的一半。

該第二資料正反器63的輸出亦由反相器66反相並回饋其至輸入。因為提供至該資料正反器63的時鐘信號是反相的，其轉換於該CLK信號的上升邊緣。因此，該反相器66的輸出定義為取樣時鐘信號CLKS，代表該輸入時鐘信號 除以2(CLK/2)且由一半時鐘週期所延遲。

使用該反相器64的輸出以產生時鐘信號CLKI及CLKIB，用於控制該通道閘16A、16B、17A、17B、22A、23A、32A、33A。提供該反相器64的輸出至反相器67、68、69的第一網路，以延遲該時鐘信號及產生該CLKI信號。亦提供該反相器64的輸出至反相器70、71、72、73的第二網路以延遲該時鐘信號及產生該CLKIB信號。提供橫跨-耦合反相器74、74以補償在該CLKI-路徑(2反相器)及該CLKIB-路徑(3反相器)之間的延遲差值。由於在交換期間的正回饋，該橫跨-耦合反相器74、75具有相對地快速交換特性，從而支援該CLKIB-路徑的交換。這種排列提供該CKLKI的邊緣及CLKIB的對應邊緣更為對稱的形狀。

現在參照第2圖，提供示範的通道閘200A、200B之電路圖。該通道閘200A包含由該CLKI信號控制的N型電晶體210A，以及由該CLKIB信號控制的P型電晶體220A。因此，當該CLKI信號為高及該CLKIB信號為低時，關閉該通道閘200A。該通道閘200B包含由該CLKIB信號控制的N型電晶體210B，以及由該CLKI信號控制的P型電晶體220B。因此，當該CLKI信號為高及該CLKIB信號為低時，打開該通道閘200B。因此，該通道閘200A、200B操作於互補邏輯狀態。於第1A圖中所示的比較器10，該通道閘16A、17A、22A、23A、32A、33A具有如該通道閘200A的相同邏輯方向，且該通道閘16B、17B具有如該通道閘200B的相同邏輯方向。

參照第1A圖，係說明該通道閘16A、16B、17A、17B、22A、23A、32A、33A在對應CLKI=高(High)及CLKIB=低(Low)的邏輯狀態，其代表該比較器10的偏移消除相位。關閉該「A」通道閘，並打開該「B」通道閘。在這樣相位中，藉由連接該差分式放大器級20的輸出端27A、27B至該輸入端21A、21B，該通道閘22A、23A、32A、33A保持該第一及第二差分式放大器級20、30處於VDD/2的工作點。該通道閘16A安排該輸入信號VIN至該電容18A，且該通道閘17A安排該參考信號VREF至該電容18B。因此，該輸入電壓差值(VIN-VREF)及該第一差分式放大器級的位移電壓儲存在該電容18A、18B。該電容18A儲存在該輸入電壓及該第一差分式放大器級20的臨界電壓之間的差值，且該電容18B儲存在該參考電壓及該第一差分式放大器級20的臨界電壓之間的差值。該第一差分式放大器級20的輸出電壓及第二差分式放大器級30的位移電壓儲存在該電容80A、80B。該第二差分式放大器級30以該第一差分式放大器級20相同方式操作。

第1B圖係說明該通道閘16A、16B、17A、17B、22A、23A、32A、33A在對應CLKI=低(Low)及CLKIB=高(High)的第二邏輯狀態，其代表該比較器10的比較相位。打開該「A」通道閘，並關閉該「B」通道閘。隨著該通道閘22A、23A、32A、33A打開，該第一及第二差分式放大器級20、30操作如放大器。該通道閘16B安排該參考電壓VREF至該電容18A，且該通道閘17B安排該輸入電壓VIN至該電 容18B，從而反轉極性。由於極性反轉，至該第一差分式放大器級20的輸入變為：(VIN-VREF)-(VREF-VIN)=2(VIN-VREF)。

儲存在該電容18A、18B的輸入電壓係藉由全部三個差分式放大器電壓級20、30、40來放大。該取樣閂鎖器52鎖存該第三差分式放大器級40的輸出電壓。

在說明的實施例中，該第三差分式放大器級40是一種無位移消除的簡單差值放大器。因為該第一及第二差分式放大器級20、30提供充分地放大的輸出信號，可省略在該第三差分式放大器級40的位移消除。雖然已說明差分式放大器級20、30、40，且僅該第一及第二級20、30包含位移消除，可設想到級數可改變，如同具有位移消除之級數。

該時鐘產生器60定義該CLKI、CLKIB及CLKS信號的相對時序以控制該比較器10的相位。第3圖係說明該比較器10的操作的時序圖300，該取樣時鐘CLKS代表該輸入時鐘信號CLK除以2且延遲一半週期，該時鐘信號CLKI及CLKIB(沒顯示出)為該輸入時鐘信號除以2、CLK/2的互補版本，該CLKI及CLKIB信號的作用在該取樣閂鎖器52接收的信號是顯著的，如所示的SL信號。第1A圖係說明該偏移消除相位，當CLKI=高(High)及CLKIB=低(LOW)，該第一及第二差分式放大器級20、30的輸出等化在VDD/2，如點310所表示。第1B圖係說明該比較相位，當CLKI=低(LOW)及CLKIB=高(HIGH)，該串接的差分式放大器級20、30、40的輸出呈現該輸入至該取樣閂鎖器52，如 點320所表示。該取樣閂鎖器52記錄在該SCLK信號的上升邊緣上之該SL信號的數值。

注意，在點320的取樣之後，該輸入信號VIN從該參考電壓VREF之上轉變至該參考電壓之下。在下一個比較相位期間，該取樣閂鎖器52在點330檢測此變化。於稍後的時間，該輸入信號再次轉變為高，且該取樣閂鎖器52在點340檢測此變化。

於此描述的比較器10表現出增加測量準確度及對少於1mV的電壓差值是靈敏的。由於該位移補償，該測量準確度獨立於技術變動。該比較器10亦表現出良好的電源/接地雜訊抵抗力及在寬溫帶及電源電壓範圍的穩健操作。以上所揭示的特定具體實施例均僅供圖解說明，因為本領域中的技術人員在受益於本文的教導後，顯然可以不同但等價的方式來修改及實施本發明。此外，除非在以下申請專利範圍有提及，不希望限制於此所示的構造或設計之細節。因此，顯然可變更或修改以上所揭示的特定具體實施例，而所有此類變動均被認為仍然是在所揭露標的之範圍及精神內。因此，於此本文提出以下的申請專利範圍尋求保護。

10‧‧‧比較器

15‧‧‧輸入級

16A、16B、17A、17B、22A、23A、32A、33A、200A、200B‧‧‧通道閘

18A、18B‧‧‧輸入級電容

20‧‧‧第一差分式放大器級

21A、21B、31A、31B、41A、41B‧‧‧輸入端

24A、24B、34A、34B、44A、44B‧‧‧P型上拉電晶體

25A、25B、35A、35B、45A、45B‧‧‧N型下拉電晶體

26、36、46‧‧‧下拉電阻

27A、27B、37A、37B、47A、47B‧‧‧輸出端

30‧‧‧第二差分式放大器級

40‧‧‧第三差分式放大器級

50‧‧‧輸出級

52‧‧‧取樣閂鎖器

54、56、64、65、66、67、68、69、70、71、72、73、74、75‧‧‧反相器

60‧‧‧時鐘產生器

61‧‧‧AND閘

62‧‧‧資料正反器

63‧‧‧第二資料正反器

80A、80B‧‧‧電容

210A、210B‧‧‧N型電晶體

220A、220B‧‧‧P型電晶體

310、320、330、340‧‧‧點

於此，所揭露之標的將參考附圖圖式來描述，其中，相同的參考編號代表相同的元件，以及：第1A圖係根據本標的之一個說明實施例之比較器的電路圖，其中，該比較器在第一邏輯狀態； 第1B圖係為在第二邏輯狀態中的第1A圖之比較器的電路圖；第2圖係為用在該第1圖的比較器中的通道閘之電路圖；以及第3圖係說明該比較器操作之時序圖。

儘管所揭露標的容易成為各種各樣修改及其他替代，但是，於此仍以附圖為例，顯示所揭露標的之特定具體實施例及詳細地描述。然而，應該理解，本文所描述的特定具體實施例並非用以限制所揭露標的於此所揭露之特定形式，而是，本發明涵蓋落入依照所附之申請專利範圍所定義的本發明之精神及範疇內的所有修改、等同及替代。

10‧‧‧比較器

15‧‧‧輸入級

16A、16B、17A、17B、22A、23A、32A、33A、200A、200B‧‧‧通道閘

18A、18B‧‧‧輸入級電容

20‧‧‧第一差分式放大器級

21A、21B、31A、31B、41A、41B‧‧‧輸入端

24A、24B、34A、34B、44A、44B‧‧‧P型上拉電晶體

25A、25B、35A、35B、45A、45B‧‧‧N型下拉電晶體

26、36、46‧‧‧下拉電阻

27A、27B、37A、37B、47A、47B‧‧‧輸出端

30‧‧‧第二差分式放大器級

40‧‧‧第三差分式放大器級

50‧‧‧輸出級

52‧‧‧取樣閂鎖器

54、56、64、65、66、67、68、69、70、71、72、73、74、75‧‧‧反相器

60‧‧‧時鐘產生器

61‧‧‧AND閘

62‧‧‧資料正反器

63‧‧‧第二資料正反器

80A、80B‧‧‧電容

Claims (20)

1. 一種比較器，係包括：差分式放大器，係具有第一及第二輸入端和第一及第二輸出端；輸入級，係可操作以接收第一及第二輸入信號，該輸入級係包括分別地耦合至該第一及第二輸入端的第一及第二電容；以及電路，可操作於：當在偏移消除相位期間，該第一及第二電容分別地耦合至該第一及第二輸出端時，選擇性地耦合該第一輸入信號至該第一電容以及該第二輸入信號至該第二電容；以及當在比較相位期間，該第一及第二電容和第一及第二輸出端絕緣時，選擇性地耦合該第二輸入信號至該第一電容，以及該第一輸入信號至該第二電容。
2. 如申請專利範圍第1項所述的比較器，復包括輸出級，係耦合至該第一或第二輸出端的至少一者，以及可操作以產生反應該第一輸入信號具有高於該第二輸入信號之電壓的第一邏輯輸出，以及反應該第一輸入信號具有低於該第二輸入信號之電壓的第二邏輯輸出。
3. 如申請專利範圍第2項所述的比較器，其中，該輸出級包括閂鎖器。
4. 如申請專利範圍第1項所述的比較器，其中，該電路包括： 第一及第二交換器，係由第一控制信號控制，以選擇性地耦合該第一輸入信號至該第一電容及該第二輸入信號至該第二電容；以及第三及第四交換器，係由第二控制信號控制，以選擇性地耦合該第二輸入信號至該第一電容及該第一輸入信號至該第二電容，其中，該第二控制信號相對於該第一控制信號是反相的。
5. 如申請專利範圍第4項所述的比較器，其中，該電路復包括第五及第六交換器，係由該第一控制信號控制，以選擇性地耦合該第一輸出端至該第一電容及該第二輸出端至該第二電容。
6. 如申請專利範圍第5項所述的比較器，復包括時鐘產生器，可操作以產生該第一及第二控制信號。
7. 如申請專利範圍第1項所述的比較器，其中，該差分式放大器包括第一級，係包含該第一及第二輸入端耦合至該第一及第二電容及第一及第二中間輸出端，該比較器復包括第三及第四電容，分別地耦合至該第一及第二中間輸出端，以及該差分式放大器復包括第二級，係具有第一及第二中間輸入端分別地耦合至該第三及第四電容。
8. 如申請專利範圍第7項所述的比較器，其中，該第二級包括該第一及第二輸出端，以及該比較器復包括耦合該第一或第二輸出端的至少一者的輸出級，以及可操作以產生反應該第一輸入信號具有高於該第二輸入信號之 電壓的第一邏輯輸出以及反應該第一輸入信號具有低於該第二輸入信號之電壓的第二邏輯輸出。
9. 如申請專利範圍第7項所述的比較器，其中，第二級包括該第一及第二輸出端，以及該電路包括：第一及第二交換器，係由第一控制信號控制，以選擇性地分別地耦合該第一輸入信號至該第一電容及該第二輸入信號至該第二電容；第三及第四交換器，係由第二控制信號控制，以選擇性地分別地耦合該第二輸入信號至該第一電容及該第一輸入信號至該第二電容，其中，該第二控制信號相對於該第一控制信號是反相的；第五及第六交換器，係由該第一控制信號控制，以選擇性地分別地耦合該第一中間輸出端至該第一電容及該第二中間輸出端至該第二電容；以及第七及第八交換器，係由該第一控制信號控制，以選擇性地分別地耦合該輸出端至該第三電容及該第二輸出端至該第四電容。
10. 如申請專利範圍第9項所述的比較器，復包括時鐘產生器，可操作以產生該第一及第二控制信號。
11. 如申請專利範圍第7項所述的比較器，其中，該差分式放大器包括第三級，係包括第一及第二第三級輸入端分別地耦合至該中間輸出端，以及包括該第一及第二輸出端，且該比較器復包括輸出級，係耦合至該第一或第二輸出端的至少一者，並可操作以產生反應該第一輸入信 號具有高於該第二輸入信號之電壓的第一邏輯輸出，以及反應該第一輸入信號低於該第二輸入信號之電壓的第二邏輯輸出。
12. 如申請專利範圍第1項所述的比較器，其中，該差分式放大器包括：第一及第二下拉電晶體，係分別地耦合在該第一及第二輸出端及低參考電壓端之間，且具有閘輸入耦合至該第一及第二輸入端；以及第一及第二上拉電晶體，係分別地耦合在該第一及第二輸出端及高參考電壓端之間，且具有閘輸入耦合至該第二輸出端。
13. 如申請專利範圍第1項所述的比較器，其中，該差分式放大器包括複數級。
14. 一種比較第一及第二輸入信號的方法，係包括：耦合該第一輸入信號至第一電容，以及該第二輸入信號至第二電容；分別地耦合該第一及第二電容至差分式放大器的第一及第二輸入端；等化該差分式放大器以儲存在該第一電容上該第一輸入信號的電壓及該差分式放大器的臨界電壓之間的差值，以及儲存在該第二電容上該第二輸入信號的電壓及該差分式放大器的臨界電壓之間的差值；在等化該差分式放大器之後，耦合該第一輸入信號至該第二電容及該第二輸入信號至該第一電容； 放大在該差分式放大器中的該第一及第二輸入信號之間的差值；以及產生反應指示該第一輸入信號具有高於該第二輸入信號之電壓的放大差值的第一邏輯輸出及反應指示該第一輸入信號的具有低於該第二輸入信號之電壓的放大差值的第二邏輯輸出。
15. 如申請專利範圍第14項所述的方法，其中，等化該差分式放大器包括分別地耦合該差分式放大器的第一及第二輸入端至該差分式放大器的第一及第二輸出端。
16. 如申請專利範圍第14項所述的方法，復包括在放大該差值之前，絕緣該差分式放大器的該第一及第二輸入端和該差分式放大器的第一及第二輸出端。
17. 如申請專利範圍第14項所述的方法，復包括：使用第一控制信號來控制第一及第二交換器，以選擇性地耦合該第一輸入信號至該第一電容及該第二輸入信號至該第二電容；以及使用第二控制信號來控制第三及第四交換器，以選擇性地耦合該第二輸入信號至該第一電容及該第一輸入信號至該第二電容，其中，該第二控制信號相對於該第一控制信號是反相的。
18. 如申請專利範圍第17項所述的方法，其中，等化該差分式放大器復包括使用該第一控制信號來控制第五及第六交換器，以選擇性地耦合該差分式放大器的第一輸出端至該第一電容及該差分式放大器的第二輸出端至 該第二電容。
19. 如申請專利範圍第14項所述的方法，其中，該差分式放大器包含複數級，係包含耦合至該第一及第二輸入端的第一級，且該方法復包括：分別地耦合該第一級的第一及第二中間輸出端至第三及第四電容；分別地耦合該第三及第四電容至該差分式放大器的第二級的第一及第二中間輸入端；同時地等化該第一及第二級以儲存在該第一電容上該第一輸入信號的電壓及該第一級的臨界電壓之間的差值，儲存在該第二電容上該第二輸入信號的電壓及該第一級的臨界電壓之間的差值，儲存在該第三電容上該第一輸入信號的電壓及該第二級的臨界電壓之間的差值，及儲存在該第四電容上該第二輸入信號的電壓及該第二級的臨界電壓之間的差值；以及同時地放大在該第一及第二級中的差值。
20. 如申請專利範圍第19項所述的方法，其中，該差分式放大器包含耦合至該第二級的第三級，且該方法復包括同時地放大在該第一、第二及第三級中的差值。