JP2006187038A - 比較器 - Google Patents

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Abstract

【課題】小面積で計算速度が速い比較器を提供する。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に第１遅延回路の出力信号及び第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。第１遅延回路の遅延時間は外部から入力される第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延回路の遅延時間は外部から入力される第２デジタル信号により制御される可変の遅延時間である。
【選択図】 図４

Description

本発明は、半導体集積回路に係り、特に、比較器に関する。
フリップフロップが高速で動作するためには、セットアップ時間及びホールド時間の合計を意味するセットアップ／ホールドウィンドウの幅が狭いことが望ましい。フリップフロップが確実な有効データをクロック信号に同期してラッチするためにはデータがクロック信号のエッジよりも先に準備されなければならず、セットアップ時間はデータをクロック信号のエッジより先行させるべき時間である。一方、データがラッチ回路の内部に完全にラッチさせるためにデータをクロック信号のエッジの後にも一定時間保持しなければならず、ホールド時間はこの一定時間である。
従来のフリップフロップの種類としては、図１に示されたように、伝送ゲートを用いたフリップフロップ、図２に示されたように、ＮＡＮＤゲートを用いたフリップフロップ、及び図３に示されたように、感知増幅器を用いたフリップフロップなどがある。
ところで、図１に示されたフリップフロップでは、伝送ゲートＴ１のＰＭＯＳトランジスター及び伝送ゲートＴ２のＮＭＯＳトランジスターに印加されるクロック信号ＣＬＫと伝送ゲートＴ１のＮＭＯＳトランジスター及び伝送ゲートＴ２のＰＭＯＳトランジスターに印加される反転クロック信号ＣＬＫＢとの間にインバータＩ１の遅延時間分の差が存在する。一方、データＤが論理"ハイ"であるときには伝送ゲートＴ１のＰＭＯＳトランジスターがデータを伝送する役割をし、データＤが論理"ロー"であるときには伝送ゲートＴ１のＮＭＯＳトランジスターがデータを伝送する役割をする。このため、図１に示されたフリップフロップでは、データＤが論理"ハイ"に遷移するときに必要なセットアップ時間が、データＤが論理"ロー"に遷移するときに必要なセットアップ時間よりもインバータＩ１の遅延時間だけ長くなるという短所がある。
このような短所を解決するために、位相分割器を使ってクロック信号ＣＬＫをインバータＩ１の遅延時間だけ遅延させて伝送ゲートＴ１のＰＭＯＳトランジスター及び伝送ゲートＴ２のＮＭＯＳトランジスターに印加する方法がある。しかし、この場合にも、工程、電源電圧及び温度などの変化により反転クロック信号ＣＬＫＢとインバータＩ１の遅延時間だけ遅延されたクロック信号との位相を正確に合わせることは極めて難しく、しかも、フリップフロップの面積が極めて大きくなるという短所がある。また、データＤの経路及びクロック信号ＣＬＫの経路が異なるため、電源電圧の変化に従ってセットアップ時間が変化し、その結果、必要なセットアップ／ホールドウィンドウの幅が広くなるという短所がある。
図２に示されたフリップフロップでは、データＤが論理"ロー"から論理"ハイ"へと遷移するときのセットアップ時間は、ＮＡＮＤゲートＮＤ３、ＮＤ４により定まるため、ほぼ０に近い値を有する。これに対し、データＤが論理"ハイ"から論理"ロー"へと遷移するときのセットアップ時間はＮＡＮＤゲートＮＤ１、ＮＤ２により定まる。ところで、ＮＡＮＤゲートＮＤ１の入力ＡはデータＤからＮＡＮＤゲートＮＤ４の遅延時間後にセットアップされるため、データＤが論理"ハイ"から論理"ロー"へと遷移するときに必要なセットアップ時間は、データＤが論理"ロー"から論理"ハイ"へと遷移するに必要なセットアップ時間よりもＮＡＮＤゲートＮＤ４の遅延時間だけ長くなる。このため、必要なセットアップ／ホールドウィンドウの幅が広くなるという短所がある。
図３に示されたフリップフロップでは、クロック信号ＣＬＫが論理"ハイ"へと立ち上がるとき、ＳＢ及びＲＢは論理"ハイ"から論理"ロー"へと立ち下がり出す。この立ち下がり速度はデータＤ及び反転データＤＢのコモンモード電圧により定まる。このため、データＤが論理"ハイ"であるときのＳＢまたはＲＢがプルダウンされる傾斜が、データＤが論理"ロー"であるときのＳＢまたはＲＢがプルダウンされる傾斜とは異なってくる。これにより、感知増幅器ＳＡのホールド時間が、Ｄが論理"ロー"である場合と論理"ハイ"である場合とで異なってくる。
本発明が解決しようとする技術的課題は、例えばＤＴＣ(digital-to-time conversion；デジタル−時間変換器)を利用したフリップフロップ回路を使って、小面積で、計算速度が速い比較器を提供することにある。
前記技術的課題を達成するために、本発明の一態様によれば、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に前記第１遅延回路の出力信号及び前記第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び前記第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備え、前記第１遅延回路の遅延時間が第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延回路の遅延時間が第２デジタル信号により制御される可変の遅延時間であることを特徴とする比較器が提供される。
前記第１論理ゲートの出力端は前記第２論理ゲートの第２入力端に接続され、前記第２論理ゲートの出力端は前記第１論理ゲートの第２入力端に接続される。前記第１及び第２遅延端は、例えばＮ（Ｎは自然数）ビットＤＴＣで構成される。
前記技術的課題を達成するために、本発明の他の態様によれば、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に前記第１遅延回路の出力信号及び前記第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び前記第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備え、前記第１遅延回路の遅延時間が第１アナログ電圧により制御される可変の遅延時間であり、前記第２遅延端の遅延時間が第２アナログ電圧により制御される可変の遅延時間であることを特徴とする比較器が提供される。
前記第１論理ゲートの出力端は前記第２論理ゲートの第２入力端に接続され、前記第２論理ゲートの出力端は前記第１論理ゲートの第２入力端に接続される。前記第１及び第２遅延回路は、例えばＶＣＬＤまたはＶＴＣで構成される。
本発明の比較器は、集積回路として構成するとき、面積が小さく、しかも計算速度が極めて速いという長所がある。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に示された同一の参照符号は同一の構成要素を表わす。
図４は、本発明の第１実施例によるフリップフロップ回路の回路図であり、図５は、図４に示されたフリップフロップ回路の動作タイミング図である。
図４に示すように、本発明の第１実施例によるフリップフロップ回路は、遅延時間がデータＤにより制御されるＮＡＮＤゲート４１１及び遅延時間が反転データＤＢにより制御されるＮＡＮＤゲート４１２を含む第１ラッチ回路４１、及びＮＡＮＤゲート４３１、４３２を含む第２ラッチ回路４３を備える。
ＮＡＮＤゲート４１１、４１２各々の第１入力端にはクロック信号ＣＬＫが共通して入力される。ＮＡＮＤゲート４１１の出力端はＮＡＮＤゲート４１２の第２入力端に接続され、ＮＡＮＤゲート４１２の出力端はＮＡＮＤゲート４１１の第２入力端に接続される。特に、ＮＡＮＤゲート４１１の遅延時間はデータＤにより制御されて変化し、ＮＡＮＤゲート４１２の遅延時間は反転データＤＢにより制御されて変化する。
詳述すれば、図５のタイミング図に示すように、第１ラッチ回路４１のＮＡＮＤゲート４１１、４１２はデータＤ、ＤＢにより制御され、遅延時間、特にプルダウン遅延時間が２種の値を有する。すなわち、ＮＡＮＤゲート４１１の場合、データＤが論理"ハイ"であるときのプルダウン遅延時間はＴ０-△Ｔとなり、データＤが論理"ロー"であるときのプルダウン遅延時間はＴ０となる。一方、ＮＡＮＤゲート４１２の場合、反転データＤＢが論理"ハイ"であるときのプルダウン遅延時間がＴ０-△Ｔとなり、反転データＤＢが論理"ロー"であるときのプルダウン遅延時間はＴ０となる。
このため、図５のタイミング図に示すように、データＤが論理"ハイ"であるときにはＮＡＮＤゲート４１１の出力信号ＳＢがＮＡＮＤゲート４１２の出力信号ＲＢよりも速く論理"ロー"に立ち下がる。これにより、ＳＢがＲＢを再び論理"ハイ"にプルアップさせることにより、ＳＢは最終的に論理"ロー"となり、ＲＢは最終的に論理"ハイ"となる。同様に、Ｄが論理"ロー"であるときにＲＢは論理"ロー"となり、ＳＢは論理"ハイ"に戻る。
前記のような動作を通じてＤがＣＬＫのエッジでトリガーされて第２ラッチ回路４３のＮＡＮＤゲート４３１の出力Ｑにラッチされる。一方、ＣＬＫが論理"ハイ"である間にＤの値が変わっても、これはＣＬＫの立ち上がりエッジからＳＢまたはＲＢまでの遅延時間だけを変えるため、ＣＬＫの立ち上がりエッジが入力されない限り、ＳＢ及びＲＢの論理値には影響しない。
図６ないし図１２は、それぞれ図４に示されたフリップフロップ回路の第１ラッチ回路４１の具体例を示す詳細回路図である。
図６において、第１ラッチ回路４１ａのＮＡＮＤゲート４１１ａは、ＣＬＫ及びＲＢを入力とする通常のスタティックＣＭＯＳ ＮＡＮＤゲートを構成するＰＭＯＳトランジスターＰ０、Ｐ１とＮＭＯＳトランジスターＮ０、Ｎ１、及びＮＭＯＳトランジスターＮ１のドレインとソースとの間に直列接続されたＮＭＯＳトランジスターＮＡ、ＮＢを備える。ＮＭＯＳトランジスターＮＡのゲートにはＲＢが入力され、ＮＭＯＳトランジスターＮＢのゲートにはＤが入力される。
Ｄが論理"ハイ"であるときにはＮＭＯＳトランジスターＮ１の有効幅が直列接続されたＮＭＯＳトランジスターＮＡ、ＮＢの幅だけ大きくなる。すなわち、ＮＭＯＳトランジスターＮ１の有効幅Ｗ１_ｅｆｆｅｃｔｉｖｅは下記式（１）で定義できる。
Ｗ１_ｅｆｆｅｃｔｉｖｅ=Ｗ１+Ｄ＊（ＷＡ＊ＷＢ）／（ＷＡ＋ＷＢ）
・・・（１）
ここで、Ｗ１はＮＭＯＳトランジスターＮ１の幅であり、ＷＡはＮＭＯＳトランジスターＮＡの幅であり、ＷＢはＮＭＯＳトランジスターＮＢの幅である。
換言すれば、ＤはＮＭＯＳトランジスターＮ１の有効幅を変え、これにより、Ｄの制御によりＮＡＮＤゲート４１１ａの出力信号ＳＢのプルダウン強度が可変的となり、その結果、ＮＡＮＤゲート４１１ａの遅延時間が可変的となる。
さらに、第１ラッチ回路４１ａのＮＡＮＤゲート４１２ａはＣＬＫ及びＳＢを入力とする通常のスタティックＣＭＯＳ ＮＡＮＤゲートを構成するＰＭＯＳトランジスターＰ２、Ｐ３とＮＭＯＳトランジスターＮ２、Ｎ３、及びＮＭＯＳトランジスターＮ３のドレインとソースとの間に直列接続されたＮＭＯＳトランジスターＮＣ、ＮＤを備える。ＮＭＯＳトランジスターＮＣのゲートにはＳＢが入力され、ＮＭＯＳトランジスターＮＤのゲートにはＤＢが入力される。
ＮＡＮＤゲート４１２ａの動作はＮＡＮＤゲート４１１ａのそれと同一であるため、ここではその詳細な説明を省く。ＤＢはＮＭＯＳトランジスターＮ３の有効幅を変え、これによりＤＢの制御によりＮＡＮＤゲート４１２ａの出力信号ＲＢのプルダウン強度が可変的となり、その結果、ＮＡＮＤゲート４１２ａの遅延時間が可変的となる。
図７に示す第１ラッチ回路４１ｂは、図６に示された第１ラッチ回路４１ａと比較して、Ｎ０の位置及びＮ１の位置が変更され、Ｎ２の位置及びＮ３の位置が変更された点だけが異なる。
図８に示す第１ラッチ回路４１ｃは、図７に示された第１ラッチ回路４１ｂと比較して、ＮＭＯＳトランジスターＮＡ、ＮＢがＮＭＯＳトランジスターＮ０のドレインとソースとの間に直列接続され、ＮＭＯＳトランジスターＮＣ、ＮＤがＮＭＯＳトランジスターＮ２のドレインとソースとの間に直列接続された点だけが違う。
図９に示す第１ラッチ回路４１ｄは、図８に示された第１ラッチ回路４１ｃと比較して、Ｎ０の位置及びＮ１の位置が入れ替わり、Ｎ２の位置及びＮ３の位置が入れ替わった点だけが違う。
図１０に示す第１ラッチ回路４１ｅは、図８に示された第１ラッチ回路４１ｃと比較して、ＮＡ及びＮＢが互いに並列接続され、Ｎ０に直列接続され、またＮＣ及びＮＤが互いに並列接続され、Ｎ２に直列接続される点だけが違う。
図８ないし図１０に示された第１ラッチ回路のＮＡＮＤゲート４１１ｃ、４１１ｄ、４１１ｅにおいて、ＮＭＯＳトランジスターＮ０の有効幅Ｗ０_ｅｆｆｅｃｔｉｖｅは下記式（２）で定義できる。
Ｗ０_ｅｆｆｅｃｔｉｖｅ=Ｗ０+Ｄ＊[Ｗ０＊（ＷＡ＊ＷＢ）]／（Ｗ０+ＷＡ+ＷＢ）+ＤＢ＊（Ｗ０+ＷＢ）／（Ｗ０+ＷＢ） ・・・（２）
ここで、Ｗ０はＮＭＯＳトランジスターＮ０の幅である。
したがって、図８ないし図１０に示された第１ラッチ回路では、データＤはＮＭＯＳトランジスターＮ０の有効幅を変え、これにより、Ｄの制御によりＮＡＮＤゲート４１１ｃ、４１１ｄ、４１１ｅの出力信号ＳＢのプルダウン強度が可変的となり、その結果、ＮＡＮＤゲート４１１ｃ、４１１ｄ、４１１ｅの遅延時間が可変的となる。
同様に、反転データＤＢがＮＭＯＳトランジスターＮ２の有効幅を変え、これにより、ＤＢの制御によりＮＡＮＤゲート４１２ｃ、４１２ｄ、４１２ｅの出力信号ＲＢのプルダウン強度が可変的となり、その結果、ＮＡＮＤゲート４１２ｃ、４１２ｄ、４１２ｅの遅延時間が可変的となる。
図１１に示す第１ラッチ回路４１ｆは、図６に示された第１ラッチ回路４１ａと比較して、ＮＡＮＤゲート４１１ｆの出力端ＳＢと接地電圧ＶＳＳとの間にＮＭＯＳトランジスターＮＡ及びキャパシターＣ１が直列接続され、ＮＡＮＤゲート４１２ｆの出力端ＲＢと接地電圧ＶＳＳとの間にＮＭＯＳトランジスターＮＢ及びキャパシターＣ２が直列接続される点だけが違う。ＮＭＯＳトランジスターＮＡのゲートにはＤが入力され、ＮＭＯＳトランジスターＮＢのゲートにはＤＢが入力される。
したがって、図１１に示された第１ラッチ回路４１ｆでは、キャパシターＣ１によりＳＢのキャパシタンスがＤに対して可変的となり、キャパシターＣ２によりＲＢのキャパシタンスがＤＢに対して可変的となる。
図１２に示す第１ラッチ回路４１ｇは、図６に示された第１ラッチ回路４１ａと比較して、ＮＡＮＤゲート４１１ｇの出力端ＳＢにソース及びドレインが共通して接続され、ゲートにＤが入力されるＮＭＯＳトランジスターＮＡ及びＮＡＮＤゲート４１２ｇの出力端ＲＢにソース及びドレインが共通して接続され、ゲートにＤＢが印加されるＮＭＯＳトランジスターＮＢを備える点が違う。ここで、ＮＭＯＳトランジスターＮＡ及びＮＭＯＳトランジスターＮＢは電圧従属ＭＯＳキャパシターの機能をする。
したがって、図１２に示された第１ラッチ回路４１ｇでは電圧従属キャパシターＮＡによりＳＢのキャパシタンスがＤに対して可変的となり、電圧従属キャパシターＮＢによりＲＢのキャパシタンスがＤＢに対して可変的となる。
したがって、図１１及び図１２に示された第１ラッチ回路では、Ｄの制御によりＮＡＮＤゲート４１１ｆ、４１１ｇのＳＢのプルダウン強度が可変的となり、その結果、ＮＡＮＤゲート４１１ｆ、４１１ｇの遅延時間が可変的となる。同様に、ＤＢの制御によりＮＡＮＤゲート４１２ｆ、４１２ｇのＲＢのプルダウン強度が可変的となり、結局としてＮＡＮＤゲート４１２ｆ、４１２ｇの遅延時間が可変的となる。
以上述べたように、図４に示された本発明の第１実施例によるフリップフロップ回路では、データＤ、ＤＢがまず時間に変換され、変換された時間が第１ラッチ回路を構成する２つのＮＡＮＤゲート間の遅延差となり、この遅延差がさらに出力ＳＢ、ＲＢに変換されることにより、ラッチ動作が行われる。
一方、図４に示された本発明の第１実施例によるフリップフロップ回路では、反転データＤＢの代わりに所定の基準信号Ｖｒｅｆが使用もでき、またＮＭＯＳトランジスターＮＤの大きさをＮＭＯＳトランジスターＮＡよりも小さくする場合には反転データＤＢの代わりに電源電圧ＶＤＤが使用もできる。この場合には、データＤが論理"ハイ"であるとき及び論理"ロー"であるときの出力ＳＢ、ＲＢのプルダウン速度に僅かな差ができる場合があるが、△Ｔを十分に小さくする場合にこのプルダウン速度差を低減できるので、データＤの変化に対するセットアップ時間の差は極めて小さい。
また、本発明の第１実施例によるフリップフロップ回路では、クロック信号ＣＬＫ及びデータＤがトランジスターのゲートだけに入力されるので、工程、電源電圧及び温度などの変化に対して各々の遅延時間が同様に従い、工程、電源電圧及び温度などの変化に対するセットアップ時間の変動がほとんどない。その結果、全体としてセットアップ／ホールドウィンドウの幅が極めて狭いという長所がある。
図１３は、本発明の第２実施例によるフリップフロップ回路の回路図である。
図１３に示すように、本発明の第２実施例によるフリップフロップ回路は、遅延時間がデータＤにより制御されるＮＯＲゲート１３１１及び遅延時間が反転データＤＢにより制御されるＮＯＲゲート１３１２を含む第１ラッチ回路１３１、及びＮＯＲゲート１３３１、１３３２を含む第２ラッチ回路１３３を備える。
ＮＯＲゲート１３１１、１３１２各々の第１入力端にはクロック信号ＣＬＫが共通して入力され、ＮＯＲゲート１３１１の出力端はＮＯＲゲート１３１２の第２入力端に接続され、ＮＯＲゲート１３１２の出力端はＮＯＲゲート１３１１の第２入力端に接続される。特に、ＮＯＲゲート１３１１の遅延時間はデータＤにより制御されて可変的となり、ＮＯＲゲート１３１２の遅延時間は反転データＤＢにより制御されて可変的となる。
一方、第１ラッチ回路１３１は、図６ないし図１２に示された各回路において、ＰＭＯＳトランジスターとＮＭＯＳトランジスターとを入れ替えることにより構成することができる。また、本発明の第２実施例によるフリップフロップ回路の動作は図４に示された本発明の第１実施例によるフリップフロップ回路のそれと類似しているため、ここではその詳細な説明は省く。
図１４は、本発明の第３実施例によるフリップフロップ回路の回路図であり、図１５は、図１４に示されたフリップフロップ回路の動作タイミング図である。
図１４を参照すれば、本発明の第３実施例によるフリップフロップ回路は、ＮＡＮＤゲート１４１１、１４１２と遅延時間がデータＤにより制御される遅延回路１４１３と遅延時間が反転データＤＢにより制御される遅延回路１４１４とを含む第１ラッチ回路１４１、及びＮＡＮＤゲート１４３１、１４３２を含む第２ラッチ回路１４３を備える。
遅延端１４１３、１４１４は１ビットＤＴＣで構成することができ、遅延回路１４１３、１４１４各々の入力端にはクロック信号ＣＬＫが共通して入力される。特に、遅延回路１４１３の遅延時間はデータＤにより制御されて可変的となり、遅延回路１４１４の遅延時間は反転データＤＢにより制御されて可変的となる。
遅延回路１４１３の出力端はＮＡＮＤゲート１４１１の第１入力端に接続され、遅延回路１４１４の出力端はＮＡＮＤゲート１４１２の第１入力端に接続される。また、ＮＡＮＤゲート１４１１の出力端はＮＡＮＤゲート１４１２の第２入力端に接続され、ＮＡＮＤゲート１４１２の出力端はＮＡＮＤゲート１４１１の第２入力端に接続される。
すなわち、図１４に示された第３実施例によるフリップフロップ回路では、図１５に示されたタイミング図でのように、遅延回路１４１３、１４１４の出力信号ＣＬＫ１、ＣＬＫ２がデータＤ及び反転データＤＢにより制御されて２種の値の遅延時間を有する。
また、本発明の第３実施例によるフリップフロップ回路では、本発明の第３実施例によるフリップフロップ回路でのように、クロック信号ＣＬＫ及びデータＤがトランジスターのゲートだけに入力されるため、工程、電源電圧及び温度などの変化に対して各々の遅延時間が同様に従い、工程、電源電圧及び温度などの変化に対するセットアップ時間の変動がほとんどない。したがって、全体としてセットアップ／ホールドウィンドウの幅が極めて狭いという長所がある。
図１６ないし図１８は、それぞれ図１４に示されたフリップフロップ回路の遅延回路１４１３の具体例であって、１ビットＤＴＣで構成された場合を示す詳細回路図である。
図１６に示す遅延回路１４１３ａは、制御端ＣＯＮの信号により制御され、かつクロック信号ＣＬＫを反転させるインバータ１６１、インバータ１６１の出力信号を反転させて信号ＣＬＫ１を出力するインバータ１６３、制御端ＣＯＮと接地電圧ＶＳＳとの間に接続され、ゲートにデータＤが印加されるＮＭＯＳトランジスター１６５、及び制御端ＣＯＮと接地電圧ＶＳＳとの間に接続され、ゲートに電源電圧ＶＤＤが印加されるＮＭＯＳトランジスター１６７を備える。
図１７に示す遅延回路１４１３ｂは、クロック信号ＣＬＫを反転させるインバータ１７１、インバータ１７１の出力信号を反転させて信号ＣＬＫ１を出力するインバータ１７３、インバータ１７１の出力端にドレインが接続され、ゲートにデータＤが印加されるＮＭＯＳトランジスター１７５、及びＮＭＯＳトランジスター１７５のソースと接地電圧ＶＳＳとの間に接続されるキャパシターＣを備える。
図１８に示す遅延回路１４１３ｃは、クロック信号ＣＬＫを反転させるインバータ１８１、インバータ１８１の出力信号を反転させて信号ＣＬＫ１を出力するインバータ１８３、及びインバータ１８１の出力端にゲートが接続され、ドレイン及びソースにデータＤが共通して印加されるＮＭＯＳトランジスター１８５を備える。ここで、ＮＭＯＳトランジスター１８５はＭＯＳキャパシターとして機能をする。
図１９に示す遅延回路１４１３ｄは、データＤに応答してクロック信号ＣＬＫを伝達して信号ＣＬＫ１を出力するＮＭＯＳトランジスター１９１及びＮＭＯＳトランジスター１９１と並列接続され、ゲートに電源電圧ＶＤＤが印加されるＮＭＯＳトランジスター１９３を備える。ここで、ＮＭＯＳトランジスター１９１は可変抵抗の役割をする。
図２０は、本発明の第１実施例による比較器の回路図である。
図２０を参照すれば、本発明の第１実施例による比較器は、ＮＡＮＤゲート２０１１、２０１２、遅延時間が第１デジタル信号Ｘにより制御されて可変的となる遅延回路２０１３、及び遅延時間が第２デジタル信号Ｙにより制御されて可変的となる遅延回路２０１４を含む第１ラッチ回路２０１を備える。また、この比較器は、ＮＡＮＤゲート２０３１、２０３２を含む第２ラッチ回路２０３を備える。
図２０に示された比較器は、図１４に示されたフリップフロップと比較して、遅延回路２０１３、２０１４がＮ（Ｎは自然数）ビットＤＴＣで構成され、遅延回路２０１３の遅延時間がＮビット第１デジタル信号Ｘにより制御されて可変的となり、遅延回路２０１４の遅延時間がＮビット第２デジタル信号Ｙにより制御されて可変的となるという点が違う。したがって、図２０に示された比較器は、二つのＮビットデジタル信号Ｘ、Ｙの大きさを比較するデジタル大きさ比較器となる。
図２１は、図２０に示された比較器の遅延回路２０１３の具体例であって、ＮビットＤＴＣで構成された場合を示す回路図である。ここでは、Ｎが４である場合が示されている。
図２１に示す遅延回路２０１３は、クロック信号ＣＬＫを反転させるインバータ２１１、インバータ２１１の出力信号を反転させて信号ＣＬＫＸを出力するインバータ２１３、インバータ２１１とインバータ２１３との間に接続され、４ビットデジタル信号Ｘ０、Ｘ１、Ｘ２、Ｘ３の対応するビットに応答してターンオンまたはターンオフされる４つのスイッチ２１４ないし２１７、及び対応するスイッチと接地電圧ＶＳＳとの間に接続される４つのキャパシター１Ｃ、２Ｃ、４Ｃ、８Ｃを備える。
図２１に示されたＮビットＤＴＣは一例に過ぎず、各種の形態でＮビットＤＴＣを構成可能であることは当業者にとって自明である。
図２２は、本発明の第２実施例による比較器の回路図である。
図２２に示すように、本発明の第２実施例による比較器は、ＮＡＮＤゲート２２１１、２２１２、遅延時間が第１アナログ電圧Ｖ１により制御されて可変的となる遅延回路２２１３、及び遅延時間が第２アナログ電圧Ｖ２により制御されて可変的となる遅延回路２２１４を含む第１ラッチ回路２２１を備える。また、本発明の第２実施例による比較器は、ＮＡＮＤゲート２２３１、２２３２を含む第２ラッチ回路２２３を備える。
図２２に示された比較器は、図２０に示された比較器と比較して、遅延回路２２１３、２２１４がＶＣＤＬ(voltage controlled delay line；電圧制御遅延ライン)またはＶＴＣ(voltage-to-time conversion；電圧−時間変換器)で構成され、遅延回路２２１３の遅延時間が第１アナログ電圧Ｖ１により制御されて可変的となり、遅延回路２２１４の遅延時間が第２アナログ電圧Ｖ２により制御されて可変的となるという点が違う。したがって、図２２に示された比較器は二つのアナログ電圧Ｖ１、Ｖ２の大きさを比較するアナログ電圧比較器となる。ＶＣＤＬ及びＶＴＣは各種の形態で構成することができ、これらは当業者に広く知られているため、ここでは、その詳細な構成についての説明は省く。
以上述べたように、本発明の第１及び第２実施例による比較器は、回路が簡単であるので、集積回路として構成するとき、従来の技術に比べて面積が小さく、しかも、計算速度が極めて速いという長所がある。
以上では、図面及び明細書で最適の実施例が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的から使用されたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施例が可能であることは言うまでもない。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
伝送ゲートを用いた従来のフリップフロップ回路の回路図である。 ＮＡＮＤゲートを用いた従来のフリップフロップ回路の回路図である。 感知増幅器を用いた従来のフリップフロップ回路の回路図である。 本発明の第１実施例によるＤＴＣに基づくフリップフロップ回路の回路図である。 図４に示されたフリップフロップ回路の動作タイミング図である。 、 、 、 、 、 、 図４に示されたフリップフロップ回路の第１ラッチ回路の具体例を示す詳細回路図である。 本発明の第２実施例によるフリップフロップ回路の回路図である。 本発明の第３実施例によるフリップフロップ回路の回路図である。 図１４に示されたフリップフロップ回路の動作タイミング図である。 、 、 、 図１４に示されたフリップフロップ回路の遅延回路の具体例を示す詳細回路図である。 本発明の一実施例による比較器の回路図である。 図２０に示された比較器の遅延回路の具体例を示す詳細回路図である。 本発明の他の実施例による比較器の回路図である。

Claims (7)

  1. クロック信号に応答して第１デジタル信号及び第２デジタル信号の大きさを比較するデジタル比較器において、
    各々の入力端に前記クロック信号が共通して入力される第１及び第２遅延回路と、
    第１入力端に前記第１遅延回路の出力信号が入力される第１論理ゲート及び第１入力端に前記第２遅延回路の出力信号が入力される第２論理ゲートを含み、前記第１論理ゲートの出力端は前記第２論理ゲートの第２入力端に接続され、前記第２論理ゲートの出力端は前記第１論理ゲートの第２入力端に接続された第１ラッチ回路とを備え、
    前記第１遅延回路の遅延時間が前記第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延端の遅延時間が前記第２デジタル信号により制御される可変の遅延時間であることを特徴とするデジタル比較器。
  2. 前記第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路をさらに備えることを特徴とする請求項１に記載のデジタル比較器。
  3. 前記第１及び第２遅延回路は、各々、Ｎ（Ｎは自然数）ビットデジタル−時間変換器を含むことを特徴とする請求項１に記載のデジタル比較器。
  4. クロック信号に応答して第１アナログ電圧及び第２アナログ電圧の大きさを比較するアナログ電圧比較器において、
    各々の入力端に前記クロック信号が共通して入力される第１及び第２遅延回路と、
    第１入力端に前記第１遅延回路の出力信号が入力される第１論理ゲート及び第１入力端に前記第２遅延回路の出力信号が入力される第２論理ゲートを含み、前記第１論理ゲートの出力端は前記第２論理ゲートの第２入力端に接続され、前記第２論理ゲートの出力端は前記第１論理ゲートの第２入力端に接続された第１ラッチ回路とを備え、
    前記第１遅延回路の遅延時間が前記第１アナログ電圧により制御される可変の遅延時間であり、前記第２遅延端の遅延時間が前記第２アナログ電圧により制御される可変の遅延時間であることを特徴とするアナログ電圧比較器。
  5. 前記第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路をさらに備えることを特徴とする請求項４に記載のアナログ電圧比較器。
  6. 前記第１及び第２遅延回路は、各々、電圧−時間変換器を含むことを特徴とする請求項４に記載のアナログ電圧比較器。
  7. 前記第１及び第２遅延端は、各々、電圧制御遅延ラインを含むことを特徴とする請求項４に記載のアナログ電圧比較器。
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