DE10141939A1

DE10141939A1 - Flip-Flop-Schaltung zur taktsignalabhängigen Datenpufferung und diese enthaltender Signalhöhenkomparator

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Publication number: DE10141939A1
Application number: DE10141939A
Authority: DE
Inventors: Kyu-Hyoun Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-08-23
Filing date: 2001-08-22
Publication date: 2002-03-14
Anticipated expiration: 2021-08-23
Also published as: KR100366627B1; JP2006187038A; DE10141939B4; US6486719B2; TW518828B; JP2002158564A; US20020024368A1; KR20020015863A; JP3793059B2

Abstract

Die Erfindung bezieht sich auf eine Flip-Flop-Schaltung zur Datenpufferung in Abhängigkeit von einem Taktsignal (CLK) und auf einen entsprechenden Signalhöhenkomparator. DOLLAR A Erfindungsgemäß beinhaltet die Flip-Flop-Schaltung und der mit einer solchen Schaltung ausgerüstete Komparator einen ersten Zwischenspeicherschaltkreis (41) mit einem ersten und zweiten Logikgatter (411, 412), von denen jeweils ein Eingangsanschluss des einen Gatters mit dem Ausgangsanschluss des anderen Gatters verbunden ist, während einem weiteren Eingangsanschluss jedes Gatters gemeinsam das Taktsignal oder das Ausgangssignal einer jeweils vorgeschalteten, das Taktsignal verzögernden Verzögerungsstufe zugeführt wird. Die Verzögerungszeit des ersten Logikgatters und/oder die Verzögerungszeit des zweiten Logikgatters ist variabel und wird durch zugeführte Daten (D, DB) bzw. zugeführte Digital- oder Analogsignale gesteuert. DOLLAR A Verwendung z. B. für Flip-Flop-Schaltungen und Signalhöhenkomparatoren auf Digital/Zeit-Wandlerbasis in integrierten Halbleiterschaltkreisen.

Description

Die Erfindung bezieht sich auf eine Flip-Flop-Schaltung zur Pufferung bzw. Zwischenspeicherung von Daten in Abhängigkeit von einem Takt signal sowie auf einen Signalhöhenkomparator mit einer solchen Flip- Flop-Schaltung.

Um ein Flip-Flop mit hoher Geschwindigkeit zu betreiben, ist die Breite eines Aufbau-/Halte-Fensters, worunter die Summe aus einer Aufbauzeit und einer Haltezeit zu verstehen ist, vorzugsweise gering. Die Aufbau zeit ist eine Zeitdauer, um welche Daten früher als die Flanke eines Taktsignals ankommen müssen, damit das Flip-Flop gültige Daten syn chron zu einem Taktsignal puffert. Die Haltezeit ist eine Zeitdauer, wäh rend der Daten nach der Flanke des Taktsignals gehalten werden müs sen, damit Daten vollständig in das Innere eines Zwischenspeichers ge puffert werden.

Fig. 1 zeigt eine herkömmliche Flip-Flop-Schaltung, die ein Transmissi onsgatter verwendet, Fig. 2 zeigt eine herkömmliche Flip-Flop- Schaltung, die ein NAND-Gatter verwendet, und Fig. 3 zeigt eine her kömmliche Flip-Flop-Schaltung, die einen Abtastverstärker verwendet.

Bei der Flip-Flop-Schaltung von Fig. 1 existiert eine der Verzögerungs zeit eines Inverters 11 entsprechende Differenz zwischen einem Taktsig nal CLK, das an einen NMOS-Transistor eines Transmissionsgatters T2 und an einen PMOS-Transistor eines Transmissionsgatters T1 angelegt wird, und einem invertierten Taktsignal CLKB, das an einen NMOS- Transistor des Transmissionsgatters T1 und einen PMOS-Transistor des Transmissionsgatters T2 angelegt wird. Wenn sich Daten D auf einem hohen Logikpegel befinden, puffert der PMOS-Transistor des Transmis sionsgatters T1 die Daten. Wenn sich die Daten D auf einem niedrigen Logikpegel befinden, puffert der NMOS-Transistor des Transmissions gatters T1 die Daten. Beim Flip-Flop von Fig. 1 liegt die Schwierigkeit vor, dass die Aufbauzeit, wenn sich die Daten D auf hohem Logikpegel befinden, um die Verzögerungszeit des Inverters 11 länger ist als die Aufbauzeit, wenn sich die Daten D auf niedrigem Logikpegel befinden.

Um diese Schwierigkeit zu überwinden, wird das Taktsignal CLK um die Verzögerungszeit des Inverters 11 unter Verwendung eines Phasentren ners verzögert, und das verzögerte Taktsignal kann an den PMOS- Transistor des Transmissionsgatters T1 und den NMOS-Transistor des Transmissionsgatters T2 angelegt werden. Selbst in einem solchen Fall ist es jedoch wegen Prozessschwankungen und Schwankungen einer Speisespannung und der Temperatur sehr schwierig, die Phase des in vertierten Taktsignals CLKB exakt mit der Phase des um die Verzöge rungszeit des Inverters 11 verzögerten Taktsignals zu synchronisieren. Außerdem erhöht sich der Flächenbedarf des Flip-Flops deutlich. Da sich der Pfad der Daten D von demjenigen des Taktsignals CLK unter scheidet, kann zudem eine Änderung der Aufbauzeit in Abhängigkeit von einer Änderung in der Speisespannung auftreten. Dementsprechend erhöht sich die Breite des Aufbau-/Halte-Fensters.

Bei dem in Fig. 2 gezeigten Flip-Flop hat die Aufbauzeit, wenn die Daten D vom niedrigen auf den hohen Logikpegel übergehen, annähernd den Wert 0, da sie durch NAND-Gatter ND3 und ND4 bestimmt ist. Im Fall, dass die Daten D vom hohen auf den niedrigen Logikpegel übergehen, ist die Aufbauzeit durch NAND-Gatter ND1 und ND2 bestimmt. Da ein Eingangssignal A des NAND-Gatters ND1 nach der Verzögerungszeit des NAND-Gatters ND4 auf der Basis der Daten D festgelegt wird, ist die Aufbauzeit, wenn die Daten D vom hohen auf den niedrigen Logik pegel übergehen, um die Verzögerungszeit des NAND-Gatters ND4 län ger als die Aufbauzeit, wenn die Daten D vom niedrigen auf den hohen Logikpegel übergehen. Daher erhöht sich die Breite des Aufbau-/Halte- Fensters.

Bei dem in Fig. 3 gezeigten Flip-Flop beginnen Signale SB und RB vom hohen auf den niedrigen Logikpegel zu fallen, wenn das Taktsignal CLK auf den hohen Logikpegel ansteigt. Die Abfallgeschwindigkeit ist durch die gemeinsamen Modusspannungen der Daten D und der invertierten Daten DB bestimmt. Daher unterscheidet sich die Steilheit, mit der SB bzw. RB heruntergezogen wird, wenn sich die Daten D auf hohem Lo gikpegel befinden, von der Steilheit, mit welcher SB bzw. RB herunter gezogen wird, wenn sich die Daten D auf niedrigem Logikpegel befin den. Dementsprechend unterscheidet sich die Haltezeit eines Abtastver stärkers SA für den Fall, dass sich die Daten D auf dem niedrigen Lo gikpegel befinden, von der Haltezeit des Abtastverstärkers SA für den Fall, dass sich die Daten D auf dem hohen Logikpegel befinden.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Flip- Flop-Schaltung der eingangs genannten Art und eines diesen verwen denden Signalhöhenkomparators zugrunde, in denen die Aufbauzeit al lenfalls geringfügig aufgrund von Prozessänderungen, Änderungen einer Speisespannung, der Temperatur und von Datenwerten kaum schwankt, so dass eine geringe Breite des gesamten Aufbau-/Halte-Fensters er zielt wird, wobei der Komparator mit vergleichsweise geringem Flächen bedarf und hoher Berechnungsgeschwindigkeit realisierbar ist.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Flip- Flop-Schaltung mit den Merkmalen des Anspruchs 1 oder 4 und eines Signalhöhenkomparators mit den Merkmalen des Anspruchs 7 oder 10.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin dung sowie die zu deren besserem Verständnis oben erläuterten her kömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Schaltbild einer herkömmlichen Flip-Flop-Schaltung mit ei nem Transmissionsgatter,

Fig. 2 ein Schaltbild einer herkömmlichen Flip-Flop-Schaltung mit einem NAND-Gatter,

Fig. 3 ein Schaltbild einer herkömmlichen Flip-Flop-Schaltung mit ei nem Abtastverstärker,

Fig. 4 ein Schaltbild einer ersten erfindungsgemäßen Flip-Flop- Schaltung auf der Basis einer Digital/Zeit-Wandlung (DTC),

Fig. 5 ein Signalverlaufsdiagramm zur Veranschaulichung der Be triebsweise der Flip-Flop-Schaltung von Fig. 4,

Fig. 6 bis 12 Detailschaltbilder möglicher Realisierungen eines ersten Pufferschaltkreises der Flip-Flop-Schaltung von Fig. 4,

Fig. 13 ein Schaltbild einer zweiten erfindungsgemäßen Flip-Flop- Schaltung,

Fig. 14 ein Schaltbild einer dritten erfindungsgemäßen Flip-Flop- Schaltung,

Fig. 15 ein Signalverlaufsdiagramm zur Veranschaulichung der Be triebsweise der Flip-Flop-Schaltung von Fig. 14,

Fig. 16 bis 19 Detailschaltbilder möglicher Realisierungen einer Verzö gerungsstufe der Flip-Flop-Schaltung von Fig. 14,

Fig. 20 ein Schaltbild eines erfindungsgemäßen Komparators,

Fig. 21 ein Detailschaltbild einer möglichen Realisierung einer Verzö gerungsstufe des Komparators von Fig. 20 und

Fig. 22 ein Schaltbild eines weiteren erfindungsgemäßen Komparators.

Nachfolgend wird näher auf vorteilhafte Ausführungsformen der Erfin dung unter Bezugnahme auf die entsprechenden Zeichnungen einge gangen, wobei gleiche Bezugszeichen in den verschiedenen Zeichnun gen jeweils sich funktionell entsprechende Komponenten bezeichnen.

Fig. 4 zeigt im Schaltbild eine erste erfindungsgemäße Flip-Flop- Schaltung, deren Betriebsweise im Signalverlaufsdiagramm von Fig. 5 veranschaulicht ist. Wie aus Fig. 4 ersichtlich, beinhaltet diese erste er findungsgemäße Flip-Flop-Schaltung einen ersten Zwischenspeicher schaltkreis 41 mit einem NAND-Gatter 411, dessen Verzögerungszeit durch Daten D gesteuert wird, und mit einem NAND-Gatter 412, dessen Verzögerungszeit durch invertierte Daten DB gesteuert wird, sowie ei nen zweiten Zwischenspeicherschaltkreis 43 mit NAND-Gattern 431 und 432.

Ein Taktsignal CLK wird gemeinsam jedem ersten Eingangsanschluss der NAND-Gatter 411 und 412 zugeführt. Der Ausgangsanschluss des NAND-Gatters 411 ist mit einem zweiten Eingangsanschluss des NAND- Gatters 412 verbunden. Der Ausgangsanschluss des NAND-Gatters 412 ist mit einem zweiten Eingangsanschluss des NAND-Gatters 411 ver bunden. Die Verzögerungszeit des NAND-Gatters 411 ist variabel und wird durch die Daten D gesteuert. Die Verzögerungszeit des NAND- Gatters 412 ist variabel und wird durch die invertierten Daten DB ge steuert.

Speziell werden, wie im Signalverlaufsdiagramm von Fig. 5 illustriert, die NAND-Gatter 411 und 412 des ersten Zwischenspeicherschaltkreises 41 durch die Daten D bzw. DB gesteuert. Jede der Verzögerungszeiten, insbesondere die vollen Abwärtsverzögerungszeiten der NAND-Gatter 411 und 412, besitzt zwei Werte. Und zwar hat Fall des NAND-Gatters 411 die volle Abwärtsverzögerungszeit den Wert T0-ΔT, wenn sich die Daten D auf einem hohem Logikpegel befinden, und den Wert T0, wenn sich die Daten D auf einem niedrigen Logikpegel befinden. Im Fall des NAND-Gatters 412 hat die volle Abwärtsverzögerungszeit den Wert T0-ΔT, wenn sich die invertierten Daten DB auf dem hohen Logikpegel befinden, und den Wert T0, wenn sich die invertierten Daten DB auf dem niedrigen Logikpegel befinden.

Wie aus dem Signalverlaufsdiagramm von Fig. 5 ersichtlich, fällt daher das Ausgangssignal SB des NAND-Gatters 411 schneller als das Aus gangssignal RB des NAND-Gatters 412 auf niedrigen Pegel, wenn sich die Daten D auf dem hohen Logikpegel befinden. Dementsprechend be findet sich schließlich SB auf dem niedrigen Logikpegel, während sich RB schließlich auf dem hohen Logikpegel befindet, indem RB durch SB auf den hohen Logikpegel hochgezogen wird. In gleicher Weise geht, wenn sich die Daten D auf dem niedrigen Logikpegel befinden, RB auf den niedrigen Logikpegel über, während SB auf den hohen Logikpegel übergeht.

Die Daten D werden durch die obige Betriebsweise auf die Flanke des Taktsignals CLK getriggert und zum Ausgang Q des NAND-Gatters 431 des zweiten Zwischenspeicherschaltkreises 43 gepuffert. Selbst wenn sich der Wert der Daten D ändert, während sich das Taktsignal CLK auf dem hohen Logikpegel befindet, ändert die Wertänderung der Daten D lediglich die Verzögerungszeit von der ansteigenden Flanke des Takt signals CLK zu SB bzw. RB. Daher werden die Logikwerte von SB und RB nicht beeinflusst, bis die ansteigende Flanke des Taktsignals CLK eingegeben wird.

Die Fig. 6 bis 12 zeigen im Schaltbild bevorzugte Realisierungen für den ersten Zwischenspeicherschaltkreis der Flip-Flop-Schaltung von Fig. 4.

Bei der Realisierung gemäß Fig. 6 umfasst ein NAND-Gatter 411a des betreffenden ersten Zwischenspeicherschaltkreises 41a PMOS-Transis toren P0 und P1 sowie NMOS-Transistoren N0 und N1 zur Bildung ei nes statischen CMOS-NAND-Gatters, welches das Taktsignal CLK so wie RB empfängt, und NMOS-Transistoren NA und NB, die seriell zwi schen die Drain-Elektrode des NMOS-Transistors N1 und die Source- Elektrode des NMOS-Transistors N1 eingeschleift sind. RB wird an die Gate-Elektrode des NMOS-Transistors NA angelegt. Die Daten D wer den der Gate-Elektrode des NMOS-Transistors NB zugeführt.

Wenn sich die Daten D auf hohem Logikpegel befinden, steigt die effek tive Breite des NMOS-Transistors N1 auf die Breite der seriell verbun denen NMOS-Transistoren NA und NB an. Speziell kann die effektive Breite W1_effektiv des NMOS-Transistors N1 durch die nachstehende Gleichung 1 definiert werden.

W1_effektiv = W1 + D.(WA.WB)/(WA + WB) (1)

Hierbei bezeichnen W1, WA und WB die Breite des NMOS-Transistors N1, die Breite des NMOS-Transistors NA bzw. die Breite des NMOS- Transistors NB. Somit ändern die Daten D die effektive Breite des NMOS-Transistors N1. Dementsprechend variiert die "Pull-Down"-Stärke des Ausgangssignals SB des NAND-Gatters 411a in Abhängigkeit von der Steuerung der Daten D. Als Resultat hiervon variiert die Verzöge rungszeit des NAND-Gatters 411a.

Des weiteren umfasst das NAND-Gatter 412a des ersten Zwischenspei cherschaltkreises 41a PMOS-Transistoren P2 und P3 sowie NMOS- Transistoren N2 und N3 zur Bildung eines statischen CMOS-NAND- Gatters unter Verwendung des Taktsignals CLK sowie von SB als Ein gangssignale und NMOS-Transistoren NC und ND, die seriell zwischen die Drain-Elektrode des NMOS-Transistors N3 und die Source-Elektrode des NMOS-Transistors N3 eingeschleift sind. SB wird der Gate- Elektrode des NMOS-Transistors NC zugeführt. Die invertierten Daten DB werden an die Gate-Elektrode des NMOS-Transistors ND angelegt.

Da die Betriebsweise des NAND-Gatters 412a derjenigen des NAND- Gatters 411a entspricht, erübrigt sich eine detaillierte Beschreibung der selben. Somit verändern die invertierten Daten DB die effektive Breite des NMOS-Transistors N3. Demgemäß variiert die "Pull-Down"-Stärke des Ausgangssignals RB des NAND-Gatters 412a in Abhängigkeit von der Steuerung der invertierten Daten DB. Als Resultat hiervon variiert die Verzögerungszeit des NAND-Gatters 412a.

Fig. 7 zeigt einen ersten Zwischenspeicherschaltkreis 41b, der sich vom ersten Zwischenspeicherschaltkreis 41a der Fig. 6 nur darin unterschei det, dass die Positionen des NMOS-Transistors N0 und des NMOS- Transistors N1 sowie die Positionen des NMOS-Transistors N2 und des NMOS-Transistors N3 vertauscht sind.

Fig. 8 zeigt einen ersten Zwischenspeicherschaltkreis 41c, der sich vom ersten Zwischenspeicherschaltkreis 41b der Fig. 7 nur darin unterschei det, dass die NMOS-Transistoren NA und NB seriell zwischen die Drain- Elektrode des NMOS-Transistors N0 und die Source-Elektrode des NMOS-Transistors N0 eingeschleift sind und die NMOS-Transistoren NC und ND seriell zwischen die Drain-Elektrode des NMOS-Transistors N2 und die Source-Elektrode des NMOS-Transistors N2 eingeschleift sind.

Fig. 9 zeigt einen ersten Zwischenspeicherschaltkreis 41d, der sich vom ersten Zwischenspeicherschaltkreis 41c der Fig. 8 nur darin unterschei det, dass die Positionen des NMOS-Transistors N0 und des NMOS- Transistors N1 sowie die Positionen des NMOS-Transistors N2 und des NMOS-Transistors N3 vertauscht sind.

Der in Fig. 10 gezeigte erste Zwischenspeicherschaltkreis 41e unter scheidet sich vom ersten Zwischenspeicherschaltkreis 41c der Fig. 8 nur darin, dass die NMOS-Transistoren NA und NB zueinander parallel und seriell zum NMOS-Transistor N0 geschaltet sind und dass die NMOS- Transistoren NC und ND zueinander parallel und seriell zum NMOS- Transistor N2 geschaltet sind.

Für die NAND-Gatter 411c, 411d und 411e der ersten Zwischenspei cherschaltkreise der Fig. 8 bis 10 lässt sich die effektive Breite WO_effektiv des ersten NMOS-Transistors N0 durch die nachstehende Gleichung 2 definieren:

W0_effektiv = W0 + D.[WO.(WA.WB)]/(W0 + WA + WB) + DB.(W0 + WB)/(W0 + WB) (2)

Hierbei bezeichnet W0 die Breite des NMOS-Transistors N0. In den ers ten Zwischenspeicherschaltkreisen der Fig. 8 bis 10 ändern daher die Daten D die effektive Breite des NMOS-Transistors N0. Dementspre chend variiert die "Pull-down"-Stärke des Ausgangssignals SB der NAND-Gatter 411c, 411d und 411e in Abhängigkeit von der Steuerung der Daten D. Als Resultat hiervon variiert die Verzögerungszeit der NAND-Gatter 411c, 411d und 411e.

In gleicher Weise ändern die invertierten Daten DB die effektive Breite des NMOS-Transistors N2. Dementsprechend ändert sich die "Pull down"-Stärke des Ausgangssignals RB der NAND-Gatter 412c, 412d und 412e in Abhängigkeit von der Steuerung der inversen Daten DB. Als Resultat hiervon variiert die Verzögerungszeit der NAND-Gatter 412c, 412d und 412e.

Der in Fig. 11 gezeigte erste Zwischenspeicherschaltkreis 41f unter scheidet sich vom ersten Zwischenspeicherschaltkreis 41a der Fig. 6 lediglich darin, dass der NMOS-Transistor NA und ein Kondensator C1 seriell zwischen den Ausgangsanschluss SB eines NAND-Gatters 411f und eine Massespannung VSS eingeschleift sind und der NMOS- Transistor NB sowie ein Kondensator C2 seriell zwischen den Aus gangsanschluss RB eines NAND-Gatters 412f und die Massespannung VSS eingeschleift sind. Die Daten D werden an die Gate-Elektrode des NMOS-Transistors NA angelegt. Die invertierten Daten DB werden an die Gate-Elektrode des NMOS-Transistors NB angelegt.

Dadurch wird im ersten Zwischenspeicherschaltkreis 41f gemäß Fig. 11 die Kapazität von SB durch den Kondensator C1 in Abhängigkeit von den Daten D variabel, und die Kapazität von RB wird durch den Kon densator C2 in Abhängigkeit von den invertierten Daten DB variabel.

Der in Fig. 12 gezeigte erste Zwischenspeicherschaltkreis 41g unter scheidet sich vom ersten Zwischenspeicherschaltkreis 41a der Fig. 6 lediglich in der Art und Verschaltung des NMOS-Transistors NA und des NMOS-Transistors NB, die hier die Funktion eines spannungsabhängi gen MOS-Kondensators erfüllen. Dazu sind die Source- und die Drain- Elektrode des NMOS-Transistors NA gemeinsam mit dem Ausgangsan schluss SB eines NAND-Gatters 411g verbunden, während an seine Gate-Elektrode die Daten D angelegt werden. Die Source- und die Drain-Elektrode des NMOS-Transistors NB sind gemeinsam mit dem Ausgangsanschluss RB eines NAND-Gatters 412g verbunden, und an seine Gate-Elektrode werden die invertierten Daten DB angelegt.

Somit wird im ersten Zwischenspeicherschaltkreis 41g von Fig. 12 die Kapazität von SB durch den spannungsabhängigen Kondensator NA in Abhängigkeit von den Daten D variabel, und die Kapazität von RB wird durch den spannungsabhängigen Kondensator NB in Abhängigkeit von den invertierten Daten DB variabel.

In den ersten Zwischenspeicherschaltkreisen der Fig. 11 und 12 variiert daher die "Pull-down"-Stärke von SB der NAND-Gatter 411f und 411g abhängig von der Steuerung der Daten D, wodurch die Verzögerungs zeit der NAND-Gatter 411f und 411g entsprechend variiert. In gleicher Weise variiert die "Pull-down"-Stärke von RB der NAND-Gatter 412f und 412g abhängig von der Steuerung der invertierten Daten DB, wodurch die Verzögerungszeit der NAND-Gatter 412f und 412g entsprechend variiert.

Wie die obige Beschreibung deutlich macht, werden beim ersten erfin dungsgemäßen Ausführungsbeispiel gemäß Fig. 4 die Daten D und die invertierten Daten DB zeitgewandelt, wobei die Zeitdauer gleich der Ver zögerungsdifferenz zwischen den beiden NAND-Gattern wird, die den ersten Zwischenspeicherschaltkreis bilden. Diese Verzögerungsdifferenz wird in die Ausgangssignale SB und RB gewandelt. Dementsprechend wird ein Zwischenspeicherbetrieb ausgeführt.

In der Flip-Flop-Schaltung gemäß dem ersten erfindungsgemäßen Aus führungsbeispiel von Fig. 4 kann anstelle der invertierten Daten DB ein vorgegebenes Referenzsignal Vref verwendet werden. Außerdem kann anstelle der invertierten Daten DB eine Speisespannung VDD verwendet werden, wenn die Abmessung des NMOS-Transistors ND kleiner als die Abmessung des NMOS-Transistors NA ist. In diesem Fall kann sich die "Pull-down"-Geschwindigkeit der Ausgangssignale SB und RB, wenn die Daten D auf hohem Logikpegel liegen, etwas von der "Pull-down"- Geschwindigkeit unterscheiden, wenn die Daten D auf niedrigem Logik pegel liegen. Der Unterschied in der "Pull-down"-Geschwindigkeit kann jedoch verringert werden, wenn ΔT klein genug ist, so dass der Unter schied in der Aufbauzeit bei einer Veränderung in den Daten D vernach lässigbar ist.

Da das Taktsignal CLK und die Daten D nur der Gate-Elektrode des Transistors zugeführt werden, verhalten sich bei dieser ersten erfin dungsgemäßen Flip-Flop-Schaltung die jeweiligen Verzögerungszeiten des Taktsignals CLK und der Daten D bezüglich Prozessschwankungen, Schwankungen in der Speisespannung und Temperaturschwankungen gleich. Folglich tritt kaum eine Differenz in der Aufbauzeit abhängig von Prozessänderungen und Änderungen in der Speisespannung und der Temperatur auf, so dass die Breite des gesamten Aufbau-/Halte- Fensters sehr klein ist.

Die in Fig. 13 gezeigte, zweite erfindungsgemäße Flip-Flop-Schaltung beinhaltet einen ersten Zwischenspeicherschaltkreis 131 mit einem NOR-Gatter 1311, dessen Verzögerungszeit durch die Daten D gesteu ert wird, und einem NOR-Gatter 1312, dessen Verzögerungszeit durch die invertierten Daten DB gesteuert wird, sowie einen zweiten Zwi schenspeicherschaltkreis 133 mit NOR-Gattern 1331 und 1332.

Das Taktsignal CLK wird gemeinsam an einen jeweiligen ersten Ein gangsanschluss der NOR-Gatter 1311 und 1312 angelegt. Der Aus gangsanschluss des NOR-Gatters 1311 ist mit einem zweiten Ein gangsanschluss des NOR-Gatters 1312 verbunden. Der Ausgangsan schluss des NOR-Gatters 1312 ist mit einem zweiten Eingangsan schluss des NOR-Gatters 1311 verbunden. Speziell wird so die Verzö gerungszeit des NOR-Gatters 1311 durch die Daten D gesteuert und variiert. Die Verzögerungszeit des NOR-Gatters 1312 wird durch die in vertierten Daten DB gesteuert und variiert.

Der erste Zwischenspeicherschaltkreis 131 kann durch Vertauschen der PMOS-Transistoren und der NMOS-Transistoren in den Schaltkreisen der Fig. 6 bis 12 miteinander realisiert werden, wie für den Fachmann ersichtlich. Da die Betriebsweise der zweiten erfindungsgemäßen Flip- Flop-Schaltung derjenigen der ersten erfindungsgemäßen Flip-Flop- Schaltung von Fig. 4 gleicht, braucht darauf nicht nochmals detailliert eingegangen werden.

Die in Fig. 14 gezeigte, dritte erfindungsgemäße Flip-Flop-Schaltung be inhaltet einen ersten Zwischenspeicherschaltkreis 141 mit NAND- Gattern 1411 und 1412, einer Verzögerungsstufe 1413, deren Verzöge rungszeit durch die Daten D gesteuert wird, und einer Verzögerungsstu fe 1414, deren Verzögerungszeit durch die invertierten Daten DB ge steuert wird, sowie einen zweiten Zwischenspeicherschaltkreis 143 mit NAND-Gattern 1431 und 1432.

Jede Verzögerungsstufe 1413 und 1414 ist durch einen Ein-Bit- Digital/Zeit-Wandler (DTC) realisiert. Das Taktsignal CLK wird gemein sam an den jeweiligen Eingangsanschluss der Verzögerungsstufen 1413 und 1414 angelegt. Dabei wird speziell die Verzögerungszeit der Verzögerungsstufe 1413 variabel durch die Daten D gesteuert, und die Verzögerungszeit der Verzögerungsstufe 1414 wird variabel durch die invertierten Daten DB gesteuert.

Der Ausgangsanschluss der Verzögerungsstufe 1413 ist mit einem ers ten Eingangsanschluss des NAND-Gatters 1411 verbunden. Der Aus gangsanschluss der Verzögerungsstufe 1414 ist mit einem ersten Ein gangsanschluss des NAND-Gatters 1412 verbunden. Der Ausgangsan schluss des NAND-Gatters 1411 ist mit einem zweiten Eingangsan schluss des NAND-Gatters 1412 verbunden. Der Ausgangsanschluss des NAND-Gatters 1412 ist mit einem zweiten Eingangsanschluss des NAND-Gatters 1411 verbunden.

Wie aus Fig. 15 ersichtlich, die ein Signalverlaufsdiagramm zur Veran schaulichung des Betriebs der Flip-Flop-Schaltung von Fig. 14 wieder gibt, werden die Ausgangssignale CLK1 und CLK2 der Verzögerungs stufen 1413 und 1414 durch die Daten D und die invertierten Daten DB gesteuert, wobei jedes dieser Ausgangssignale CLK1, CLK2 eine Ver zögerungszeit mit zwei möglichen Werten beinhaltet.

Da das Taktsignal CLK und die Daten D nur der Gate-Elektrode des Transistors zugeführt werden, werden die jeweiligen Verzögerungszei ten des Taktsignals CLK und der Daten D in der dritten erfindungsge mäßen Flip-Flop-Schaltung wie bei der ersten erfindungsgemäßen Flip- Flop-Schaltung bezüglich Prozessänderungen sowie Änderungen der Speisespannung und der Temperatur gleich behandelt. Demzufolge tritt kaum eine Differenz in der Aufbauzeit in Abhängigkeit von Prozessände rungen sowie Änderungen der Speisespannung und der Temperatur auf, so dass die Breite des gesamten Aufbau-/Halte-Fensters sehr gering ist.

Die Fig. 16 bis 18 zeigen detaillierter Realisierungsbeispiele für die Ver zögerungsstufe 1413 der in Fig. 14 gezeigten Flip-Flop-Schaltung unter Verwendung des Ein-Bit-DTC.

Im Beispiel von Fig. 16 wird die Verzögerungsstufe 1413a durch das Signal eines Steueranschlusses CON gesteuert und umfasst einen In verter 161 zum Invertieren des Taktsignals CLK, einen Inverter 163 zum Invertieren des Ausgangssignals des Inverters 161 und zum Abgeben eines Signals CLK1, einen NMOS-Transistor 165, der zwischen den Steueranschluss CON und die Massespannung VSS eingeschleift ist und an dessen Gate-Elektrode die Daten D angelegt werden, sowie ei nen NMOS-Transistor 167, der zwischen den Steueranschluss CON und die Massespannung VSS eingeschleift ist und an dessen Gate-Elektrode die Speisespannung VDD angelegt wird.

Die in Fig. 17 gezeigte Verzögerungsstufe 1413b umfasst einen Inverter 171 zum Invertieren des Taktsignals CLK, einen Inverter 173 zum Inver tieren des Ausgangssignals des Inverters 171 und Abgeben des Signals CLK1, einen NMOS-Transistor 175, dessen Drain-Elektrode an den Ausgangsanschluss des Inverters 171 angeschlossen ist und an dessen Gate-Elektrode die Daten D angelegt werden, sowie einen Kondensator C, der zwischen die Source-Elektrode des NMOS-Transistors 175 und die Massespannung VSS eingeschleift ist.

Die in Fig. 18 gezeigte Verzögerungsstufe 1413c beinhaltet einen Inver ter 181 zum Invertieren des Taktsignals CLK, einen Inverter 183 zum Invertieren des Ausgangssignals des Inverters 181 und Abgeben des Signals CLK1 sowie einen NMOS-Transistor 185, dessen Gate- Elektrode an den Ausgangsanschluss des Inverters 181 angeschlossen ist und dessen Drain- und Source-Elektrode gemeinsam von den Daten D beaufschlagt werden. Dadurch fungiert der NMOS-Transistor 185 als ein MOS-Kondensator.

Die in Fig. 19 gezeigte Verzögerungsstufe 1413d beinhaltet einen NMOS-Transistor 191 zur Übertragung des Taktsignals CLK und zum Abgeben des Taktsignals CLK als das Signal CLK1 in Abhängigkeit von den Daten D sowie einen NMOS-Transistor 193, der zum NMOS- Transistor 191 parallel geschaltet ist und an dessen Gate-Elektrode die Speisespannung VDD angelegt wird. Hierdurch fungiert der NMOS- Transistor 191 als variabler Widerstand.

Wie gesagt, kann die Verzögerungsstufe 1414 der Flip-Flop-Schaltung von Fig. 14 durch irgendeinen der in den Fig. 16 bis 19 gezeigten Schaltkreise realisiert werden.

Fig. 20 zeigt einen ersten erfindungsgemäßen Komparator mit einem ersten Zwischenspeicherschaltkreis 201, der NAND-Gatter 2011 und 2012, eine Verzögerungsstufe 2013, deren Verzögerungszeit variabel ist und durch ein erstes Digitalsignal X gesteuert wird, und eine Verzöge rungsstufe 2014 umfasst, deren Verzögerungszeit variabel ist und durch ein zweites Digitalsignal Y gesteuert wird. Der Komparator besitzt des weiteren einen zweiten Zwischenspeicherschaltkreis 203 mit NAND- Gattern 2031 und 2032.

Der in Fig. 20 gezeigte Komparator unterscheidet sich vom in Fig. 14 gezeigten Flip-Flop lediglich darin, dass die Verzögerungsstufen 2013 und 2014 durch N-Bit-DTC realisiert sind, mit N als einer natürlichen Zahl, wobei die Verzögerungszeit der Verzögerungsstufe 2013 variabel ist und durch ein erstes Digitalsignal X mit N Bit gesteuert wird, während die Verzögerungszeit der Verzögerungsstufe 2014 variabel ist und durch ein zweites Digitalsignal Y mit N Bit gesteuert wird. Der Komparator von Fig. 20 stellt somit einen digitalen Signalhöhenkomparator dar, der die Größe des N-Bit-Digitalsignals X mit der Größe des N-Bit-Digitalsignals Y vergleicht.

Fig. 21 zeigt ein Beispiel, bei dem die Verzögerungsstufe 2013 des Komparators von Fig. 20 durch den N-Bit-DTC realisiert ist, wobei N gleich 4 ist.

Wie aus Fig. 21 zu erkennen, umfasst die Verzögerungsstufe 2013 ei nen Inverter 211 zum Invertieren des Taktsignals CLK, einen Inverter 213 zum Invertieren des Ausgangssignals des Inverters 211 und Abge ben eines Signals CLKX, vier Schalter 214 bis 217, die zwischen den Inverter 211 und den Inverter 213 eingebunden sind und in Abhängigkeit von jeweils einem von Vier-Bit-Digitalsignalen X0, X1, X2 und X3 leitend oder sperrend geschaltet werden, sowie vier Kondensatoren 1C, 2C, 4C und 8C, die zwischen jeweils einen der Schalter und die Massespan nung VSS eingeschleift sind.

Die Verzögerungsstufe 2014 des Komparators von Fig. 20 kann eben falls durch den in Fig. 21 gezeigten N-Bit-DTC realisiert sein. Alternativ ist eine Realisierung durch verschiedene andere herkömmliche Schal tungstypen möglich, wie für den Fachmann ersichtlich.

Fig. 22 zeigt einen zweiten erfindungsgemäßen Komparator mit einem ersten Zwischenspeicherschaltkreis 221, der NAND-Gatter 2211 und 2212, eine Verzögerungsstufe 2213, deren Verzögerungszeit variabel ist und durch eine erste Analogspannung V1 gesteuert wird, und eine Ver zögerungsstufe 2214, deren Verzögerungszeit variabel ist und durch ei ne zweite Analogspannung V2 gesteuert wird. Des weiteren beinhaltet dieser Komparator einen zweiten Zwischenspeicherschaltkreis 223 mit NAND-Gattern 2231 und 2232.

Der in Fig. 22 gezeigte Komparator unterscheidet sich von demjenigen der Fig. 20 lediglich darin, dass die Verzögerungsstufen 2213 und 2214 durch spannungsgesteuerte Verzögerungsleitungen (VCDL) oder Span nung/Zeit-Wandler (VTC) realisiert sind, wobei die Verzögerungszeit der Verzögerungsstufe 2213 variabel durch die erste Analogspannung V1 und die Verzögerungszeit der Verzögerungsstufe 2214 variabel durch die zweite Analogspannung V2 gesteuert werden. Der Komparator von Fig. 22 stellt somit einen Analogspannungskomparator zum Vergleichen der Größe der Analogspannung V1 mit der Größe der Analogspannung V2 dar. Für den Fachmann ist ersichtlich, dass die VCDL und der VTC durch verschiedene herkömmliche Schaltungstypen realisiert sein kön nen, so dass sich eine nähere Beschreibung des Aufbaus dieser Kom ponenten erübrigt.

Da die Schaltung des ersten und zweiten erfindungsgemäßen Kompara tors relativ einfach ist, ist der Flächenbedarf des Komparators viel nied riger und seine Berechnungsgeschwindigkeit viel höher als bei einer konventionellen Technologie, wenn der Komparator durch einen integ rierten Schaltkreis realisiert ist.

Wie oben erwähnt, hat die erfindungsgemäße Flip-Flop-Schaltung auf DTC-Basis den Vorteil, dass die Aufbauzeit in Abhängigkeit von Pro zessänderungen und Änderungen der Speisespannung und der Tempe ratur kaum schwankt, so dass die Änderung der Datenwerte und somit die Breite des gesamten Aufbau-/Halte-Fensters gering sind. Wenn der erfindungsgemäße Komparator auf DTC-Basis in einem IC vorgesehen ist, bleibt der Flächenbedarf des IC sehr gering, und die Berechnungs geschwindigkeit des IC ist vergleichsweise hoch.

Claims

1. Flip-Flop-Schaltung zur Datenpufferung in Abhängigkeit von einem Taktsignal (CLK), gekennzeichnet durch einen ersten Zwischenspeicherschaltkreis (41) mit einem ersten und zweiten Logikgatter (411, 412), wobei das Taktsignal gemeinsam an ei nen jeweiligen ersten Eingangsanschluss der Logikgatter angelegt wird, der Ausgangsanschluss des ersten Logikgatters mit einem zweiten Ein gangsanschluss des zweiten Logikgatters und der Ausgangsanschluss des zweiten Logikgatters mit einem zweiten Eingangsanschluss des ers ten Logikgatters verbunden sind und wobei die Verzögerungszeit des ersten Logikgatters und/oder die Verzögerungszeit des zweiten Logik gatters variabel ist und durch zugeführte Daten gesteuert wird.

2. Flip-Flop-Schaltung nach Anspruch 1, weiter dadurch gekenn zeichnet, dass das erste und zweite Logikgatter NAND-Gatter sind.

3. Flip-Flop-Schaltung nach Anspruch 1, weiter dadurch gekenn zeichnet, dass das erste und zweite Logikgatter NOR-Gatter sind.

4. Flip-Flop-Schaltung zur Datenpufferung in Abhängigkeit von einem Taktsignal (CLK), gekennzeichnet durch
eine erste und eine zweite Verzögerungsstufe (1413, 1414), an deren jeweiligen Eingangsanschluss gemeinsam das Taktsignal (CLK) angelegt wird, und
einen ersten Zwischenspeicherschaltkreis mit einem ersten Logik gatter (1411), von dem ein erster Eingangsanschluss mit dem Aus gangssignal der ersten Verzögerungsstufe beaufschlagt wird, und einem zweiten Logikgatter (1412), von dem ein erster Eingangsanschluss mit dem Ausgangssignal der zweiten Verzögerungsstufe beaufschlagt wird, wobei der Ausgangsanschluss des ersten Logikgatters mit einem zwei ten Eingangsanschluss des zweiten Logikgatters und der Ausgangsan schluss des zweiten Logikgatters mit einem zweiten Eingangsanschluss des ersten Logikgatters verbunden sind und die Verzögerungszeit der ersten Verzögerungsstufe und/oder die Verzögerungszeit der zweiten Verzögerungsstufe variabel ist und durch zugeführte Daten gesteuert wird.

5. Flip-Flop-Schaltung nach Anspruch 4, weiter dadurch gekenn zeichnet, dass die erste und die zweite Verzögerungsstufe jeweils einen Ein-Bit-Digital/Zeit-Wandler beinhalten.

6. Flip-Flop-Schaltung nach einem der Ansprüche 1 bis 5, weiter ge kennzeichnet durch einen zweiten Zwischenspeicherschaltkreis (43, 143) zur Zwischenspeicherung eines vom Ausgangsanschluss des ers ten Logikgatters abgegebenen Signals und eines vom Ausgangsan schluss des zweiten Logikgatters abgegebenen Signals.

7. Digitaler Signalhöhenkomparator zum Vergleichen der Größe ei nes ersten Digitalsignals (X) mit der Größe eines zweiten Digitalsignals (Y) in Abhängigkeit von einem Taktsignal (CLK), gekennzeichnet durch
eine erste und eine zweite Verzögerungsstufe (2013, 2014), an deren jeweiligen Eingangsanschluss gemeinsam das Taktsignal (CLK) angelegt wird, und
einen ersten Zwischenspeicherschaltkreis mit einem ersten Logik gatter (2011), von dem ein erster Eingangsanschluss mit dem Aus gangssignal der ersten Verzögerungsstufe beaufschlagt wird, und einem zweiten Logikgatter (2012), von dem ein erster Eingangsanschluss mit dem Ausgangssignal der zweiten Verzögerungsstufe beaufschlagt wird, wobei der Ausgangsanschluss des ersten Logikgatters mit einem zwei ten Eingangsanschluss des zweiten Logikgatters und der Ausgangsan schluss des zweiten Logikgatters mit einem zweiten Eingangsanschluss des ersten Logikgatters verbunden sind, die Verzögerungszeit der ers ten Verzögerungsstufe variabel ist und durch das erste Digitalsignal ge steuert wird und die Verzögerungszeit der zweiten Verzögerungsstufe variabel ist und durch das zweite Digitalsignal gesteuert wird.

8. Digitaler Signalhöhenkomparator nach Anspruch 7, weiter ge kennzeichnet durch einen zweiten Zwischenspeicherschaltkreis (203) zur Pufferung eines vom Ausgangsanschluss des ersten Logikgatters abgegebenen Signals und eines vom Ausgangsanschluss des zweiten Logikgatters abgegebenen Signals.

9. Digitaler Signalhöhenkomparator nach Anspruch 7 oder 8, weiter dadurch gekennzeichnet, dass die erste und die zweite Verzögerungs stufe jeweils einen N-Bit-Digital/Zeit-Wandler beinhalten.

10. Analoger Spannungssignalhöhenkomparator zum Vergleichen der Größe einer ersten Analogspannung (V1) mit der Größe einer zweiten Analogspannung (V2) in Abhängigkeit von einem Taktsignal (CLK), gekennzeichnet durch
eine erste und eine zweite Verzögerungsstufe (2213, 2214), an deren jeweiligen Eingangsanschluss gemeinsam das Taktsignal (CLK) angelegt wird, und
einen ersten Zwischenspeicherschaltkreis mit einem ersten Logik gatter (2211), von dem ein erster Eingangsanschluss mit dem Aus gangssignal der ersten Verzögerungsstufe beaufschlagt wird, und einem zweiten Logikgatter (2212), von dem ein erster Eingangsanschluss mit dem Ausgangssignal der zweiten Verzögerungsstufe beaufschlagt wird, wobei der Ausgangsanschluss des ersten Logikgatters mit einem zwei ten Eingangsanschluss des zweiten Logikgatters und der Ausgangsan schluss des zweiten Logikgatters mit einem zweiten Eingangsanschluss des ersten Logikgatters verbunden ist, die Verzögerungszeit der ersten Verzögerungsstufe variabel ist und durch die erste Analogspannung (V1) gesteuert wird und die Verzögerungszeit der zweiten Verzöge rungsstufe variabel ist und durch die zweite Analogspannung (V2) ge steuert wird.

11. Analoger Spannungssignalhöhenkomparator nach Anspruch 10, weiter gekennzeichnet durch einen zweiten Zwischenspeicherschaltkreis (223) zur Pufferung eines vom Ausgangsanschluss des ersten Logikgat ters abgegebenen Signals und eines vom Ausgangsanschluss des zwei ten Logikgatters abgegebenen Signals.

12. Analoger Spannungssignalhöhenkomparator nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass die erste und die zweite Verzögerungsstufe jeweils einen Spannung/Zeit-Wandler beinhalten.

13. Analoger Spannungssignalhöhenkomparator nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass die erste und die zweite Verzögerungsstufe jeweils eine spannungsgesteuerte Verzögerungslei tung beinhalten.