JP2002158564A - フリップフロップ回路及び比較器 - Google Patents

フリップフロップ回路及び比較器

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Abstract

(57)【要約】 （修正有） 【課題】セットアップ／ホールドウィンドウの幅が狭い
フリップフロップ回路、及び、小面積で計算速度が速い
比較器を提供する。 【解決手段】フリップフロップ回路は、各々の第１入力
端にクロック信号が共通して入力される第１及び第２論
理ゲートを含む第１ラッチ回路、及び第１論理ゲートの
出力端から出力される信号及び第２論理ゲートの出力端
から出力される信号をラッチする第２ラッチ回路を備え
る。第１及び第２論理ゲートのうち少なくとも一つの遅
延時間は入力されるデータ信号により制御される。ま
た、比較器は、各々の入力端にクロック信号が共通して
入力される第１及び第２遅延回路と各々の第１入力端に
第１遅延回路の出力信号及び第２遅延端の出力信号が各
々入力される第１及び第２論理ゲートを含む第１ラッチ
回路、及び第１論理ゲートの出力端から出力される信号
及び第２論理ゲートの出力端から出力される信号をラッ
チする第２ラッチ回路を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に、フリップフロップ及び比較器に関する。
【０００２】
【従来の技術】フリップフロップが高速で動作するため
には、セットアップ時間及びホールド時間の合計を意味
するセットアップ／ホールドウィンドウの幅が狭いこと
が望ましい。フリップフロップが確実な有効データをク
ロック信号に同期してラッチするためにデータがクロッ
ク信号のエッジよりも先に準備しなければならず、セッ
トアップ時間はデータをクロック信号のエッジより先行
させるべき時間である。一方、データがラッチ回路の内
部に完全にラッチさせるためにデータをクロック信号の
エッジの後にも一定時間保持しなければならず、ホール
ド時間はこの一定時間である。
【０００３】従来のフリップフロップの種類としては、
図１に示されたように、伝送ゲートを用いたフリップフ
ロップ、図２に示されたように、ＮＡＮＤゲートを用い
たフリップフロップ、及び図３に示されたように、感知
増幅器を用いたフリップフロップなどがある。
【０００４】ところで、図１に示されたフリップフロッ
プでは、伝送ゲートＴ１のＰＭＯＳトランジスター及び
伝送ゲートＴ２のＮＭＯＳトランジスターに印加される
クロック信号ＣＬＫと伝送ゲートＴ１のＮＭＯＳトラン
ジスター及び伝送ゲートＴ２のＰＭＯＳトランジスター
に印加される反転クロック信号ＣＬＫＢとの間にインバ
ータＩ１の遅延時間分の差が存在する。一方、データＤ
が論理"ハイ"であるときには伝送ゲートＴ１のＰＭＯＳ
トランジスターがデータを伝送する役割をし、データＤ
が論理"ロー"であるときには伝送ゲートＴ１のＮＭＯＳ
トランジスターがデータを伝送する役割をする。このた
め、図１に示されたフリップフロップでは、データＤが
論理"ハイ"に遷移するときに必要なセットアップ時間
が、データＤが論理"ロー"に遷移するときに必要なセッ
トアップ時間よりもインバータＩ１の遅延時間だけ長く
なるという短所がある。
【０００５】このような短所を解決するために、位相分
割器を使ってクロック信号ＣＬＫをインバータＩ１の遅
延時間だけ遅延させて伝送ゲートＴ１のＰＭＯＳトラン
ジスター及び伝送ゲートＴ２のＮＭＯＳトランジスター
に印加する方法がある。しかし、この場合にも、工程、
電源電圧及び温度などの変化により反転クロック信号Ｃ
ＬＫＢとインバータＩ１の遅延時間だけ遅延されたクロ
ック信号との位相を正確に合わせることは極めて難し
く、しかも、フリップフロップの面積が極めて大きくな
るという短所がある。また、データＤの経路及びクロッ
ク信号ＣＬＫの経路が異なるため、電源電圧の変化に従
ってセットアップ時間が変化し、その結果、必要なセッ
トアップ／ホールドウィンドウの幅が広くなるという短
所がある。
【０００６】図２に示されたフリップフロップでは、デ
ータＤが論理"ロー"から論理"ハイ"へと遷移するときの
セットアップ時間は、ＮＡＮＤゲートＮＤ３、ＮＤ４に
より定まるため、ほぼ０に近い値を有する。これに対
し、データＤが論理"ハイ"から論理"ロー"へと遷移する
ときのセットアップ時間はＮＡＮＤゲートＮＤ１、ＮＤ
２により定まる。ところで、ＮＡＮＤゲートＮＤ１の入
力ＡはデータＤからＮＡＮＤゲートＮＤ４の遅延時間後
にセットアップされるため、データＤが論理"ハイ"から
論理"ロー"へと遷移するときに必要なセットアップ時間
は、データＤが論理"ロー"から論理"ハイ"へと遷移する
に必要なセットアップ時間よりもＮＡＮＤゲートＮＤ４
の遅延時間だけ長くなる。このため、必要なセットアッ
プ／ホールドウィンドウの幅が広くなるという短所があ
る。
【０００７】図３に示されたフリップフロップでは、ク
ロック信号ＣＬＫが論理"ハイ"へと立ち上がるとき、Ｓ
Ｂ及びＲＢは論理"ハイ"から論理"ロー"へと立ち下がり
出す。この立ち下がり速度はデータＤ及び反転データＤ
Ｂのコモンモード電圧により定まる。このため、データ
Ｄが論理"ハイ"であるときのＳＢまたはＲＢがプルダウ
ンされる傾斜が、データＤが論理"ロー"であるときのＳ
ＢまたはＲＢがプルダウンされる傾斜とは異なってく
る。これにより、感知増幅器ＳＡのホールド時間が、Ｄ
が論理"ロー"である場合と論理"ハイ"である場合とで異
なってくる。
【０００８】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする技術的課題は、セットアップ時間が工程、
電源電圧及び温度などの変化及びデータ値の変化に対し
てほとんど変わることなく、これにより、全体としてセ
ットアップ／ホールドウィンドウの幅が狭いフリップフ
ロップ回路を提供することにある。
【０００９】本発明が解決しようとする他の技術的課題
は、ＤＴＣ(digital-to-time conversion；デジタル−
時間変換器)を利用したフリップフロップ回路を使っ
て、小面積で、計算速度が速い比較器を提供することに
ある。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明の一態様によれば、各々の第１入力端
にクロック信号が共通して入力される第１及び第２論理
ゲートを含む第１ラッチ回路、及び前記第１論理ゲート
の出力端から出力される信号及び前記第２論理ゲートの
出力端から出力される信号をラッチする第２ラッチ回路
を備え、前記第１及び第２論理ゲートのうち少なくとも
一つの遅延時間が入力されるデータにより制御される可
変の遅延時間であることを特徴とするフリップフロップ
回路が提供される。
【００１１】前記第１論理ゲートの出力端は前記第２論
理ゲートの第２入力端に接続され、前記第２論理ゲート
の出力端は前記第１論理ゲートの第２入力端に接続され
る。例えば、前記第１及び第２論理ゲートは、いずれも
ＤＴＣに基づくＮＡＮＤゲートで構成されるか、または
いずれもＤＴＣに基づくＮＯＲゲートで構成される。
【００１２】前記技術的課題を達成するために、本発明
の他の態様によれば、各々の入力端にクロック信号が共
通して入力される第１及び第２遅延回路と各々の第１入
力端に前記第１遅延回路の出力信号及び前記第２遅延端
の出力信号が各々入力される第１及び第２論理ゲートを
含む第１ラッチ回路、及び前記第１論理ゲートの出力端
から出力される信号及び前記第２論理ゲートの出力端か
ら出力される信号をラッチする第２ラッチ回路を備え、
前記第１及び第２遅延端のうち少なくとも一つの遅延時
間が、入力されるデータにより制御される可変の遅延時
間であることを特徴とするフリップフロップ回路が提供
される。
【００１３】前記第１論理ゲートの出力端は前記第２論
理ゲートの第２入力端に接続され、前記第２論理ゲート
の出力端は前記第１論理ゲートの第２入力端に接続され
る。前記第１及び第２遅延回路は、例えば１ビットＤＴ
Ｃで構成される。
【００１４】また、前記他の技術的課題を達成するため
に、本発明の一態様によれば、各々の入力端にクロック
信号が共通して入力される第１及び第２遅延回路と各々
の第１入力端に前記第１遅延回路の出力信号及び前記第
２遅延端の出力信号が各々入力される第１及び第２論理
ゲートを含む第１ラッチ回路、及び前記第１論理ゲート
の出力端から出力される信号及び前記第２論理ゲートの
出力端から出力される信号をラッチする第２ラッチ回路
を備え、前記第１遅延回路の遅延時間が第１デジタル信
号により制御される可変の遅延時間であり、前記第２遅
延回路の遅延時間が第２デジタル信号により制御される
可変の遅延時間であることを特徴とする比較器が提供さ
れる。
【００１５】前記第１論理ゲートの出力端は前記第２論
理ゲートの第２入力端に接続され、前記第２論理ゲート
の出力端は前記第１論理ゲートの第２入力端に接続され
る。前記第１及び第２遅延端は、例えばＮ（Ｎは自然
数）ビットＤＴＣで構成される。
【００１６】前記他の技術的課題を達成するために、本
発明の他の態様によれば、各々の入力端にクロック信号
が共通して入力される第１及び第２遅延回路と各々の第
１入力端に前記第１遅延回路の出力信号及び前記第２遅
延端の出力信号が各々入力される第１及び第２論理ゲー
トを含む第１ラッチ回路、及び前記第１論理ゲートの出
力端から出力される信号及び前記第２論理ゲートの出力
端から出力される信号をラッチする第２ラッチ回路を備
え、前記第１遅延回路の遅延時間が第１アナログ電圧に
より制御される可変の遅延時間であり、前記第２遅延端
の遅延時間が第２アナログ電圧により制御される可変の
遅延時間であることを特徴とする比較器が提供される。
【００１７】前記第１論理ゲートの出力端は前記第２論
理ゲートの第２入力端に接続され、前記第２論理ゲート
の出力端は前記第１論理ゲートの第２入力端に接続され
る。前記第１及び第２遅延回路は、例えばＶＣＬＤまた
はＶＴＣで構成される。
【００１８】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施例を例示する添付図
面及び添付図面に記載された内容を参照しなければなら
ない。
【００１９】以下、添付した図面に参照して本発明の望
ましい実施例を説明することにより、本発明を詳細に説
明する。各図面に示された同一の参照符号は同一の構成
要素を表わす。
【００２０】図４は、本発明の第１実施例によるフリッ
プフロップ回路の回路図であり、図５は、図４に示され
たフリップフロップ回路の動作タイミング図である。
【００２１】図４に示すように、本発明の第１実施例に
よるフリップフロップ回路は、遅延時間がデータＤによ
り制御されるＮＡＮＤゲート４１１及び遅延時間が反転
データＤＢにより制御されるＮＡＮＤゲート４１２を含
む第１ラッチ回路４１、及びＮＡＮＤゲート４３１、４
３２を含む第２ラッチ回路４３を備える。
【００２２】ＮＡＮＤゲート４１１、４１２各々の第１
入力端にはクロック信号ＣＬＫが共通して入力される。
ＮＡＮＤゲート４１１の出力端はＮＡＮＤゲート４１２
の第２入力端に接続され、ＮＡＮＤゲート４１２の出力
端はＮＡＮＤゲート４１１の第２入力端に接続される。
特に、ＮＡＮＤゲート４１１の遅延時間はデータＤによ
り制御されて変化し、ＮＡＮＤゲート４１２の遅延時間
は反転データＤＢにより制御されて変化する。
【００２３】詳述すれば、図５のタイミング図に示すよ
うに、第１ラッチ回路４１のＮＡＮＤゲート４１１、４
１２はデータＤ、ＤＢにより制御され、遅延時間、特に
プルダウン遅延時間が２種の値を有する。すなわち、Ｎ
ＡＮＤゲート４１１の場合、データＤが論理"ハイ"であ
るときのプルダウン遅延時間はＴ０-△Ｔとなり、デー
タＤが論理"ロー"であるときのプルダウン遅延時間はＴ
０となる。一方、ＮＡＮＤゲート４１２の場合、反転デ
ータＤＢが論理"ハイ"であるときのプルダウン遅延時間
がＴ０-△Ｔとなり、反転データＤＢが論理"ロー"であ
るときのプルダウン遅延時間はＴ０となる。
【００２４】このため、図５のタイミング図に示すよう
に、データＤが論理"ハイ"であるときにはＮＡＮＤゲー
ト４１１の出力信号ＳＢがＮＡＮＤゲート４１２の出力
信号ＲＢよりも速く論理"ロー"に立ち下がる。これによ
り、ＳＢがＲＢを再び論理"ハイ"にプルアップさせるこ
とにより、ＳＢは最終的に論理"ロー"となり、ＲＢは最
終的に論理"ハイ"となる。同様に、Ｄが論理"ロー"であ
るときにＲＢは論理"ロー"となり、ＳＢは論理"ハイ"に
戻る。
【００２５】前記のような動作を通じてＤがＣＬＫのエ
ッジでトリガーされて第２ラッチ回路４３のＮＡＮＤゲ
ート４３１の出力Ｑにラッチされる。一方、ＣＬＫが論
理"ハイ"である間にＤの値が変わっても、これはＣＬＫ
の立ち上がりエッジからＳＢまたはＲＢまでの遅延時間
だけを変えるため、ＣＬＫの立ち上がりエッジが入力さ
れない限り、ＳＢ及びＲＢの論理値には影響しない。
【００２６】図６ないし図１２は、それぞれ図４に示さ
れたフリップフロップ回路の第１ラッチ回路４１の具体
例を示す詳細回路図である。
【００２７】図６において、第１ラッチ回路４１ａのＮ
ＡＮＤゲート４１１ａは、ＣＬＫ及びＲＢを入力とする
通常のスタティックＣＭＯＳ ＮＡＮＤゲートを構成す
るＰＭＯＳトランジスターＰ０、Ｐ１とＮＭＯＳトラン
ジスターＮ０、Ｎ１、及びＮＭＯＳトランジスターＮ１
のドレインとソースとの間に直列接続されたＮＭＯＳト
ランジスターＮＡ、ＮＢを備える。ＮＭＯＳトランジス
ターＮＡのゲートにはＲＢが入力され、ＮＭＯＳトラン
ジスターＮＢのゲートにはＤが入力される。
【００２８】Ｄが論理"ハイ"であるときにはＮＭＯＳト
ランジスターＮ１の有効幅が直列接続されたＮＭＯＳト
ランジスターＮＡ、ＮＢの幅だけ大きくなる。すなわ
ち、ＮＭＯＳトランジスターＮ１の有効幅Ｗ１_ｅｆｆ
ｅｃｔｉｖｅは下記式（１）で定義できる。
【００２９】 Ｗ１_ｅｆｆｅｃｔｉｖｅ=Ｗ１+Ｄ＊（ＷＡ＊ＷＢ）／（ＷＡ＋ＷＢ） ・・・（１） ここで、Ｗ１はＮＭＯＳトランジスターＮ１の幅であ
り、ＷＡはＮＭＯＳトランジスターＮＡの幅であり、Ｗ
ＢはＮＭＯＳトランジスターＮＢの幅である。
【００３０】換言すれば、ＤはＮＭＯＳトランジスター
Ｎ１の有効幅を変え、これにより、Ｄの制御によりＮＡ
ＮＤゲート４１１ａの出力信号ＳＢのプルダウン強度が
可変的となり、その結果、ＮＡＮＤゲート４１１ａの遅
延時間が可変的となる。
【００３１】さらに、第１ラッチ回路４１ａのＮＡＮＤ
ゲート４１２ａはＣＬＫ及びＳＢを入力とする通常のス
タティックＣＭＯＳ ＮＡＮＤゲートを構成するＰＭＯ
ＳトランジスターＰ２、Ｐ３とＮＭＯＳトランジスター
Ｎ２、Ｎ３、及びＮＭＯＳトランジスターＮ３のドレイ
ンとソースとの間に直列接続されたＮＭＯＳトランジス
ターＮＣ、ＮＤを備える。ＮＭＯＳトランジスターＮＣ
のゲートにはＳＢが入力され、ＮＭＯＳトランジスター
ＮＤのゲートにはＤＢが入力される。
【００３２】ＮＡＮＤゲート４１２ａの動作はＮＡＮＤ
ゲート４１１ａのそれと同一であるため、ここではその
詳細な説明を省く。ＤＢはＮＭＯＳトランジスターＮ３
の有効幅を変え、これによりＤＢの制御によりＮＡＮＤ
ゲート４１２ａの出力信号ＲＢのプルダウン強度が可変
的となり、その結果、ＮＡＮＤゲート４１２ａの遅延時
間が可変的となる。
【００３３】図７に示す第１ラッチ回路４１ｂは、図６
に示された第１ラッチ回路４１ａと比較して、Ｎ０の位
置及びＮ１の位置が変更され、Ｎ２の位置及びＮ３の位
置が変更された点だけが異なる。
【００３４】図８に示す第１ラッチ回路４１ｃは、図７
に示された第１ラッチ回路４１ｂと比較して、ＮＭＯＳ
トランジスターＮＡ、ＮＢがＮＭＯＳトランジスターＮ
０のドレインとソースとの間に直列接続され、ＮＭＯＳ
トランジスターＮＣ、ＮＤがＮＭＯＳトランジスターＮ
２のドレインとソースとの間に直列接続された点だけが
違う。
【００３５】図９に示す第１ラッチ回路４１ｄは、図８
に示された第１ラッチ回路４１ｃと比較して、Ｎ０の位
置及びＮ１の位置が入れ替わり、Ｎ２の位置及びＮ３の
位置が入れ替わった点だけが違う。
【００３６】図１０に示す第１ラッチ回路４１ｅは、図
８に示された第１ラッチ回路４１ｃと比較して、ＮＡ及
びＮＢが互いに並列接続され、Ｎ０に直列接続され、ま
たＮＣ及びＮＤが互いに並列接続され、Ｎ２に直列接続
される点だけが違う。
【００３７】図８ないし図１０に示された第１ラッチ回
路のＮＡＮＤゲート４１１ｃ、４１１ｄ、４１１ｅにお
いて、ＮＭＯＳトランジスターＮ０の有効幅Ｗ０_ｅｆ
ｆｅｃｔｉｖｅは下記式（２）で定義できる。
【００３８】 Ｗ０_ｅｆｆｅｃｔｉｖｅ=Ｗ０+Ｄ＊[Ｗ０＊（ＷＡ＊ＷＢ）]／（Ｗ０+Ｗ Ａ+ＷＢ）+ＤＢ＊（Ｗ０+ＷＢ）／（Ｗ０+ＷＢ） ・・・（２） ここで、Ｗ０はＮＭＯＳトランジスターＮ０の幅であ
る。
【００３９】したがって、図８ないし図１０に示された
第１ラッチ回路では、データＤはＮＭＯＳトランジスタ
ーＮ０の有効幅を変え、これにより、Ｄの制御によりＮ
ＡＮＤゲート４１１ｃ、４１１ｄ、４１１ｅの出力信号
ＳＢのプルダウン強度が可変的となり、その結果、ＮＡ
ＮＤゲート４１１ｃ、４１１ｄ、４１１ｅの遅延時間が
可変的となる。
【００４０】同様に、反転データＤＢがＮＭＯＳトラン
ジスターＮ２の有効幅を変え、これにより、ＤＢの制御
によりＮＡＮＤゲート４１２ｃ、４１２ｄ、４１２ｅの
出力信号ＲＢのプルダウン強度が可変的となり、その結
果、ＮＡＮＤゲート４１２ｃ、４１２ｄ、４１２ｅの遅
延時間が可変的となる。
【００４１】図１１に示す第１ラッチ回路４１ｆは、図
６に示された第１ラッチ回路４１ａと比較して、ＮＡＮ
Ｄゲート４１１ｆの出力端ＳＢと接地電圧ＶＳＳとの間
にＮＭＯＳトランジスターＮＡ及びキャパシターＣ１が
直列接続され、ＮＡＮＤゲート４１２ｆの出力端ＲＢと
接地電圧ＶＳＳとの間にＮＭＯＳトランジスターＮＢ及
びキャパシターＣ２が直列接続される点だけが違う。Ｎ
ＭＯＳトランジスターＮＡのゲートにはＤが入力され、
ＮＭＯＳトランジスターＮＢのゲートにはＤＢが入力さ
れる。
【００４２】したがって、図１１に示された第１ラッチ
回路４１ｆでは、キャパシターＣ１によりＳＢのキャパ
シタンスがＤに対して可変的となり、キャパシターＣ２
によりＲＢのキャパシタンスがＤＢに対して可変的とな
る。
【００４３】図１２に示す第１ラッチ回路４１ｇは、図
６に示された第１ラッチ回路４１ａと比較して、ＮＡＮ
Ｄゲート４１１ｇの出力端ＳＢにソース及びドレインが
共通して接続され、ゲートにＤが入力されるＮＭＯＳト
ランジスターＮＡ及びＮＡＮＤゲート４１２ｇの出力端
ＲＢにソース及びドレインが共通して接続され、ゲート
にＤＢが印加されるＮＭＯＳトランジスターＮＢを備え
る点が違う。ここで、ＮＭＯＳトランジスターＮＡ及び
ＮＭＯＳトランジスターＮＢは電圧従属ＭＯＳキャパシ
ターの機能をする。
【００４４】したがって、図１２に示された第１ラッチ
回路４１ｇでは電圧従属キャパシターＮＡによりＳＢの
キャパシタンスがＤに対して可変的となり、電圧従属キ
ャパシターＮＢによりＲＢのキャパシタンスがＤＢに対
して可変的となる。
【００４５】したがって、図１１及び図１２に示された
第１ラッチ回路では、Ｄの制御によりＮＡＮＤゲート４
１１ｆ、４１１ｇのＳＢのプルダウン強度が可変的とな
り、その結果、ＮＡＮＤゲート４１１ｆ、４１１ｇの遅
延時間が可変的となる。同様に、ＤＢの制御によりＮＡ
ＮＤゲート４１２ｆ、４１２ｇのＲＢのプルダウン強度
が可変的となり、結局としてＮＡＮＤゲート４１２ｆ、
４１２ｇの遅延時間が可変的となる。
【００４６】以上述べたように、図４に示された本発明
の第１実施例によるフリップフロップ回路では、データ
Ｄ、ＤＢがまず時間に変換され、変換された時間が第１
ラッチ回路を構成する２つのＮＡＮＤゲート間の遅延差
となり、この遅延差がさらに出力ＳＢ、ＲＢに変換され
ることにより、ラッチ動作が行われる。
【００４７】一方、図４に示された本発明の第１実施例
によるフリップフロップ回路では、反転データＤＢの代
わりに所定の基準信号Ｖｒｅｆが使用もでき、またＮＭ
ＯＳトランジスターＮＤの大きさをＮＭＯＳトランジス
ターＮＡよりも小さくする場合には反転データＤＢの代
わりに電源電圧ＶＤＤが使用もできる。この場合には、
データＤが論理"ハイ"であるとき及び論理"ロー"である
ときの出力ＳＢ、ＲＢのプルダウン速度に僅かな差がで
きる場合があるが、△Ｔを十分に小さくする場合にこの
プルダウン速度差を低減できるので、データＤの変化に
対するセットアップ時間の差は極めて小さい。
【００４８】また、本発明の第１実施例によるフリップ
フロップ回路では、クロック信号ＣＬＫ及びデータＤが
トランジスターのゲートだけに入力されるので、工程、
電源電圧及び温度などの変化に対して各々の遅延時間が
同様に従い、工程、電源電圧及び温度などの変化に対す
るセットアップ時間の変動がほとんどない。その結果、
全体としてセットアップ／ホールドウィンドウの幅が極
めて狭いという長所がある。
【００４９】図１３は、本発明の第２実施例によるフリ
ップフロップ回路の回路図である。
【００５０】図１３に示すように、本発明の第２実施例
によるフリップフロップ回路は、遅延時間がデータＤに
より制御されるＮＯＲゲート１３１１及び遅延時間が反
転データＤＢにより制御されるＮＯＲゲート１３１２を
含む第１ラッチ回路１３１、及びＮＯＲゲート１３３
１、１３３２を含む第２ラッチ回路１３３を備える。
【００５１】ＮＯＲゲート１３１１、１３１２各々の第
１入力端にはクロック信号ＣＬＫが共通して入力され、
ＮＯＲゲート１３１１の出力端はＮＯＲゲート１３１２
の第２入力端に接続され、ＮＯＲゲート１３１２の出力
端はＮＯＲゲート１３１１の第２入力端に接続される。
特に、ＮＯＲゲート１３１１の遅延時間はデータＤによ
り制御されて可変的となり、ＮＯＲゲート１３１２の遅
延時間は反転データＤＢにより制御されて可変的とな
る。
【００５２】一方、第１ラッチ回路１３１は、図６ない
し図１２に示された各回路において、ＰＭＯＳトランジ
スターとＮＭＯＳトランジスターとを入れ替えることに
より構成することができる。また、本発明の第２実施例
によるフリップフロップ回路の動作は図４に示された本
発明の第１実施例によるフリップフロップ回路のそれと
類似しているため、ここではその詳細な説明は省く。
【００５３】図１４は、本発明の第３実施例によるフリ
ップフロップ回路の回路図であり、図１５は、図１４に
示されたフリップフロップ回路の動作タイミング図であ
る。
【００５４】図１４を参照すれば、本発明の第３実施例
によるフリップフロップ回路は、ＮＡＮＤゲート１４１
１、１４１２と遅延時間がデータＤにより制御される遅
延回路１４１３と遅延時間が反転データＤＢにより制御
される遅延回路１４１４とを含む第１ラッチ回路１４
１、及びＮＡＮＤゲート１４３１、１４３２を含む第２
ラッチ回路１４３を備える。
【００５５】遅延端１４１３、１４１４は１ビットＤＴ
Ｃで構成することができ、遅延回路１４１３、１４１４
各々の入力端にはクロック信号ＣＬＫが共通して入力さ
れる。特に、遅延回路１４１３の遅延時間はデータＤに
より制御されて可変的となり、遅延回路１４１４の遅延
時間は反転データＤＢにより制御されて可変的となる。
【００５６】遅延回路１４１３の出力端はＮＡＮＤゲー
ト１４１１の第１入力端に接続され、遅延回路１４１４
の出力端はＮＡＮＤゲート１４１２の第１入力端に接続
される。また、ＮＡＮＤゲート１４１１の出力端はＮＡ
ＮＤゲート１４１２の第２入力端に接続され、ＮＡＮＤ
ゲート１４１２の出力端はＮＡＮＤゲート１４１１の第
２入力端に接続される。
【００５７】すなわち、図１４に示された第３実施例に
よるフリップフロップ回路では、図１５に示されたタイ
ミング図でのように、遅延回路１４１３、１４１４の出
力信号ＣＬＫ１、ＣＬＫ２がデータＤ及び反転データＤ
Ｂにより制御されて２種の値の遅延時間を有する。
【００５８】また、本発明の第３実施例によるフリップ
フロップ回路では、本発明の第３実施例によるフリップ
フロップ回路でのように、クロック信号ＣＬＫ及びデー
タＤがトランジスターのゲートだけに入力されるため、
工程、電源電圧及び温度などの変化に対して各々の遅延
時間が同様に従い、工程、電源電圧及び温度などの変化
に対するセットアップ時間の変動がほとんどない。した
がって、全体としてセットアップ／ホールドウィンドウ
の幅が極めて狭いという長所がある。
【００５９】図１６ないし図１８は、それぞれ図１４に
示されたフリップフロップ回路の遅延回路１４１３の具
体例であって、１ビットＤＴＣで構成された場合を示す
詳細回路図である。
【００６０】図１６に示す遅延回路１４１３ａは、制御
端ＣＯＮの信号により制御され、かつクロック信号ＣＬ
Ｋを反転させるインバータ１６１、インバータ１６１の
出力信号を反転させて信号ＣＬＫ１を出力するインバー
タ１６３、制御端ＣＯＮと接地電圧ＶＳＳとの間に接続
され、ゲートにデータＤが印加されるＮＭＯＳトランジ
スター１６５、及び制御端ＣＯＮと接地電圧ＶＳＳとの
間に接続され、ゲートに電源電圧ＶＤＤが印加されるＮ
ＭＯＳトランジスター１６７を備える。
【００６１】図１７に示す遅延回路１４１３ｂは、クロ
ック信号ＣＬＫを反転させるインバータ１７１、インバ
ータ１７１の出力信号を反転させて信号ＣＬＫ１を出力
するインバータ１７３、インバータ１７１の出力端にド
レインが接続され、ゲートにデータＤが印加されるＮＭ
ＯＳトランジスター１７５、及びＮＭＯＳトランジスタ
ー１７５のソースと接地電圧ＶＳＳとの間に接続される
キャパシターＣを備える。
【００６２】図１８に示す遅延回路１４１３ｃは、クロ
ック信号ＣＬＫを反転させるインバータ１８１、インバ
ータ１８１の出力信号を反転させて信号ＣＬＫ１を出力
するインバータ１８３、及びインバータ１８１の出力端
にゲートが接続され、ドレイン及びソースにデータＤが
共通して印加されるＮＭＯＳトランジスター１８５を備
える。ここで、ＮＭＯＳトランジスター１８５はＭＯＳ
キャパシターとして機能をする。
【００６３】図１９に示す遅延回路１４１３ｄは、デー
タＤに応答してクロック信号ＣＬＫを伝達して信号ＣＬ
Ｋ１を出力するＮＭＯＳトランジスター１９１及びＮＭ
ＯＳトランジスター１９１と並列接続され、ゲートに電
源電圧ＶＤＤが印加されるＮＭＯＳトランジスター１９
３を備える。ここで、ＮＭＯＳトランジスター１９１は
可変抵抗の役割をする。
【００６４】図２０は、本発明の第１実施例による比較
器の回路図である。
【００６５】図２０を参照すれば、本発明の第１実施例
による比較器は、ＮＡＮＤゲート２０１１、２０１２、
遅延時間が第１デジタル信号Ｘにより制御されて可変的
となる遅延回路２０１３、及び遅延時間が第２デジタル
信号Ｙにより制御されて可変的となる遅延回路２０１４
を含む第１ラッチ回路２０１を備える。また、この比較
器は、ＮＡＮＤゲート２０３１、２０３２を含む第２ラ
ッチ回路２０３を備える。
【００６６】図２０に示された比較器は、図１４に示さ
れたフリップフロップと比較して、遅延回路２０１３、
２０１４がＮ（Ｎは自然数）ビットＤＴＣで構成され、
遅延回路２０１３の遅延時間がＮビット第１デジタル信
号Ｘにより制御されて可変的となり、遅延回路２０１４
の遅延時間がＮビット第２デジタル信号Ｙにより制御さ
れて可変的となるという点が違う。したがって、図２０
に示された比較器は、二つのＮビットデジタル信号Ｘ、
Ｙの大きさを比較するデジタル大きさ比較器となる。
【００６７】図２１は、図２０に示された比較器の遅延
回路２０１３の具体例であって、ＮビットＤＴＣで構成
された場合を示す回路図である。ここでは、Ｎが４であ
る場合が示されている。
【００６８】図２１に示す遅延回路２０１３は、クロッ
ク信号ＣＬＫを反転させるインバータ２１１、インバー
タ２１１の出力信号を反転させて信号ＣＬＫＸを出力す
るインバータ２１３、インバータ２１１とインバータ２
１３との間に接続され、４ビットデジタル信号Ｘ０、Ｘ
１、Ｘ２、Ｘ３の対応するビットに応答してターンオン
またはターンオフされる４つのスイッチ２１４ないし２
１７、及び対応するスイッチと接地電圧ＶＳＳとの間に
接続される４つのキャパシター１Ｃ、２Ｃ、４Ｃ、８Ｃ
を備える。
【００６９】図２１に示されたＮビットＤＴＣは一例に
過ぎず、各種の形態でＮビットＤＴＣを構成可能である
ことは当業者にとって自明である。
【００７０】図２２は、本発明の第２実施例による比較
器の回路図である。
【００７１】図２２に示すように、本発明の第２実施例
による比較器は、ＮＡＮＤゲート２２１１、２２１２、
遅延時間が第１アナログ電圧Ｖ１により制御されて可変
的となる遅延回路２２１３、及び遅延時間が第２アナロ
グ電圧Ｖ２により制御されて可変的となる遅延回路２２
１４を含む第１ラッチ回路２２１を備える。また、本発
明の第２実施例による比較器は、ＮＡＮＤゲート２２３
１、２２３２を含む第２ラッチ回路２２３を備える。
【００７２】図２２に示された比較器は、図２０に示さ
れた比較器と比較して、遅延回路２２１３、２２１４が
ＶＣＤＬ(voltage controlled delay line；電圧制御遅
延ライン)またはＶＴＣ(voltage-to-time conversion；
電圧−時間変換器)で構成され、遅延回路２２１３の遅
延時間が第１アナログ電圧Ｖ１により制御されて可変的
となり、遅延回路２２１４の遅延時間が第２アナログ電
圧Ｖ２により制御されて可変的となるという点が違う。
したがって、図２２に示された比較器は二つのアナログ
電圧Ｖ１、Ｖ２の大きさを比較するアナログ電圧比較器
となる。ＶＣＤＬ及びＶＴＣは各種の形態で構成するこ
とができ、これらは当業者に広く知られているため、こ
こでは、その詳細な構成についての説明は省く。
【００７３】以上述べたように、本発明の第１及び第２
実施例による比較器は、回路が簡単であるので、集積回
路として構成するとき、従来の技術に比べて面積が小さ
く、しかも、計算速度が極めて速いという長所がある。
【００７４】以上では、図面及び明細書で最適の実施例
が開示されている。ここで、特定の用語が使用された
が、これは単に本発明を説明するための目的から使用さ
れたものであり、意味の限定や特許請求の範囲に記載さ
れた本発明の範囲を制限するために使用されたものでは
ない。よって、この技術分野の通常の知識を有した者な
ら、これより各種の変形及び均等な他の実施例が可能で
あることは言うまでもない。よって、本発明の真の技術
的な保護範囲は特許請求の範囲上の技術的な思想によっ
て定まるべきである。
【００７５】
【発明の効果】以上述べたように、本発明によるＤＴＣ
に基づくフリップフロップ回路は、例えば、セットアッ
プ時間が工程、電源電圧及び温度などの変化及びデータ
値の変化に対してほとんど変わることなく、これによ
り、全体としてセットアップ／ホールドウィンドウの幅
が狭いという長所がある。また、本発明によるＤＴＣに
基づく比較器は、集積回路として構成するとき、面積が
小さく、しかも計算速度が極めて速いという長所があ
る。
【図面の簡単な説明】
【図１】伝送ゲートを用いた従来のフリップフロップ回
路の回路図である。
【図２】ＮＡＮＤゲートを用いた従来のフリップフロッ
プ回路の回路図である。
【図３】感知増幅器を用いた従来のフリップフロップ回
路の回路図である。
【図４】本発明の第１実施例によるＤＴＣに基づくフリ
ップフロップ回路の回路図である。
【図５】図４に示されたフリップフロップ回路の動作タ
イミング図である。
【図６】、
【図７】、
【図８】、
【図９】、
【図１０】、
【図１１】、
【図１２】図４に示されたフリップフロップ回路の第１
ラッチ回路の具体例を示す詳細回路図である。
【図１３】本発明の第２実施例によるフリップフロップ
回路の回路図である。
【図１４】本発明の第３実施例によるフリップフロップ
回路の回路図である。
【図１５】図１４に示されたフリップフロップ回路の動
作タイミング図である。
【図１６】、
【図１７】、
【図１８】、
【図１９】図１４に示されたフリップフロップ回路の遅
延回路の具体例を示す詳細回路図である。
【図２０】本発明の一実施例による比較器の回路図であ
る。
【図２１】図２０に示された比較器の遅延回路の具体例
を示す詳細回路図である。
【図２２】本発明の他の実施例による比較器の回路図で
ある。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に応答してデータをラッチ
    するフリップフロップ回路において、 各々の第１入力端に前記クロック信号が共通して入力さ
    れる第１及び第２論理ゲートを含み、前記第１論理ゲー
    トの出力端は前記第２論理ゲートの第２入力端に接続さ
    れ、前記第２論理ゲートの出力端は前記第１論理ゲート
    の第２入力端に接続された第１ラッチ回路を備え、 前記第１及び第２論理ゲートのうち少なくとも一つの遅
    延時間が前記データにより制御される可変の遅延時間で
    あることを特徴とするフリップフロップ回路。
  2. 【請求項２】 前記第１論理ゲートの出力端から出力さ
    れる信号及び前記第２論理ゲートの出力端から出力され
    る信号をラッチする第２ラッチ回路をさらに備えること
    を特徴とする請求項１に記載のフリップフロップ回路。
  3. 【請求項３】 前記第１及び第２論理ゲートは、ＮＡＮ
    Ｄゲートであることを特徴とする請求項１に記載のフリ
    ップフロップ回路。
  4. 【請求項４】 前記第１及び第２論理ゲートは、ＮＯＲ
    ゲートであることを特徴とする請求項１に記載のフリッ
    プフロップ回路。
  5. 【請求項５】 クロック信号に応答してデータをラッチ
    するフリップフロップ回路において、 各々の入力端に前記クロック信号が共通して入力される
    第１及び第２遅延回路と、 第１入力端に前記第１遅延回路の出力信号が入力される
    第１論理ゲート及び第１入力端に前記第２遅延端の出力
    信号が入力される第２論理ゲートを含み、前記第１論理
    ゲートの出力端は前記第２論理ゲートの第２入力端に接
    続され、前記第２論理ゲートの出力端は前記第１論理ゲ
    ートの第２入力端に接続された第１ラッチ回路を備え、 前記第１及び第２遅延回路のうち少なくとも一つの遅延
    時間が前記データにより制御される可変の遅延時間であ
    ることを特徴とするフリップフロップ回路。
  6. 【請求項６】 前記第１論理ゲートの出力端から出力さ
    れる信号及び前記第２論理ゲートの出力端から出力され
    る信号をラッチする第２ラッチ回路をさらに備えること
    を特徴とする請求項５に記載のフリップフロップ回路。
  7. 【請求項７】 前記第１及び第２遅延回路は、各々、１
    ビットデジタル−時間変換器を備えることを特徴とする
    請求項５に記載のフリップフロップ回路。
  8. 【請求項８】 クロック信号に応答して第１デジタル信
    号及び第２デジタル信号の大きさを比較するデジタル比
    較器において、 各々の入力端に前記クロック信号が共通して入力される
    第１及び第２遅延回路と、 第１入力端に前記第１遅延回路の出力信号が入力される
    第１論理ゲート及び第１入力端に前記第２遅延回路の出
    力信号が入力される第２論理ゲートを含み、前記第１論
    理ゲートの出力端は前記第２論理ゲートの第２入力端に
    接続され、前記第２論理ゲートの出力端は前記第１論理
    ゲートの第２入力端に接続された第１ラッチ回路を備
    え、 前記第１遅延回路の遅延時間が前記第１デジタル信号に
    より制御される可変の遅延時間であり、前記第２遅延端
    の遅延時間が前記第２デジタル信号により制御される可
    変の遅延時間であることを特徴とするデジタル比較器。
  9. 【請求項９】 前記第１論理ゲートの出力端から出力さ
    れる信号及び前記第２論理ゲートの出力端から出力され
    る信号をラッチする第２ラッチ回路をさらに備えること
    を特徴とする請求項８に記載のデジタル比較器。
  10. 【請求項１０】 前記第１及び第２遅延回路は、各々、
    Ｎ（Ｎは自然数）ビットデジタル−時間変換器を備える
    ことを特徴とする請求項８に記載のデジタル大きさ比較
    器。
  11. 【請求項１１】 クロック信号に応答して第１アナログ
    電圧及び第２アナログ電圧の大きさを比較するアナログ
    電圧比較器において、 各々の入力端に前記クロック信号が共通して入力される
    第１及び第２遅延回路と、 第１入力端に前記第１遅延回路の出力信号が入力される
    第１論理ゲート及び第１入力端に前記第２遅延回路の出
    力信号が入力される第２論理ゲートを含み、前記第１論
    理ゲートの出力端は前記第２論理ゲートの第２入力端に
    接続され、前記第２論理ゲートの出力端は前記第１論理
    ゲートの第２入力端に接続された第１ラッチ回路を備
    え、 前記第１遅延回路の遅延時間が前記第１アナログ電圧に
    より制御される可変の遅延時間であり、前記第２遅延端
    の遅延時間が前記第２アナログ電圧により制御される可
    変の遅延時間であることを特徴とするアナログ電圧比較
    器。
  12. 【請求項１２】 前記第１論理ゲートの出力端から出力
    される信号及び前記第２論理ゲートの出力端から出力さ
    れる信号をラッチする第２ラッチ回路をさらに備えるこ
    とを特徴とする請求項１１に記載のアナログ電圧比較
    器。
  13. 【請求項１３】 前記第１及び第２遅延回路は、各々、
    電圧−時間変換器を備えることを特徴とするアナログ電
    圧比較器。
  14. 【請求項１４】 前記第１及び第２遅延端は各々、電圧
    制御遅延ラインを備えることを特徴とする請求項１１に
    記載のアナログ電圧比較器。
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