JPH01177711A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH01177711A JPH01177711A JP63001874A JP187488A JPH01177711A JP H01177711 A JPH01177711 A JP H01177711A JP 63001874 A JP63001874 A JP 63001874A JP 187488 A JP187488 A JP 187488A JP H01177711 A JPH01177711 A JP H01177711A
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- 230000000295 complement effect Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims 1
- 238000013459 approach Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体メモリに関し、特にＳｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （以下、
ＳＲＡＭとする。）のラッチ回路に関する。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （以下、
ＳＲＡＭとする。）のラッチ回路に関する。
従来、この種のＳＲＡＭのラッチ回路は、ＢＦＬの２回
路の２入力ＮＡＮＤ回路に出力の浮上り防止用のＤ−Ｆ
ＥＴを追加して構成されていた。
路の２入力ＮＡＮＤ回路に出力の浮上り防止用のＤ−Ｆ
ＥＴを追加して構成されていた。
以下、図面を用いて詳細に説明する。第４図は従来のＳ
ＲＡＭのラッチ回路である。Ｑ、１〜Ｑ、。
ＲＡＭのラッチ回路である。Ｑ、１〜Ｑ、。
はＤ ＦＥ’ｌ’、Ｄ＊＋〜Ｄｘｚはダイオード、Ｖ
ｓｓｌは１、５ Ｖ％Ｖｉａ！は−３，３Ｖ 、 Ｎ
１１〜Ｎ ｓｓは節点名、ＤＩＮと丁；は相補の入力信
号、Ｄｏυ！と１；；は相補のラッチ回路の出力、Ｃ３
１＃ ＣＳ２は付加容量、ＣＬＫは入力クロックである
。第５図は第４図の動作タイミング図である。Ｃ４１〜
ｔ４Ｔは時刻を示す。
ｓｓｌは１、５ Ｖ％Ｖｉａ！は−３，３Ｖ 、 Ｎ
１１〜Ｎ ｓｓは節点名、ＤＩＮと丁；は相補の入力信
号、Ｄｏυ！と１；；は相補のラッチ回路の出力、Ｃ３
１＃ ＣＳ２は付加容量、ＣＬＫは入力クロックである
。第５図は第４図の動作タイミング図である。Ｃ４１〜
ｔ４Ｔは時刻を示す。
以下、第５図を用いて第４図の動作を説明する。
先ず、時刻ｔ４１で入力信号Ｄｔｗが“Ｈ”レベルに丁
πが“Ｌ”レベルになるが、入力クロックＣＬＫが“Ｌ
″レベル節点Ｎｓｒは“Ｌ”レベル、Ｎ、。
πが“Ｌ”レベルになるが、入力クロックＣＬＫが“Ｌ
″レベル節点Ｎｓｒは“Ｌ”レベル、Ｎ、。
は“Ｈ″レベル維持する。時刻ｔ４□でＣＬＫが“Ｈ”
レベルになるとＤ −Ｆ Ｅ Ｔ Ｑ ｓ ｓとＱＣ
ｓがＯＮしてＱ３ＡがＯＦＦしているため節点Ｎ３４が
“Ｈ”レベルから電位降下して、時刻ｔ４１で“Ｌ”レ
ベルになるが、丁；は付加容量ＣＳＺの放電に時間を要
し、時刻ｔ４．で′″Ｌ”レベルになる６時刻ｔ４４で
１τ訂が“Ｌ”レベルに近くなくなると、Ｄ−ＦＥＴ
Ｑｔ４より、Ｑｓｔの電流駆動能力が大きくなり節点
Ｎｓｌは時刻ｔ４ｇで“Ｈ”レベルになるが、ＤＯＵア
は付加容量ＣＳｔの充電に時間を要し、時刻ｔ４６で“
■”レベルに至る０時刻１４１でＣＬＫが“Ｌ”レベル
になるとＤ−ＦＥＴＱｓｓとＱＳＳがＯＦＦ’して入力
データの状態に無関係にり。Ｃ１？は“Ｈ″レベルＤｏ
ｏｒは“Ｌ”レベルをそれぞれラッチ・データとして維
持する。
レベルになるとＤ −Ｆ Ｅ Ｔ Ｑ ｓ ｓとＱＣ
ｓがＯＮしてＱ３ＡがＯＦＦしているため節点Ｎ３４が
“Ｈ”レベルから電位降下して、時刻ｔ４１で“Ｌ”レ
ベルになるが、丁；は付加容量ＣＳＺの放電に時間を要
し、時刻ｔ４．で′″Ｌ”レベルになる６時刻ｔ４４で
１τ訂が“Ｌ”レベルに近くなくなると、Ｄ−ＦＥＴ
Ｑｔ４より、Ｑｓｔの電流駆動能力が大きくなり節点
Ｎｓｌは時刻ｔ４ｇで“Ｈ”レベルになるが、ＤＯＵア
は付加容量ＣＳｔの充電に時間を要し、時刻ｔ４６で“
■”レベルに至る０時刻１４１でＣＬＫが“Ｌ”レベル
になるとＤ−ＦＥＴＱｓｓとＱＳＳがＯＦＦ’して入力
データの状態に無関係にり。Ｃ１？は“Ｈ″レベルＤｏ
ｏｒは“Ｌ”レベルをそれぞれラッチ・データとして維
持する。
上述した従来の化合物半導体のＢＦＬで構成されたラッ
チ回路は、出力り。。７．フτ；を出力の浮上り防止用
のＤ−ＦＥＴ （Ｑ口、ＱｓＡ）に接続しているので、
ＯＬＫが“Ｈ”レベルになってからＤｏゎ、が“Ｈ″レ
ベルなる迄の時間は、出力付加Ｃｓ＋、Ｃ３２と出力段
のレベル・シフトの電流駆動力によって決定され、消費
電流の削減のため出力段のレベル・シフトの寸法を低下
させる程、出力σ；又はり。。、）が“Ｈ″レベルら“
Ｌ”レベルになる時間が長くなり、出力（Ｄｏゎ、又は
ＤＯＵ？）が“Ｌ″レベルら“Ｈ”レベルへの移行の開
始時刻ｔ４４が遅れ、ラッチ回路の応答時間（Ｃ４、〜
ｔ４６）が遅れるという欠点がある０例えば、第５図で
出力の電流能力を２にすれば、ラッチ回路の応答時間（
Ｃ４，〜、６）は、元を５ｔとすれば概略４ｔＸ３＋４
ｔＸ＋Ｘ３＝２１ｔとなり約４．２倍となる。
チ回路は、出力り。。７．フτ；を出力の浮上り防止用
のＤ−ＦＥＴ （Ｑ口、ＱｓＡ）に接続しているので、
ＯＬＫが“Ｈ”レベルになってからＤｏゎ、が“Ｈ″レ
ベルなる迄の時間は、出力付加Ｃｓ＋、Ｃ３２と出力段
のレベル・シフトの電流駆動力によって決定され、消費
電流の削減のため出力段のレベル・シフトの寸法を低下
させる程、出力σ；又はり。。、）が“Ｈ″レベルら“
Ｌ”レベルになる時間が長くなり、出力（Ｄｏゎ、又は
ＤＯＵ？）が“Ｌ″レベルら“Ｈ”レベルへの移行の開
始時刻ｔ４４が遅れ、ラッチ回路の応答時間（Ｃ４、〜
ｔ４６）が遅れるという欠点がある０例えば、第５図で
出力の電流能力を２にすれば、ラッチ回路の応答時間（
Ｃ４，〜、６）は、元を５ｔとすれば概略４ｔＸ３＋４
ｔＸ＋Ｘ３＝２１ｔとなり約４．２倍となる。
本発明のラッチ回路は出力の浮上り防止用のＤ−ＦＥＴ
（第１図のＱ、、、Ｑ、。）のゲートを駆動する専用
のレベル・シフトを出力段に有している。
（第１図のＱ、、、Ｑ、。）のゲートを駆動する専用
のレベル・シフトを出力段に有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例によるラッチ回路である。
Ｑｌｌ〜Ｑ１゜はＤ−ＦＥＴ％ＤＩｌ〜ＤＩ４はダイオ
ード、Ｖｓｓｌハ１．５ Ｖ、 Ｖｓｓｘは−３，３ｖ
、Ｎｌｌ−Ｎ１Ａは節点名、Ｄ ｔｙ Ｊ−Ｄ ｎｉは
相補の入力信号、Ｄ ｏｖ？と瓦；は相補のラッチ回路
の出力、Ｃ１１〜Ｃ１２は付加容量、ＣＬＩＩＪは入力
クロックである。従来のラッチ回路に対し、本発明で”
は、第１図のＣ１８，Ｑｔ。＃ Ｄｌ、ｅ ＱＩＤ＃
Ｑｕｔｐ ＤＩＮの４個のＤ−ＦＥＴと２個のダイオー
ドで出力の浮上り防止間のＤ ＦＥＴ （Ｃ１４，Ｑ
ｌ。）の専用の２個のレベル・シフトを追加したもので
ある。第２図は第１図の動作タイミング図である。１１
＋〜ｔ２．は時刻を示す。
ード、Ｖｓｓｌハ１．５ Ｖ、 Ｖｓｓｘは−３，３ｖ
、Ｎｌｌ−Ｎ１Ａは節点名、Ｄ ｔｙ Ｊ−Ｄ ｎｉは
相補の入力信号、Ｄ ｏｖ？と瓦；は相補のラッチ回路
の出力、Ｃ１１〜Ｃ１２は付加容量、ＣＬＩＩＪは入力
クロックである。従来のラッチ回路に対し、本発明で”
は、第１図のＣ１８，Ｑｔ。＃ Ｄｌ、ｅ ＱＩＤ＃
Ｑｕｔｐ ＤＩＮの４個のＤ−ＦＥＴと２個のダイオー
ドで出力の浮上り防止間のＤ ＦＥＴ （Ｃ１４，Ｑ
ｌ。）の専用の２個のレベル・シフトを追加したもので
ある。第２図は第１図の動作タイミング図である。１１
＋〜ｔ２．は時刻を示す。
以下、第２図の動作タイミング図を用いて第１図の動作
を説明する。先ず、時刻ｔｘｔでＤＸＮが“Ｈ”レベル
、πが“Ｌ”レベルになるカＣＬＸが“Ｌ”レベルにあ
り、節点Ｎｅｔは“Ｌ”レベルＳ Ｎｌ・は“■”レベ
ルを維持する０時刻ｔ２２でＣＬＫが“Ｈ”レベルにな
ると、節点Ｎ、。は“Ｈ”レベルから電位降下し時刻ｔ
２４で“Ｌ”レベルになる。■；は付加容量Ｃ１，の放
電に時間を費し時刻ｔ、６で“Ｌ”レベルになる。時刻
ｔｚｓで節点Ｎｔｓが“Ｌ″レベル接近すると、Ｄ−Ｆ
ＥＴ Ｑ＋＋がＣ１４より電流駆動能力が大きくなり
、節点Ｎ＋＋は“Ｌ”レベルから電位上昇し時刻ｔ２Ｂ
で“Ｈ”レベルになる。Ｄ ００？は付加容量ＣＩｌの
充電に時間を費し、時刻ｔｘｔで“Ｈ”レベルになる０
時刻ｔｚｓでＣＬＫが“Ｌ”レベルになるとＤｆＮ％丁
πのレベルに無関係にり。。アは“Ｈ”レベル、Ｄｏｏ
ｒは”Ｌ”レベルをそれぞれラッチ・データとして維持
する。
を説明する。先ず、時刻ｔｘｔでＤＸＮが“Ｈ”レベル
、πが“Ｌ”レベルになるカＣＬＸが“Ｌ”レベルにあ
り、節点Ｎｅｔは“Ｌ”レベルＳ Ｎｌ・は“■”レベ
ルを維持する０時刻ｔ２２でＣＬＫが“Ｈ”レベルにな
ると、節点Ｎ、。は“Ｈ”レベルから電位降下し時刻ｔ
２４で“Ｌ”レベルになる。■；は付加容量Ｃ１，の放
電に時間を費し時刻ｔ、６で“Ｌ”レベルになる。時刻
ｔｚｓで節点Ｎｔｓが“Ｌ″レベル接近すると、Ｄ−Ｆ
ＥＴ Ｑ＋＋がＣ１４より電流駆動能力が大きくなり
、節点Ｎ＋＋は“Ｌ”レベルから電位上昇し時刻ｔ２Ｂ
で“Ｈ”レベルになる。Ｄ ００？は付加容量ＣＩｌの
充電に時間を費し、時刻ｔｘｔで“Ｈ”レベルになる０
時刻ｔｚｓでＣＬＫが“Ｌ”レベルになるとＤｆＮ％丁
πのレベルに無関係にり。。アは“Ｈ”レベル、Ｄｏｏ
ｒは”Ｌ”レベルをそれぞれラッチ・データとして維持
する。
第３図は本発明の他の実施例によるう、子回路である。
第１図、第２図の実施例に比べ出力（Ｄｏｏｒ。
万；Ｄのダイオードが１個追加され、出力の電位が“Ｈ
″レベル“Ｌ”レベル共ＩＶ−１（約０．５Ｖ）低下し
たものであり、本発明のラッチ回路の用途を拡大できる
利点がある。
″レベル“Ｌ”レベル共ＩＶ−１（約０．５Ｖ）低下し
たものであり、本発明のラッチ回路の用途を拡大できる
利点がある。
以上説明したように、本発明では、出力の浮上り防止用
のＤ−ＦＥＴ（第１図のＱＩ４＃ Ｑｌ。）のゲートを
専用のレベル・シフトで駆動することにより、ラッチ回
路の消費電流削減のため出力段のレベル・シフトの寸法
を小さくしても、出力（Ｄｏｕ？又はｒ；Ｄが“Ｌ″レ
ベルら“Ｈ”レベルへの移行開始時刻ｔ０が遅れないた
め、ラッチ回路の応答時間（第２図のｔ、〜ｔ７．）の
遅れを抑制できる。例えば、第２図で出力の電流能力を
２とすれば、ラッチ回路の応答時間（ｔｚ□〜ｔ２７）
は元を５ｔとすれば概略４ｔＸ３＋ｔ＝１３ｔとなり、
約２．６倍となり、従来例の４．２倍に比べ約６６％に
抑制できる効果がある。
のＤ−ＦＥＴ（第１図のＱＩ４＃ Ｑｌ。）のゲートを
専用のレベル・シフトで駆動することにより、ラッチ回
路の消費電流削減のため出力段のレベル・シフトの寸法
を小さくしても、出力（Ｄｏｕ？又はｒ；Ｄが“Ｌ″レ
ベルら“Ｈ”レベルへの移行開始時刻ｔ０が遅れないた
め、ラッチ回路の応答時間（第２図のｔ、〜ｔ７．）の
遅れを抑制できる。例えば、第２図で出力の電流能力を
２とすれば、ラッチ回路の応答時間（ｔｚ□〜ｔ２７）
は元を５ｔとすれば概略４ｔＸ３＋ｔ＝１３ｔとなり、
約２．６倍となり、従来例の４．２倍に比べ約６６％に
抑制できる効果がある。
第１図は本発明の一実施例によるラッチ回路の回路図、
第２図は第１図の動作タイミング図、第３図は本発明の
他の実施例によるラッチ回路の回路図、第４図は従来の
ラッチ回路の回路図、第５図は第３図の動作タイミング
図である。 Ｑｌｌ〜Ｑ、、、 Ｑ、、〜Ｑ３゜、Ｑ、１〜Ｑ、。・
・・・・・Ｄ−ＦＥＴ％Ｎ１１〜Ｎ、Ａ、 Ｎ、、〜Ｎ
、、、 Ｎ、、〜Ｎ、。・・・・・・節点名、Ｖａｓ＋
・・・・・・−１，５ｖの電源、■、。・・・・・・−
３，３ｖの電源、ＤＩｌ〜Ｄ、４． Ｄ、、〜Ｄ、、、
Ｄ、、〜Ｉ）ｇｏ・・・・・・ダイオード、ＯＬＩ〜
Ｃ１□、Ｃ１１〜Ｃ，、、Ｃ，、〜Ｃ８２・・・・・・
付加容量、Ｄ、、、 Ｄ、、・・・・・・入力データ、
Ｄｏ。ア、 Ｄｏｏｒ・・・・・・出力、ＣＬＫ・・・
・・・入カクｔ＝ｒ 、、り。 代理人 弁理士 内 原 音 期１図 箭乙図
第２図は第１図の動作タイミング図、第３図は本発明の
他の実施例によるラッチ回路の回路図、第４図は従来の
ラッチ回路の回路図、第５図は第３図の動作タイミング
図である。 Ｑｌｌ〜Ｑ、、、 Ｑ、、〜Ｑ３゜、Ｑ、１〜Ｑ、。・
・・・・・Ｄ−ＦＥＴ％Ｎ１１〜Ｎ、Ａ、 Ｎ、、〜Ｎ
、、、 Ｎ、、〜Ｎ、。・・・・・・節点名、Ｖａｓ＋
・・・・・・−１，５ｖの電源、■、。・・・・・・−
３，３ｖの電源、ＤＩｌ〜Ｄ、４． Ｄ、、〜Ｄ、、、
Ｄ、、〜Ｉ）ｇｏ・・・・・・ダイオード、ＯＬＩ〜
Ｃ１□、Ｃ１１〜Ｃ，、、Ｃ，、〜Ｃ８２・・・・・・
付加容量、Ｄ、、、 Ｄ、、・・・・・・入力データ、
Ｄｏ。ア、 Ｄｏｏｒ・・・・・・出力、ＣＬＫ・・・
・・・入カクｔ＝ｒ 、、り。 代理人 弁理士 内 原 音 期１図 箭乙図
Claims (1)
- デプレッション型ＭＥＳ（ＭｅｔａｌＳｅｍｉｃｏｎｄ
ａｃｔｏｒ）ＦＥＴによる２組の２入力ＮＡＮＤの一方
の第１のＮＡＮＤの第１の入力に第１の信号線をその第
２の入力に第２の信号線をそれぞれ接続し、他方の第２
のＮＡＮＤの第１の入力に前記第１の信号線と相補とな
る第３の信号線を、第２の入力に前記第２の信号線をそ
れぞれ接続し、前記第１のＮＡＮＤ中の第１のレベルシ
フト用ＦＥＴのゲートに接続される第１の接点と前記第
１のＮＡＮＤの第１の電源の間に第１のＤ−ＦＥＴを配
置し、ゲートを前記第２のＮＡＮＤの出力に接続し、前
記第２のＮＡＮＤ中の第２のレベル・シフト用ＦＥＴの
ゲートに接続される第２の節点と前記第１の電源との間
に第２のＤ−ＦＥＴを配置し、ゲートを前記第１のＮＡ
ＮＤの出力に接続して構成されるラッチ回路において、
前記第１のＮＡＮＤの第１の節点に前記第１のレベル・
シフト用ＦＥＴと並列に第３のレベル・シフト用ＦＥＴ
を配置し、ラッチ回路の第１の出力を前記第３のレベル
・シフト用ＦＥＴのみとし、前記第２のＮＡＮＤの第２
の節点に前記第２のレベル・シフト用ＦＥＴと並列に第
４のレベル・シフト用ＦＥＴを配置し、ラッチ回路の第
２の出力を前記第４のレベル・シフト用ＦＥＴのみとす
ることを特徴とするラッチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001874A JPH01177711A (ja) | 1988-01-08 | 1988-01-08 | ラッチ回路 |
| EP89100150A EP0323844A3 (en) | 1988-01-08 | 1989-01-05 | Latching circuit |
| US07/294,707 US4982111A (en) | 1988-01-08 | 1989-01-09 | High speed latching circuit with level shift output circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001874A JPH01177711A (ja) | 1988-01-08 | 1988-01-08 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177711A true JPH01177711A (ja) | 1989-07-14 |
Family
ID=11513701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001874A Pending JPH01177711A (ja) | 1988-01-08 | 1988-01-08 | ラッチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4982111A (ja) |
| EP (1) | EP0323844A3 (ja) |
| JP (1) | JPH01177711A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219717A (ja) * | 1989-11-15 | 1991-09-27 | Nec Corp | 同期型ｒｓフリップフロップ回路 |
| US5041740A (en) * | 1990-04-30 | 1991-08-20 | Motorola, Inc. | Parallel clocked latch |
| JPH04196918A (ja) * | 1990-11-28 | 1992-07-16 | Sumitomo Electric Ind Ltd | フリップフロップ回路 |
| JPH04343520A (ja) * | 1991-05-21 | 1992-11-30 | Mitsubishi Electric Corp | レベルシフト回路 |
| US5444408A (en) * | 1993-12-13 | 1995-08-22 | Micron Technology, Inc. | Active pull-up voltage spike reducer |
| US5619161A (en) * | 1994-08-31 | 1997-04-08 | International Business Machines Corporation | Diffrential charge pump with integrated common mode control |
| US5798972A (en) * | 1996-12-19 | 1998-08-25 | Mitsubishi Semiconductor America, Inc. | High-speed main amplifier with reduced access and output disable time periods |
| US5959490A (en) * | 1997-12-10 | 1999-09-28 | Pmc-Sierra Ltd. | High speed low voltage swing receiver for mixed supply voltage interfaces |
| KR100366627B1 (ko) * | 2000-08-23 | 2003-01-09 | 삼성전자 주식회사 | Ｄｔｃ 기반 플립플럽 회로 및 비교기 |
| US6545521B2 (en) * | 2001-06-29 | 2003-04-08 | International Business Machines Corporation | Low skew, power sequence independent CMOS receiver device |
| JP3946077B2 (ja) * | 2002-04-24 | 2007-07-18 | 富士通株式会社 | ラッチ形レベルコンバータおよび受信回路 |
| DE102004045903B4 (de) * | 2004-09-22 | 2008-03-27 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Schalten von Hochspannungssignalen mit Niederspannungssignalen |
| US7777522B2 (en) * | 2008-07-31 | 2010-08-17 | Freescale Semiconductor, Inc. | Clocked single power supply level shifter |
| US9246493B2 (en) * | 2012-08-01 | 2016-01-26 | Renesas Electronics Corporation | Level shift circuit and semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695743A (en) * | 1985-10-23 | 1987-09-22 | Hughes Aircraft Company | Multiple input dissymmetric latch |
| JPS63136815A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 周期信号発生回路 |
-
1988
- 1988-01-08 JP JP63001874A patent/JPH01177711A/ja active Pending
-
1989
- 1989-01-05 EP EP89100150A patent/EP0323844A3/en not_active Ceased
- 1989-01-09 US US07/294,707 patent/US4982111A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0323844A3 (en) | 1990-06-13 |
| EP0323844A2 (en) | 1989-07-12 |
| US4982111A (en) | 1991-01-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040415 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20051228 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060124 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20070417 Free format text: JAPANESE INTERMEDIATE CODE: A02 |