JPH04343520A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH04343520A JPH04343520A JP3115907A JP11590791A JPH04343520A JP H04343520 A JPH04343520 A JP H04343520A JP 3115907 A JP3115907 A JP 3115907A JP 11590791 A JP11590791 A JP 11590791A JP H04343520 A JPH04343520 A JP H04343520A
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- 239000004973 liquid crystal related substance Substances 0.000 description 6
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩに組み込まれ
、例えばデジタル信号用の入力パルス信号の電位レベル
を他の一定の電位レベルに変換するレベルシフト回路に
関するものであり、特に低消費電力化を実現したレベル
シフト回路に関するものである。
、例えばデジタル信号用の入力パルス信号の電位レベル
を他の一定の電位レベルに変換するレベルシフト回路に
関するものであり、特に低消費電力化を実現したレベル
シフト回路に関するものである。
【０００２】
【従来の技術】図５は従来のレベルシフト回路の一例を
示す。同図で、１、２はＰＭＯＳトランジスタ、３はＮ
ＭＯＳトランジスタで、これらのトランジスタは第１の
電位ＶＬＣの電源端子４と接地電位点との間に直列に接
続されている。これらのトランジスタ１、２、３からな
る第１の回路５１は後述するようにＰＭＯＳトランジス
タ２がオンのとき所謂ＣＭＯＳインバータ回路として動
作する（以下、インバータ回路５１と称す）。同様に５
、６はＰＭＯＳトランジスタ、７はＮＭＯＳトランジス
タで、これらのトランジスタは上記第１の電位ＶＬＣの
電源端子４と接地電位点との間に直列に接続されている
。これらのトランジスタ５、６、７からなる第２の回路
５２は後述のようにＰＭＯＳトランジスタ６がオンのと
きＣＭＯＳインバータ回路として動作する（同様に、以
下、インバータ回路５２と称す）。ＰＭＯＳトランジス
タ２のドレインとＮＭＯＳトランジスタ３のドレインと
の相互接続点は第１のインバータ回路５１の出力点８と
なっており、該出力点８は第２のインバータ回路５２中
のＰＭＯＳトランジスタ６のゲートに接続されている。 同様にＰＭＯＳトランジスタ６のドレインとＮＭＯＳト
ランジスタ７のドレインとの相互接続点は第２のインバ
ータ回路５２の出力点９となっており、該出力点９は第
１のインバータ回路５１のＰＭＯＳトランジスタ２のゲ
ートに接続されている。この回路例では、レベルシフト
された出力信号ＳＯＵＴ が取出される出力１０は上記
第２のインバータ回路５２の出力点９に接続されている
。
示す。同図で、１、２はＰＭＯＳトランジスタ、３はＮ
ＭＯＳトランジスタで、これらのトランジスタは第１の
電位ＶＬＣの電源端子４と接地電位点との間に直列に接
続されている。これらのトランジスタ１、２、３からな
る第１の回路５１は後述するようにＰＭＯＳトランジス
タ２がオンのとき所謂ＣＭＯＳインバータ回路として動
作する（以下、インバータ回路５１と称す）。同様に５
、６はＰＭＯＳトランジスタ、７はＮＭＯＳトランジス
タで、これらのトランジスタは上記第１の電位ＶＬＣの
電源端子４と接地電位点との間に直列に接続されている
。これらのトランジスタ５、６、７からなる第２の回路
５２は後述のようにＰＭＯＳトランジスタ６がオンのと
きＣＭＯＳインバータ回路として動作する（同様に、以
下、インバータ回路５２と称す）。ＰＭＯＳトランジス
タ２のドレインとＮＭＯＳトランジスタ３のドレインと
の相互接続点は第１のインバータ回路５１の出力点８と
なっており、該出力点８は第２のインバータ回路５２中
のＰＭＯＳトランジスタ６のゲートに接続されている。 同様にＰＭＯＳトランジスタ６のドレインとＮＭＯＳト
ランジスタ７のドレインとの相互接続点は第２のインバ
ータ回路５２の出力点９となっており、該出力点９は第
１のインバータ回路５１のＰＭＯＳトランジスタ２のゲ
ートに接続されている。この回路例では、レベルシフト
された出力信号ＳＯＵＴ が取出される出力１０は上記
第２のインバータ回路５２の出力点９に接続されている
。
【０００３】一例として、図６の（ａ）に示すような入
力信号ＳＩＮが供給される入力端子１１は第１のインバ
ータ回路５１のＰＭＯＳトランジスタ１およびＮＭＯＳ
トランジスタ３のゲートに接続され、またＣＭＯＳイン
バータ１２の入力に接続されている。ＣＭＯＳインバー
タ１２の出力は第２のインバータ回路５２のＰＭＯＳト
ランジスタ５およびＮＭＯＳトランジスタ７のゲートに
接続されている。ＣＭＯＳインバータ１２は電源端子１
３から供給される第２の電圧ＶＤＤで動作する。入力信
号ＳＩＮはＶＤＤをＨレベル、接地電位をＬレベルとす
る信号であり、ＣＭＯＳインバータ１２の出力信号ＳＩ
Ｎ（バー）は入力信号ＳＩＮの反転されたものであり、
ＳＩＮと同様にＶＤＤをＨレベル、接地電位をＬレベル
とする信号である。
力信号ＳＩＮが供給される入力端子１１は第１のインバ
ータ回路５１のＰＭＯＳトランジスタ１およびＮＭＯＳ
トランジスタ３のゲートに接続され、またＣＭＯＳイン
バータ１２の入力に接続されている。ＣＭＯＳインバー
タ１２の出力は第２のインバータ回路５２のＰＭＯＳト
ランジスタ５およびＮＭＯＳトランジスタ７のゲートに
接続されている。ＣＭＯＳインバータ１２は電源端子１
３から供給される第２の電圧ＶＤＤで動作する。入力信
号ＳＩＮはＶＤＤをＨレベル、接地電位をＬレベルとす
る信号であり、ＣＭＯＳインバータ１２の出力信号ＳＩ
Ｎ（バー）は入力信号ＳＩＮの反転されたものであり、
ＳＩＮと同様にＶＤＤをＨレベル、接地電位をＬレベル
とする信号である。
【０００４】図５のレベルシフト回路は、例えば液晶駆
動回路として使用され、第１の電位ＶＬＣは３Ｖである
と仮定する。一方、信号ＳＩＮを生成する回路（図示せ
ず）、反転信号ＳＩＮ（バー）を生成するインバータ１
２の動作電圧である電圧ＶＤＤは２Ｖであると仮定する
。従って、図５のレベルシフト回路はＨレベルが２Ｖの
入力信号からＨレベルが３Ｖの一定の出力信号ＳＯＵＴ
を生成するように動作する。つまり２ＶのＨレベルを
３ＶのＨレベルにシフトするように動作する。
動回路として使用され、第１の電位ＶＬＣは３Ｖである
と仮定する。一方、信号ＳＩＮを生成する回路（図示せ
ず）、反転信号ＳＩＮ（バー）を生成するインバータ１
２の動作電圧である電圧ＶＤＤは２Ｖであると仮定する
。従って、図５のレベルシフト回路はＨレベルが２Ｖの
入力信号からＨレベルが３Ｖの一定の出力信号ＳＯＵＴ
を生成するように動作する。つまり２ＶのＨレベルを
３ＶのＨレベルにシフトするように動作する。
【０００５】次に図５のレベルシフト回路の動作を説明
する。入力信号ＳＩＮが接地電位になのと、第１のイン
バータ回路５１中のＰＭＯＳトランジスタ１とＮＭＯＳ
トランジスタ３の各ゲートに接地電位が印加され、第２
のインバータ回路５２中のＰＭＯＳトランジスタ５とＮ
ＭＯＳトランジスタ７の各ゲートにＶＤＤ＝２Ｖの電位
が印加される。これによって、ＰＭＯＳトランジスタ１
はオン、ＮＭＯＳトランジスタ３はオフになる。また、
ＰＭＯＳトランジスタ５のゲートにはＶＤＤ＝２Ｖが印
加されるが、そのソース電位はＶＬＣ＝３Ｖであるから
、該ＰＭＯＳトランジスタ５は高抵抗になるが、完全に
はオフにならない。一方ＮＭＯＳトランジスタ７は完全
にオンになる。このとき、ＰＭＯＳトランジスタ６がオ
ン状態にあっても、出力端子１０の出力信号ＳＯＵＴ
は実質的に接地電位になるようにＮＭＯＳトランジスタ
７のサイズを設計して、そのオン抵抗が充分小さくなる
ようにしている。出力信号ＳＯＵＴ が接地電位になる
と、ＰＭＯＳトランジスタ２がターンオンする。前述の
ように、ＰＭＯＳトランジスタ１はオン、ＮＭＯＳトラ
ンジスタはオフしているから、出力点８はＶＬＣになる
。これによってＰＭＯＳトランジスタ６はターンオフす
る。ＰＭＯＳトランジスタ６がオフになると、ＰＭＯＳ
トランジスタ５が完全にオフしていなくても出力端子１
０の出力信号ＳＯＵＴ は接地電位に維持される。
する。入力信号ＳＩＮが接地電位になのと、第１のイン
バータ回路５１中のＰＭＯＳトランジスタ１とＮＭＯＳ
トランジスタ３の各ゲートに接地電位が印加され、第２
のインバータ回路５２中のＰＭＯＳトランジスタ５とＮ
ＭＯＳトランジスタ７の各ゲートにＶＤＤ＝２Ｖの電位
が印加される。これによって、ＰＭＯＳトランジスタ１
はオン、ＮＭＯＳトランジスタ３はオフになる。また、
ＰＭＯＳトランジスタ５のゲートにはＶＤＤ＝２Ｖが印
加されるが、そのソース電位はＶＬＣ＝３Ｖであるから
、該ＰＭＯＳトランジスタ５は高抵抗になるが、完全に
はオフにならない。一方ＮＭＯＳトランジスタ７は完全
にオンになる。このとき、ＰＭＯＳトランジスタ６がオ
ン状態にあっても、出力端子１０の出力信号ＳＯＵＴ
は実質的に接地電位になるようにＮＭＯＳトランジスタ
７のサイズを設計して、そのオン抵抗が充分小さくなる
ようにしている。出力信号ＳＯＵＴ が接地電位になる
と、ＰＭＯＳトランジスタ２がターンオンする。前述の
ように、ＰＭＯＳトランジスタ１はオン、ＮＭＯＳトラ
ンジスタはオフしているから、出力点８はＶＬＣになる
。これによってＰＭＯＳトランジスタ６はターンオフす
る。ＰＭＯＳトランジスタ６がオフになると、ＰＭＯＳ
トランジスタ５が完全にオフしていなくても出力端子１
０の出力信号ＳＯＵＴ は接地電位に維持される。
【０００６】次に入力信号ＳＩＮがＶＤＤになると、第
１のインバータ回路５１中のＰＭＯＳトランジスタ１と
ＮＭＯＳトランジスタ３のゲートにはＶＤＤが印加され
、第２のインバータ回路５２中のＰＭＯＳトランジスタ
５とＮＭＯＳトランジスタ７のゲートには接地電位が印
加される。これによって第２のインバータ回路５２中の
ＰＭＯＳトランジスタ５はオン、ＮＭＯＳトランジスタ
７はオフになるが、ＰＭＯＳトランジスタ６は前の状態
がオフであるから、出力点９つまり出力端子１０は一瞬
フローティング状態になる。一方、第１のインバータ回
路５１中のＰＭＯＳトランジスタ１のゲートにはＶＤＤ
＝２Ｖが印加されるが、そのソース電位はＶＬＣ＝３Ｖ
であるから、該ＰＭＯＳトランジスタ１は高抵抗になる
が完全にオフにならない。ＮＭＯＳトランジスタ３は完
全にオンになる。このとき、ＰＭＯＳトランジスタ２が
オン状態にあっても、出力点８は実質的に接地電位にな
るようにＮＭＯＳトランジスタ３のサイズを設計して、
そのオン抵抗が充分小さくなるようにしている。出力点
８が接地電位になると、ＰＭＯＳトランジスタ６はター
ンオンする。このときＰＭＯＳトランジスタ５はオン、
ＮＭＯＳトランジスタ７はオフであるから、出力点９の
電位、従って出力端子１０の電位はＶＬＣ＝３Ｖになり
、入力信号ＳＩＮのＶＤＤ＝２ＶのＨレベルが、ＶＬＣ
＝３ＶのＨレベルにシフトされた出力信号ＳＯＵＴ が
発生する。出力端子１０がＶＬＣになると、ＰＭＯＳト
ランジスタ２はターンオフし、ＰＭＯＳトランジスタ１
が完全にオフしていなくても第１のインバータ回路５１
を通って第１の電源端子４から接地電位点へ流れる電流
はなくなる。接地電位点とＶＬＣ＝３Ｖの間で変化する
パルス上の出力信号ＳＯＵＴ は例えば液晶表示装置の
駆動信号として使用される。
１のインバータ回路５１中のＰＭＯＳトランジスタ１と
ＮＭＯＳトランジスタ３のゲートにはＶＤＤが印加され
、第２のインバータ回路５２中のＰＭＯＳトランジスタ
５とＮＭＯＳトランジスタ７のゲートには接地電位が印
加される。これによって第２のインバータ回路５２中の
ＰＭＯＳトランジスタ５はオン、ＮＭＯＳトランジスタ
７はオフになるが、ＰＭＯＳトランジスタ６は前の状態
がオフであるから、出力点９つまり出力端子１０は一瞬
フローティング状態になる。一方、第１のインバータ回
路５１中のＰＭＯＳトランジスタ１のゲートにはＶＤＤ
＝２Ｖが印加されるが、そのソース電位はＶＬＣ＝３Ｖ
であるから、該ＰＭＯＳトランジスタ１は高抵抗になる
が完全にオフにならない。ＮＭＯＳトランジスタ３は完
全にオンになる。このとき、ＰＭＯＳトランジスタ２が
オン状態にあっても、出力点８は実質的に接地電位にな
るようにＮＭＯＳトランジスタ３のサイズを設計して、
そのオン抵抗が充分小さくなるようにしている。出力点
８が接地電位になると、ＰＭＯＳトランジスタ６はター
ンオンする。このときＰＭＯＳトランジスタ５はオン、
ＮＭＯＳトランジスタ７はオフであるから、出力点９の
電位、従って出力端子１０の電位はＶＬＣ＝３Ｖになり
、入力信号ＳＩＮのＶＤＤ＝２ＶのＨレベルが、ＶＬＣ
＝３ＶのＨレベルにシフトされた出力信号ＳＯＵＴ が
発生する。出力端子１０がＶＬＣになると、ＰＭＯＳト
ランジスタ２はターンオフし、ＰＭＯＳトランジスタ１
が完全にオフしていなくても第１のインバータ回路５１
を通って第１の電源端子４から接地電位点へ流れる電流
はなくなる。接地電位点とＶＬＣ＝３Ｖの間で変化する
パルス上の出力信号ＳＯＵＴ は例えば液晶表示装置の
駆動信号として使用される。
【０００７】
【発明が解決しようとする課題】従来のレベルシフト回
路は以上のように構成されているので、入力信号ＳＩＮ
がＶＤＤ＝２Ｖから接地電位に変わる一瞬の間、第２の
インバータ回路５２のＰＭＯＳトランジスタ５、６とＮ
ＭＯＳトランジスタ７を通って第１の電源端子４から接
地電位点に電流が流れ、入力信号ＳＩＮが接地電位から
ＶＤＤに変わる一瞬の間、第１のインバータ回路５１の
ＰＭＯＳトランジスタ１、２とＮＭＯＳトランジスタ３
を通って第１の電源端子４から接地電位点に電流が流れ
るため、レベルシフト回路の動作時の消費電力が大きい
という問題があった。この発明は上記のような問題点を
解消するためになされたもので、動作時の消費電力が少
ないレベルシフト回路を得ることを目的とする。
路は以上のように構成されているので、入力信号ＳＩＮ
がＶＤＤ＝２Ｖから接地電位に変わる一瞬の間、第２の
インバータ回路５２のＰＭＯＳトランジスタ５、６とＮ
ＭＯＳトランジスタ７を通って第１の電源端子４から接
地電位点に電流が流れ、入力信号ＳＩＮが接地電位から
ＶＤＤに変わる一瞬の間、第１のインバータ回路５１の
ＰＭＯＳトランジスタ１、２とＮＭＯＳトランジスタ３
を通って第１の電源端子４から接地電位点に電流が流れ
るため、レベルシフト回路の動作時の消費電力が大きい
という問題があった。この発明は上記のような問題点を
解消するためになされたもので、動作時の消費電力が少
ないレベルシフト回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明によるレベルシ
フト回路は、それぞれが第１の電位点と基準電位点との
間に第１のＰＭＯＳトランジスタと第２のＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタとを直列に接続してな
る第１および第２のインバータ回路と、第１のインバー
タ回路の出力点と第２のインバータ回路の第２のＰＭＯ
Ｓトランジスタのゲートとの間、第２のインバータ回路
の出力点と第１のインバータ回路の第２のＰＭＯＳトラ
ンジスタのゲートとの間をそれぞれ接続する接続回路と
、上記第１および第２のインバータ回路の各入力に、上
記第１の電位より高くはない第２の電位と基準電位にと
の間で実質的に相補的に変化し且つ変化時に共に短時間
接地電位になる入力信号をそれぞれ供給する入力信号回
路と、上記入力信号に応答して該入力信号の変化時に上
記各インバータ回路の出力点を短時間強制的に上記第２
の電位にする出力レベル設定回路とからなっている。
フト回路は、それぞれが第１の電位点と基準電位点との
間に第１のＰＭＯＳトランジスタと第２のＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタとを直列に接続してな
る第１および第２のインバータ回路と、第１のインバー
タ回路の出力点と第２のインバータ回路の第２のＰＭＯ
Ｓトランジスタのゲートとの間、第２のインバータ回路
の出力点と第１のインバータ回路の第２のＰＭＯＳトラ
ンジスタのゲートとの間をそれぞれ接続する接続回路と
、上記第１および第２のインバータ回路の各入力に、上
記第１の電位より高くはない第２の電位と基準電位にと
の間で実質的に相補的に変化し且つ変化時に共に短時間
接地電位になる入力信号をそれぞれ供給する入力信号回
路と、上記入力信号に応答して該入力信号の変化時に上
記各インバータ回路の出力点を短時間強制的に上記第２
の電位にする出力レベル設定回路とからなっている。
【０００９】
【作用】この発明のレベルシフト回路によれば、入力信
号の変化時に各インバータ回路の出力点が強制的に第２
の電位に設定されるから、各インバータ回路中の第２の
ＰＭＯＳトランジスタは上記入力信号の変化時にそのオ
ン抵抗が高くなり、それによって各インバータ回路を通
って第１の電位点から基準電位点へ流れる電流を減少さ
せ、結果としてレベルシフト回路全体の消費電力を低減
させることができる。
号の変化時に各インバータ回路の出力点が強制的に第２
の電位に設定されるから、各インバータ回路中の第２の
ＰＭＯＳトランジスタは上記入力信号の変化時にそのオ
ン抵抗が高くなり、それによって各インバータ回路を通
って第１の電位点から基準電位点へ流れる電流を減少さ
せ、結果としてレベルシフト回路全体の消費電力を低減
させることができる。
【００１０】
実施例１
図１はこの発明のレベルシフト回路の第１の実施例を示
す。図５に示す従来のレベルシフト回路と同様に図１の
回路は例えば液晶駆動回路として使用されるもので、第
１の電位ＶＬＣは３Ｖ、第２の電位ＶＤＤは２Ｖと仮定
する。第１のインバータ回路６１は第１の電位ＶＬＣの
電源端子２４と接地電位点との間に直列に接続された第
１のＰＭＯＳトランジスタ２１と第２のＰＭＯＳトラン
ジスタ２２とＮＭＯＳトランジスタ２３とからなり、第
２のインバータ回路６２は同様に第１の電位ＶＬＣの電
源端子２４と接地電位点との間に接続された第１のＰＭ
ＯＳトランジスタ２５と第２のＰＭＯＳトランジスタ２
６とＮＭＯＳトランジスタ２７とからなる。第１のイン
バータ回路６１中の第２のＰＭＯＳトランジスタ２２と
ＮＭＯＳトランジスタ２３の各ドレイン相互接続点は該
第１のインバータ回路６１の出力点２８となっており、
該出力点２８は第２のインバータ回路６２中の第２のＰ
ＭＯＳトランジスタ２６のゲートに接続され、第２のイ
ンバータ回路６２中の第２のＰＭＯＳトランジスタ２６
とＮＭＯＳトランジスタ２７の各ドレインの相互接続点
は該第２のインバータ回路６２の出力点２９となってお
り、該出力点２９は第１のインバータ回路６１の第２の
ＰＭＯＳトランジスタ２２のゲートに接続され、且つ当
該レベルシフト回路の出力端子３０に接続されている。
す。図５に示す従来のレベルシフト回路と同様に図１の
回路は例えば液晶駆動回路として使用されるもので、第
１の電位ＶＬＣは３Ｖ、第２の電位ＶＤＤは２Ｖと仮定
する。第１のインバータ回路６１は第１の電位ＶＬＣの
電源端子２４と接地電位点との間に直列に接続された第
１のＰＭＯＳトランジスタ２１と第２のＰＭＯＳトラン
ジスタ２２とＮＭＯＳトランジスタ２３とからなり、第
２のインバータ回路６２は同様に第１の電位ＶＬＣの電
源端子２４と接地電位点との間に接続された第１のＰＭ
ＯＳトランジスタ２５と第２のＰＭＯＳトランジスタ２
６とＮＭＯＳトランジスタ２７とからなる。第１のイン
バータ回路６１中の第２のＰＭＯＳトランジスタ２２と
ＮＭＯＳトランジスタ２３の各ドレイン相互接続点は該
第１のインバータ回路６１の出力点２８となっており、
該出力点２８は第２のインバータ回路６２中の第２のＰ
ＭＯＳトランジスタ２６のゲートに接続され、第２のイ
ンバータ回路６２中の第２のＰＭＯＳトランジスタ２６
とＮＭＯＳトランジスタ２７の各ドレインの相互接続点
は該第２のインバータ回路６２の出力点２９となってお
り、該出力点２９は第１のインバータ回路６１の第２の
ＰＭＯＳトランジスタ２２のゲートに接続され、且つ当
該レベルシフト回路の出力端子３０に接続されている。
【００１１】３２は入力信号回路で、入力端子３１に供
給される図２の（ａ）に示すような入力信号ＳＩＮから
図２の（ｂ）、（ｃ）に示すような各インバータ回路に
供給される信号を生成する。入力信号回路３２は例えば
ＣＭＯＳインバータ１６と、該インバータ１６の出力が
接続されるノア回路１７と、該ノア回路１７と入出力が
互いに交差結合されたノア回路１８とからなっている。 入力信号回路３２は第２の電圧ＶＤＤで動作する。入力
端子３１に供給される入力信号ＳＩＮがＶＤＤのＨレベ
ルに立上がると、ノア回路１８はそれに応答して入力信
号Ｓｂ は直ちに接地電位に変化し、一方ノア回路１７
の出力はインバータ１６の出力がＬレベルになり、且つ
Ｓｂ がＬレベルである接地電位になることによりＶＤ
ＤであるＨレベルになる。従って、入力信号ＳＩＮの立
上がり時は、信号Ｓａ はｔだけ遅れてＶＤＤに立上が
ることになる。入力信号ＳＩＮがＨレベルから接地電位
であるＬレベルに立下がると、インバータ１６の出力は
Ｈレベルになるから、ノア回路１７の出力である信号Ｓ
ａ は直ちに接地電位になる。一方、ノア回路１８の出
力は、入力信号ＳＩＮがＬレベルになり、且つノア回路
１７の出力が接地電位であるＬレベルになったことに応
答してＶＤＤであるＨレベルになる。従って、入力信号
ＳＩＮの立下がり時は、信号Ｓｂ はｔだけ遅れてＶＤ
Ｄに立上がる。よって図２に示すように、入力信号ＳＩ
Ｎのレベル変化に応答して入力信号Ｓａ とＳｂ は実
質的に相補的に変化するが、入力信号ＳＩＮのレベル変
化直後に入力信号Ｓａ 、Ｓｂ はｔの間だけ共に接地
電位になる。入力信号Ｓａ は第１のインバータ回路６
１の入力であるＰＭＯＳトランジスタ２１とＮＭＯＳト
ランジスタ２３のゲートに供給される。入力信号Ｓｂ
は第２のインバータ回路６２の入力であるＰＭＯＳトラ
ンジスタ２５とＮＭＯＳトランジスタ２７のゲートに供
給される。
給される図２の（ａ）に示すような入力信号ＳＩＮから
図２の（ｂ）、（ｃ）に示すような各インバータ回路に
供給される信号を生成する。入力信号回路３２は例えば
ＣＭＯＳインバータ１６と、該インバータ１６の出力が
接続されるノア回路１７と、該ノア回路１７と入出力が
互いに交差結合されたノア回路１８とからなっている。 入力信号回路３２は第２の電圧ＶＤＤで動作する。入力
端子３１に供給される入力信号ＳＩＮがＶＤＤのＨレベ
ルに立上がると、ノア回路１８はそれに応答して入力信
号Ｓｂ は直ちに接地電位に変化し、一方ノア回路１７
の出力はインバータ１６の出力がＬレベルになり、且つ
Ｓｂ がＬレベルである接地電位になることによりＶＤ
ＤであるＨレベルになる。従って、入力信号ＳＩＮの立
上がり時は、信号Ｓａ はｔだけ遅れてＶＤＤに立上が
ることになる。入力信号ＳＩＮがＨレベルから接地電位
であるＬレベルに立下がると、インバータ１６の出力は
Ｈレベルになるから、ノア回路１７の出力である信号Ｓ
ａ は直ちに接地電位になる。一方、ノア回路１８の出
力は、入力信号ＳＩＮがＬレベルになり、且つノア回路
１７の出力が接地電位であるＬレベルになったことに応
答してＶＤＤであるＨレベルになる。従って、入力信号
ＳＩＮの立下がり時は、信号Ｓｂ はｔだけ遅れてＶＤ
Ｄに立上がる。よって図２に示すように、入力信号ＳＩ
Ｎのレベル変化に応答して入力信号Ｓａ とＳｂ は実
質的に相補的に変化するが、入力信号ＳＩＮのレベル変
化直後に入力信号Ｓａ 、Ｓｂ はｔの間だけ共に接地
電位になる。入力信号Ｓａ は第１のインバータ回路６
１の入力であるＰＭＯＳトランジスタ２１とＮＭＯＳト
ランジスタ２３のゲートに供給される。入力信号Ｓｂ
は第２のインバータ回路６２の入力であるＰＭＯＳトラ
ンジスタ２５とＮＭＯＳトランジスタ２７のゲートに供
給される。
【００１２】３３は各インバータ回路の出力レベルを設
定する回路で、第２の電位ＶＤＤの電源端子４０と第２
のインバータ回路６２の出力点２９との間に直列に接続
されたＰＭＯＳトランジスタ３４、３５とＮＭＯＳトラ
ンジスタ３６との直列回路７１と、同じく電源端子４０
と第１のインバータ回路６１の出力点２８との間に接続
されたＰＭＯＳトランジスタ３７、３８とＮＭＯＳトラ
ンジスタ３９との直列回路７２とからなっている。ＰＭ
ＯＳトランジスタ３４、３７の各ゲートには入力信号回
路３２から入力信号Ｓａ が供給され、ＰＭＯＳトラン
ジスタ３５、３８の各ゲートには入力信号回路３２から
入力信号Ｓｂ が供給され、ＮＭＯＳトランジスタ３６
、３９の各ゲートには第２の電位ＶＤＤが供給される。
定する回路で、第２の電位ＶＤＤの電源端子４０と第２
のインバータ回路６２の出力点２９との間に直列に接続
されたＰＭＯＳトランジスタ３４、３５とＮＭＯＳトラ
ンジスタ３６との直列回路７１と、同じく電源端子４０
と第１のインバータ回路６１の出力点２８との間に接続
されたＰＭＯＳトランジスタ３７、３８とＮＭＯＳトラ
ンジスタ３９との直列回路７２とからなっている。ＰＭ
ＯＳトランジスタ３４、３７の各ゲートには入力信号回
路３２から入力信号Ｓａ が供給され、ＰＭＯＳトラン
ジスタ３５、３８の各ゲートには入力信号回路３２から
入力信号Ｓｂ が供給され、ＮＭＯＳトランジスタ３６
、３９の各ゲートには第２の電位ＶＤＤが供給される。
【００１３】次に図１のレベルシフト回路の動作を説明
する。入力端子３１にＶＤＤ＝２ＶをＨレベルとし、接
地電位をＬレベルとするデジタル入力信号ＳＩＮを入力
する。入力信号ＳＩＮがＬレベルのとき入力信号Ｓａ
は接地電位、入力信号Ｓｂ はＶＤＤであるから、ＰＭ
ＯＳトランジスタ２１とＮＭＯＳトランジスタ２３の各
ゲートに接地電位が印加され、ＰＭＯＳトランジスタ２
５とＮＭＯＳトランジスタ２７の各ゲートにＶＤＤが印
加される。これによってＮＭＯＳトランジスタ２７は直
ちにターンオンするが、ＰＭＯＳトランジスタ２５はそ
のソースがＶＬＣ＝３Ｖ、ゲートがＶＤＤ＝２Ｖのため
、高抵抗になるが完全にターンオフしない。このとき、
ＰＭＯＳトランジスタ２６がオン状態でも出力点２９の
電位、従って出力端子３０の出力信号ＳＯＵＴ が接地
電位になるようにＮＭＯＳトランジスタ２７のサイズを
設計し、そのオン抵抗が充分に小さくなるようにしてい
る。
する。入力端子３１にＶＤＤ＝２ＶをＨレベルとし、接
地電位をＬレベルとするデジタル入力信号ＳＩＮを入力
する。入力信号ＳＩＮがＬレベルのとき入力信号Ｓａ
は接地電位、入力信号Ｓｂ はＶＤＤであるから、ＰＭ
ＯＳトランジスタ２１とＮＭＯＳトランジスタ２３の各
ゲートに接地電位が印加され、ＰＭＯＳトランジスタ２
５とＮＭＯＳトランジスタ２７の各ゲートにＶＤＤが印
加される。これによってＮＭＯＳトランジスタ２７は直
ちにターンオンするが、ＰＭＯＳトランジスタ２５はそ
のソースがＶＬＣ＝３Ｖ、ゲートがＶＤＤ＝２Ｖのため
、高抵抗になるが完全にターンオフしない。このとき、
ＰＭＯＳトランジスタ２６がオン状態でも出力点２９の
電位、従って出力端子３０の出力信号ＳＯＵＴ が接地
電位になるようにＮＭＯＳトランジスタ２７のサイズを
設計し、そのオン抵抗が充分に小さくなるようにしてい
る。
【００１４】この発明のレベルシフト回路は、入力信号
ＳＩＮのレベル変化時に微小時間ｔの間だけ入力信号Ｓ
ａ 、Ｓｂ が共に接地電位になる点と、ＶＤＤ電源端
子４０と各インバータ６１、６２の出力点２８、２９と
の間に出力レベル設定回路３３が設けられている点に特
徴がある。上記のように、入力信号ＳＩＮがＬレベルに
変化したとき入力信号Ｓａ 、Ｓｂ はｔの間だけ共に
接地電位になるから、出力レベル設定回路３３中のＰＭ
ＯＳトランジスタ３４、３５、ＰＭＯＳトランジスタ３
７、３８はいずれもオンになり、また、ＮＭＯＳトラン
ジスタ３６、３９はそのゲートにＶＤＤが印加されてオ
ンになる。 このため入力信号Ｓａ、Ｓｂ が共に接地電位になるｔ
の間インバータ６１、６２の出力点２８、２９は強制的
にＶＤＤに設定される。これによって入力信号ＳＩＮが
Ｌレベルに変化した直後のｔの間は、ＰＭＯＳトランジ
スタ２６のゲート電位はＶＤＤになるから、該ＰＭＯＳ
トランジスタ２６のオン抵抗は従来の回路のそれより遙
に大きくなり、第２のインバータ回路６２を通って流れ
る電流は非常に小さくなる。
ＳＩＮのレベル変化時に微小時間ｔの間だけ入力信号Ｓ
ａ 、Ｓｂ が共に接地電位になる点と、ＶＤＤ電源端
子４０と各インバータ６１、６２の出力点２８、２９と
の間に出力レベル設定回路３３が設けられている点に特
徴がある。上記のように、入力信号ＳＩＮがＬレベルに
変化したとき入力信号Ｓａ 、Ｓｂ はｔの間だけ共に
接地電位になるから、出力レベル設定回路３３中のＰＭ
ＯＳトランジスタ３４、３５、ＰＭＯＳトランジスタ３
７、３８はいずれもオンになり、また、ＮＭＯＳトラン
ジスタ３６、３９はそのゲートにＶＤＤが印加されてオ
ンになる。 このため入力信号Ｓａ、Ｓｂ が共に接地電位になるｔ
の間インバータ６１、６２の出力点２８、２９は強制的
にＶＤＤに設定される。これによって入力信号ＳＩＮが
Ｌレベルに変化した直後のｔの間は、ＰＭＯＳトランジ
スタ２６のゲート電位はＶＤＤになるから、該ＰＭＯＳ
トランジスタ２６のオン抵抗は従来の回路のそれより遙
に大きくなり、第２のインバータ回路６２を通って流れ
る電流は非常に小さくなる。
【００１５】ＰＭＯＳトランジスタ２５、２６が共に高
抵抗になり、ＮＭＯＳトランジスタ２７がオンになって
出力端子３０の出力信号ＳＯＵＴ が接地電位になると
、第１のインバータ回路６１中のＰＭＯＳトランジスタ
２２がターンオンし、すでにＰＭＯＳトランジスタ２１
はオン、ＮＭＯＳトランジスタ２３がオフになっている
ことから、出力点２８はＶＬＣになり、第２のインバー
タ回路６２中の第２のＰＭＯＳトランジスタ２６は完全
にオフ状態になる。ＰＭＯＳトランジスタ２６オフ状態
になると、ＮＭＯＳトランジスタ２７はすでにオンであ
ることから、出力信号ＳＯＵＴ は接地電位に維持され
る。
抵抗になり、ＮＭＯＳトランジスタ２７がオンになって
出力端子３０の出力信号ＳＯＵＴ が接地電位になると
、第１のインバータ回路６１中のＰＭＯＳトランジスタ
２２がターンオンし、すでにＰＭＯＳトランジスタ２１
はオン、ＮＭＯＳトランジスタ２３がオフになっている
ことから、出力点２８はＶＬＣになり、第２のインバー
タ回路６２中の第２のＰＭＯＳトランジスタ２６は完全
にオフ状態になる。ＰＭＯＳトランジスタ２６オフ状態
になると、ＮＭＯＳトランジスタ２７はすでにオンであ
ることから、出力信号ＳＯＵＴ は接地電位に維持され
る。
【００１６】入力信号ＳＩＮが第２の電位ＶＤＤのＨレ
ベルのときは、入力信号Ｓａ はＶＤＤ、入力信号Ｓｂ
は接地電位になる。このため、第２のインバータ回路
６２中のＰＭＯＳトランジスタ２５はターンオン、ＮＭ
ＯＳトランジスタ２７はターンオフするが、ＰＭＯＳト
ランジスタ２６は直前の状態がオフであるので、出力点
２９、従って出力端子３０は一瞬フローティング状態に
なる。また、第１のインバータ回路６１中のＮＭＯＳト
ランジスタ２３は直ちにターンオンするが、ＰＭＯＳト
ランジスタ２１はそのソースがＶＬＣ＝３Ｖ、ゲートが
ＶＤＤ＝２Ｖのため、高抵抗になるが完全にターンオフ
しない。このとき、ＰＭＯＳトランジスタ２２がオン状
態でも出力点２８が実質的に接地電位になるようにＮＭ
ＯＳトランジスタ２３のサイズを設計し、そのオン抵抗
が充分に小さくなるようにしている。
ベルのときは、入力信号Ｓａ はＶＤＤ、入力信号Ｓｂ
は接地電位になる。このため、第２のインバータ回路
６２中のＰＭＯＳトランジスタ２５はターンオン、ＮＭ
ＯＳトランジスタ２７はターンオフするが、ＰＭＯＳト
ランジスタ２６は直前の状態がオフであるので、出力点
２９、従って出力端子３０は一瞬フローティング状態に
なる。また、第１のインバータ回路６１中のＮＭＯＳト
ランジスタ２３は直ちにターンオンするが、ＰＭＯＳト
ランジスタ２１はそのソースがＶＬＣ＝３Ｖ、ゲートが
ＶＤＤ＝２Ｖのため、高抵抗になるが完全にターンオフ
しない。このとき、ＰＭＯＳトランジスタ２２がオン状
態でも出力点２８が実質的に接地電位になるようにＮＭ
ＯＳトランジスタ２３のサイズを設計し、そのオン抵抗
が充分に小さくなるようにしている。
【００１７】前述のように、この発明の回路では、入力
信号ＳＩＮの変化時に入力信号Ｓａ 、Ｓｂ はｔの間
だけ共に接地電位になるから、出力レベル設定回路３３
中のＰＭＯＳトランジスタ３４、３５、３７、３８はい
ずれもオンになり、またＮＭＯＳトランジスタ３６、３
９もオン状態にあることから、入力信号ＳＩＮがＶＤＤ
のＨレベルに変化した直後の入力信号Ｓａ 、Ｓｂ が
共に接地電位になるｔの間は各インバータ回路６２、６
１の出力点２９、２８は共に強制的にＶＤＤに設定され
る。このため、ＰＭＯＳトランジスタ２２のオン抵抗は
大きくなり、第１のインバータ回路６１を通って流れる
電流は非常に小さくなる。
信号ＳＩＮの変化時に入力信号Ｓａ 、Ｓｂ はｔの間
だけ共に接地電位になるから、出力レベル設定回路３３
中のＰＭＯＳトランジスタ３４、３５、３７、３８はい
ずれもオンになり、またＮＭＯＳトランジスタ３６、３
９もオン状態にあることから、入力信号ＳＩＮがＶＤＤ
のＨレベルに変化した直後の入力信号Ｓａ 、Ｓｂ が
共に接地電位になるｔの間は各インバータ回路６２、６
１の出力点２９、２８は共に強制的にＶＤＤに設定され
る。このため、ＰＭＯＳトランジスタ２２のオン抵抗は
大きくなり、第１のインバータ回路６１を通って流れる
電流は非常に小さくなる。
【００１８】ＰＭＯＳトランジスタ２１、２２が共に高
抵抗になり、ＮＭＯＳトランジスタ２３がオンになって
出力点２８が接地電位になると、第２のインバータ回路
６２中のＰＭＯＳトランジスタ２６はターンオンし、す
でにＰＭＯＳトランジスタ２５はオン、ＮＭＯＳトラン
ジスタ２７がオフ状態にあることから、出力点２９はＶ
ＬＣになり、第１のインバータ回路６１のＰＭＯＳトラ
ンジスタ２２は完全にオフ状態になる。ＰＭＯＳトラン
ジスタ２２がオフ状態になると、ＮＭＯＳトランジスタ
２３はすでにオンであることから出力点２８は接地電位
に維持される。また、出力端子３０に現れる出力信号Ｓ
ＩＮはＶＬＣになる。
抵抗になり、ＮＭＯＳトランジスタ２３がオンになって
出力点２８が接地電位になると、第２のインバータ回路
６２中のＰＭＯＳトランジスタ２６はターンオンし、す
でにＰＭＯＳトランジスタ２５はオン、ＮＭＯＳトラン
ジスタ２７がオフ状態にあることから、出力点２９はＶ
ＬＣになり、第１のインバータ回路６１のＰＭＯＳトラ
ンジスタ２２は完全にオフ状態になる。ＰＭＯＳトラン
ジスタ２２がオフ状態になると、ＮＭＯＳトランジスタ
２３はすでにオンであることから出力点２８は接地電位
に維持される。また、出力端子３０に現れる出力信号Ｓ
ＩＮはＶＬＣになる。
【００１９】図１のレベルシフト回路は以上のように動
作して、図２の（ａ）に示すように第１の電位ＶＤＤ＝
２Ｖと接地電位との間で変化する入力信号ＳＩＮに応答
して図２の（ｄ）に示すように第１の電位ＶＬＣ＝３Ｖ
と接地電位との間で変化する出力信号ＳＯＵＴ が得ら
れる。出力信号ＳＯＵＴ は、入力信号ＳＩＮの変化時
に微小時間ｔの間第１の電位ＶＬＣより低い第２の電位
ＶＤＤ＝２Ｖになるが、実用上これが例えば液晶駆動に
何らかの影響を及ぼす心配は全くない。なお、出力レベ
ル設定回路３３中のＮＭＯＳトランジスタ３６、３９は
、出力点２８あるいは２９が第１の電位ＶＬＣになった
ときに、これらの出力点からＶＬＣより低電位の第２の
電位ＶＤＤの電源端子４０に電流が逆流するのを阻止す
るものである。
作して、図２の（ａ）に示すように第１の電位ＶＤＤ＝
２Ｖと接地電位との間で変化する入力信号ＳＩＮに応答
して図２の（ｄ）に示すように第１の電位ＶＬＣ＝３Ｖ
と接地電位との間で変化する出力信号ＳＯＵＴ が得ら
れる。出力信号ＳＯＵＴ は、入力信号ＳＩＮの変化時
に微小時間ｔの間第１の電位ＶＬＣより低い第２の電位
ＶＤＤ＝２Ｖになるが、実用上これが例えば液晶駆動に
何らかの影響を及ぼす心配は全くない。なお、出力レベ
ル設定回路３３中のＮＭＯＳトランジスタ３６、３９は
、出力点２８あるいは２９が第１の電位ＶＬＣになった
ときに、これらの出力点からＶＬＣより低電位の第２の
電位ＶＤＤの電源端子４０に電流が逆流するのを阻止す
るものである。
【００２０】実施例２
図３はこの発明のレベルシフト回路の第２の実施例で、
第２の電位ＶＤＤの電源端子４０と各インバータ回路の
出力点２８、２９との間に接続される出力レベル設定回
路３３として、ＰＭＯＳトランジスタ３４、３５とダイ
オード４６との直列回路８１、ＰＭＯＳトランジスタ３
７、３８とダイオード４８との直列回路８２からなるも
のを使用したものである。この第２の実施例は、各イン
バータ回路６１、６２の出力点２８、２９が第１の電位
ＶＬＣになったときに、各出力点から第２の電源端子４
０への電流の逆流をダイオード４６、４８で阻止するも
のであり、他の動作は図１の第１の実施例と全く同様で
ある。ダイオード４６、４８を除き、電源端子４０とＰ
ＭＯＳトランジスタ３４、３７との間に１個のダイオー
ドを挿入しても同様の効果が得られる。
第２の電位ＶＤＤの電源端子４０と各インバータ回路の
出力点２８、２９との間に接続される出力レベル設定回
路３３として、ＰＭＯＳトランジスタ３４、３５とダイ
オード４６との直列回路８１、ＰＭＯＳトランジスタ３
７、３８とダイオード４８との直列回路８２からなるも
のを使用したものである。この第２の実施例は、各イン
バータ回路６１、６２の出力点２８、２９が第１の電位
ＶＬＣになったときに、各出力点から第２の電源端子４
０への電流の逆流をダイオード４６、４８で阻止するも
のであり、他の動作は図１の第１の実施例と全く同様で
ある。ダイオード４６、４８を除き、電源端子４０とＰ
ＭＯＳトランジスタ３４、３７との間に１個のダイオー
ドを挿入しても同様の効果が得られる。
【００２１】第３の実施例
図４はこの発明のレベルシフト回路の第３の実施例で、
電源端子４０に接続されるＶＤＤ電源として、それ自体
に逆流防止機能を具えた電源を使用した場合に適用でき
るもので、出力レベル設定回路３３としてＰＭＯＳトラ
ンジスタ３４と３５の直列回路９１、ＰＭＯＳトランジ
スタ３７と３８との直列回路９２からなるものを使用し
たものである。
電源端子４０に接続されるＶＤＤ電源として、それ自体
に逆流防止機能を具えた電源を使用した場合に適用でき
るもので、出力レベル設定回路３３としてＰＭＯＳトラ
ンジスタ３４と３５の直列回路９１、ＰＭＯＳトランジ
スタ３７と３８との直列回路９２からなるものを使用し
たものである。
【００２２】
【発明の効果】以上のように、この発明のレベルシフト
回路は、入力信号ＳＩＮがＬレベルからＨレベルに、Ｈ
レベルからＬレベルに切り換わるときに、その構成素子
であるインバータ回路を経て流れる電流が極めて小さく
なり、動作時の消費電力が従来の回路に比して格段に小
さくなるという効果がある。また、この発明のシフト回
路では、第１および第２のインバータ回路６１、６２を
第１電源から供給される例えば３ＶのＶＬＣで動作せさ
て、接地電位とＶＬＣ＝３Ｖとの間で変化する出力信号
ＳＯＵＴ で液晶表示装置を駆動し、入力信号ＳＩＮの
発生回路（図示せず）、入力信号ＳＩＮから入力信号Ｓ
ａ 、Ｓｂ を生成する入力信号回路３２が２Ｖで充分
に動作するように設計されているが、ＶＤＤを供給する
第２電源としてＶＬＣと同じ３Ｖの電源を使用している
場合に、第１および第２のインバータ回路６１、６２の
消費電力は極めて小さいことから第１の電源は長時間に
わたってＶＬＣ＝３Ｖを維持し、一方、第２電源の電位
ＶＤＤが２Ｖに低下しても、２Ｖの入力信号ＳＩＮに対
して液晶駆動に適切な３Ｖの出力信号ＳＯＵＴ を発生
させることができる。よって、各電源として電池を使用
した場合、その有効寿命を大幅に伸ばすことができると
いう効果もある。
回路は、入力信号ＳＩＮがＬレベルからＨレベルに、Ｈ
レベルからＬレベルに切り換わるときに、その構成素子
であるインバータ回路を経て流れる電流が極めて小さく
なり、動作時の消費電力が従来の回路に比して格段に小
さくなるという効果がある。また、この発明のシフト回
路では、第１および第２のインバータ回路６１、６２を
第１電源から供給される例えば３ＶのＶＬＣで動作せさ
て、接地電位とＶＬＣ＝３Ｖとの間で変化する出力信号
ＳＯＵＴ で液晶表示装置を駆動し、入力信号ＳＩＮの
発生回路（図示せず）、入力信号ＳＩＮから入力信号Ｓ
ａ 、Ｓｂ を生成する入力信号回路３２が２Ｖで充分
に動作するように設計されているが、ＶＤＤを供給する
第２電源としてＶＬＣと同じ３Ｖの電源を使用している
場合に、第１および第２のインバータ回路６１、６２の
消費電力は極めて小さいことから第１の電源は長時間に
わたってＶＬＣ＝３Ｖを維持し、一方、第２電源の電位
ＶＤＤが２Ｖに低下しても、２Ｖの入力信号ＳＩＮに対
して液晶駆動に適切な３Ｖの出力信号ＳＯＵＴ を発生
させることができる。よって、各電源として電池を使用
した場合、その有効寿命を大幅に伸ばすことができると
いう効果もある。
【図１】この発明のレベルシフト回路の第１の実施例の
回路図である。
回路図である。
【図２】図１に示すこの発明のレベルシフト回路の動作
を説明する各部の波形図である。
を説明する各部の波形図である。
【図３】この発明のレベルシフト回路の第２の実施例の
回路図である。
回路図である。
【図４】この発明のレベルシフト回路の第３の実施例の
回路図である。
回路図である。
【図５】従来のレベルシフト回路の一例を示す回路図で
ある。
ある。
【図６】図５に示す従来のレベルシフト回路の動作を説
明する各部の電圧波形図である。
明する各部の電圧波形図である。
２１ ＰＭＯＳトランジスタ
２２ ＰＭＯＳトランジスタ
２３ ＮＭＯＳトランジスタ
２４ 第１電源端子
２５ ＰＭＯＳトランジスタ
２６ ＰＭＯＳトランジスタ
２７ ＮＭＯＳトランジスタ
２８ 出力点
２９ 出力点
３０ 出力端子
３１ 入力端子
３２ 入力信号回路
３３ 出力レベル設定回路
３４ ＰＭＯＳトランジスタ
３５ ＰＭＯＳトランジスタ
３６ ＮＭＯＳトランジスタ
３７ ＰＭＯＳトランジスタ
３８ ＰＭＯＳトランジスタ
３９ ＮＭＯＳトランジスタ
４０ 第２の電源端子
４６ ダイオード
４８ ダイオード
６１ 第１のインバータ回路
６２ 第２のインバータ回路
Claims (5)
- 【請求項１】 それぞれが第１の電位点と基準電位点
との間に第１のＰＭＯＳトランジスタと第２のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとを直列に接続し
て構成された第１および第２のインバータ回路と、第１
のインバータ回路の出力点と第２のインバータ回路の第
２のＰＭＯＳトランジスタのゲートとの間、第２のイン
バータ回路の出力点と第１のインバータ回路の第２のＰ
ＭＯＳトランジスタのゲートとの間をそれぞれ接続する
接続回路と、上記第１のインバータ回路の出力点、第２
のインバータ回路の出力点の少なくとも一方に設けられ
た出力端子と、上記第１および第２のインバータ回路の
各入力に、上記第１の電位より高くはない第２の電位と
基準電位との間で実質的に相補的に変化し、且つ変化時
に共に短時間接地電位になる入力信号をそれぞれ供給す
る入力信号回路と、上記入力信号に応答して該入力信号
の変化時に上記各インバータ回路の出力点を共に短時間
強制的に上記第２の電位に設定する出力レベル設定回路
とからなるレベルシフト回路。 - 【請求項２】 出力レベル設定回路は第２の電位点と
各インバータ回路の出力点との間にそれぞれ接続された
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとの直列回路からなり、各
直列回路中の第１のＰＭＯＳトランジスタのゲートには
上記実質的に相補的に変化する一方の入力信号が供給さ
れ、各直列回路中の第２のＰＭＯＳトランジスタのゲー
トには上記実質的に相補的に変化する他方の入力信号が
供給され、各直列回路中のＮＭＯＳトランジスタのゲー
トには第２の電位が供給される請求項１記載のレベルシ
フト回路。 - 【請求項３】 出力レベル設定回路は第２の電位点と
各インバータ回路の出力点との間にそれぞれ接続された
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジ
スタとダイオードとの直列回路からなり、各直列回路中
の第１のＰＭＯＳトランジスタのゲートには上記実質的
に相補的に変化する一方の入力信号が供給され、各直列
回路中の第２のＰＭＯＳトランジスタのゲートには上記
実質的に相補的に変化する他方の入力信号が供給される
請求項１記載のレベルシフト回路。 - 【請求項４】 出力レベル設定回路は第２の電位点と
各インバータ回路の出力点との間にそれぞれ接続された
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジ
スタとの直列回路からなり、各直列回路中の第１のＰＭ
ＯＳトランジスタのゲートには上記実質的に相補的に変
化する一方の入力信号が供給され、各直列回路中の第２
のＰＭＯＳトランジスタのゲートには上記実質的に相補
的に変化する他方の入力信号が供給され、出力レベル設
定回路と第２の電位の電源との間あるいは第２の電位の
電源のいずれか一方に各インバータ回路の出力点から第
２の電位の電源に向けて電流が逆流するのを阻止する手
段が設けられている請求項１記載のレベルシフト回路。 - 【請求項５】 入力信号回路はその入力に供給される
ＬレベルとＨレベルとの間で切り換わる入力信号ＳＩＮ
に応答して、接地電位と第２の電位との間で実質的に相
補的に変化するが、上記入力信号ＳＩＮのレベル変化時
に共に短時間接地電位になる１対の入力信号Ｓａ 、Ｓ
ｂ を生成するものである請求項１、２、３または４記
載のレベルシフト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115907A JPH04343520A (ja) | 1991-05-21 | 1991-05-21 | レベルシフト回路 |
| US07/875,978 US5272389A (en) | 1991-05-21 | 1992-04-29 | Level shifter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115907A JPH04343520A (ja) | 1991-05-21 | 1991-05-21 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343520A true JPH04343520A (ja) | 1992-11-30 |
Family
ID=14674162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115907A Pending JPH04343520A (ja) | 1991-05-21 | 1991-05-21 | レベルシフト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5272389A (ja) |
| JP (1) | JPH04343520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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