JPS61294931A - 半導体装置およびデ−タ伝送路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多入力が入力され該多入力が一致した時の
み該入力論理レベルを出力する、一致素子と呼ばれる半
導体装置および該装置をその転送制御パルスの伝搬に用
いる非同期自走式のデータ伝送路に関するものである。

〔従来の技術〕

一般に一致素子（Ｃｏｉｎｃｉｄｅｎｃｅ　Ｅｌｅｍｅ
ｎｔ　　；以下Ｃ素子と称す）とは２人力Ｘ、　Ｙに対
しＣ１τを出力する論理回路であり、下記に示す論理値
表に従って動作する。即ちその一致出力Ｃは２人力Ｘ。

Ｙが一致したときはその入力レベルと同レベルとなり、
また２人力Ｘ、Ｙが相異なるときは前の状態を保持（Ｈ
ＯＬＤ）するものである。

論理値表 上記のようなＣ素子は例えば非同期自走式シフトレジス
タの転送制御パルスの伝搬に使用される。

ここで、非同期自走式のシフトレジスタとは、データの
ブツシュインとポツプアウトとを独立的かつ同時的に行
なうことができ、さらにブツシュインされたデータが次
段のレジスタが空いていることを条件としてシフトクロ
ックを用いずに自動的に出力方向ヘシフトされていくよ
うなシフトレジスタをいう。このような非同期自走式シ
フトレジスタは、データのバッファ機能を有し、非同期
システ広間の接続に用いることができるものである。

以下に、第７図を用いて非同期自走式シフトレジスタか
らなるデータ伝送路の構成および動作について説明する
。

非同期自走式シフトレジスタの各段は、並列データバッ
ファと制御信号により並列データバッファの開閉を制御
する転送制御回路とから構成されており、該転送制御回
路として上記のようなＣ素子が使用されている。

ここでＣ素子のＣ出力（制御信号）が１のとき、このＣ
素子に対応する並列データバッファのゲートが開き、前
段のデータを伝搬し、有効なデータを保持しているもの
とする。また逆に、Ｃ素子のＣ出力がＯのとき、このＣ
素子に対応する並列データバッファのゲートは開かず、
前段のデータを伝搬せず、有効なデータを保持していな
いものとする。すなわち、Ｃ出力が１であるＣ素子に対
応している並列データバッファのみ有効なデータを保持
してお灯、Ｃ出力が０のＣ素子に対応する並列データバ
ッファはたとえデータを保持していても、それは無意味
なデータである。第７図の回路では、Ｃ素子のＣ出力は
次段のＣ素子のＸ入力となり、で出力は前段のＣ素子の
Ｙ入力となるように接続されている。

今、初期状態において、全Ｃ素子３０１〜３０５のＣ出
力をＯとし、で出力を１とする。このとき、左側の入力
端からＣ素子３０１のＸ入力に１を入力すると同時に並
列データバッファ３１１の入力端にデータを与えると、
最初のＣ素子３０１は２人力とも１となるので、Ｃ出力
が１に反転し、並列データバッファ３１１の入力端に与
えられたデータを伝搬する。同様に、２段目以降のＣ素
子も前段のＣ素子の出力１を受けてＣ出力を１に反転さ
せ、で出力をＯに反転させると同時に、対応する段の並
列データバッファのゲートを開いて前段の保持している
データを伝搬する。次に、左側の入力端からＣ素子３０
１のＸ入力にＯを入力すると、各Ｃ素子３０１〜３０５
のＹ入力は０になっているので、左端から順にＣ素子の
Ｃ出力が０になり、で出力は１になる。

上述のごとく、シフトレジスタ左端のＣ素子３０１のＸ
入力にパルス信号を与え、このパルス信号が１の間、左
端の並列データバッファ３１１にデータを入力すると、
シフトレジスタにデータがブツシュインされる。Ｃ素子
３０１のＸ入力に入力された信号１は、入力されたデー
タとともに第７図中の左から右に伝搬してい（。また、
Ｃ素子３０１のＸ入力に入力された信号レベルを１から
０に変化させると、信号レベルＯが左から右に伝搬して
いく。しかし、右端のＣ素子３０５のＸ出力の初期値が
Ｏであれば、前段のＣ出力が１になったことによってＸ
入力が１に変化しても、Ｃ出力は０のままである。この
とき、前段のＣ素子３０４のＹ入力は１であるので、さ
らに前段のＣ素子３０３からＣ出力が伝搬されてきても
、Ｃ素子３０４の出力は１のままであり変化しない。従
って、Ｃ素子のＣ出力信号レベルの０が１を追い越した
り、１を消滅させたりすることはない。

このように、右端のＣ素子３０５のＹ入力をＯに保持し
たまま、左端からブツシュイン動作を行なうことにより
、右端のＣ素子３０５のＣ出力から左に向かって、０．
１．Ｏ，ｌ、・・・となる。また、このとき右端のＣ素
子３０５のＹ入力を１に変化させると、右端のＣ素子３
０５の２人力が１となるために、右端のＣ素子３０５の
Ｃ出力が１に変化し、右端から順番にＣ素子のＣ出力は
、１゜０．１，０，１．・・・となり、並列データバッ
ファ３１５の出力端子には、左端からブツシュインされ
た第１語口のデータが出力される。このようにして、右
端のＣ素子３０５のＹ入力にパルス信号を与えることに
より、左端の並列データバッファ３１１からブツシュイ
ンされたデータをポツプアウトすることができる。

なお、上記説明では簡単のためにブツシュイン動作と、
ポツプアウト動作とに分けて動作説明を行なったが、実
際にはブツシュイン動作とポンプアウト動作とを同時に
行なうことができるので、この非同期自走式のシフトレ
ジスタは非同期ＦＩＦＯメそりと同様のデータバッファ
機能を有し、ブツシュインは左端のＣ素子３０１のＸ入
力、ポンプアウトは右端のＣ素子３０５のＹ入力にパル
ス信号を与えることによって可能となる。

従来、上記のようなデータ伝送路の転送制御回路に主と
して用いられるＣ素子としては、例えば昭和４２年１１
月号の電子通信学会雑誌８４〜９１ｐに掲載された「非
同期遅延線によるエラスティック記憶装置」に書かれて
いる様に論理ゲートで構成されたものが一般的であった
。

第８図は上記「非同期遅延線によるエラスティック記憶
装置」の図５の１段分と等価なＣ素子の構成を示し、図
において、５０１〜５０３は２人力ＡＮＤゲート、５０
４は３人力ＯＲゲート、５０５はインバータである。

次に動作について説明する。

入力Ｘ、Ｙが共に１のときＡＮＤゲート５０２出力が１
になりこれによりＯＲゲート５０４出力が１となって出
力Ｃ２τにそれぞれ１，０が出力される。また人力Ｘ、
Ｙが共に０のときＡＮＤゲート５０１〜５０３出力がす
べてＯとなりＯＲゲート５０４出力がＯとなって出力Ｃ
１τにそれぞれ０．１が出力される。更に入力Ｘ、Ｙに
それぞれ１，０が入力された場合、該信号Ｘ、Ｙが入力
される前の出力Ｃの状態をＡ（１あるいはＯ）とすると
上記１．０の入力によりＡＮＤゲート５０２出力、５０
３出力はともに０、ＡＮＤゲート５０１出力のみＡとな
りＯＲゲート５０４出力もＡとなってＣ２で出力はそれ
ぞれＡ、Ａとなり、従。

ってＣ，Ｃ出力はそれぞれ前の状態を保持することが分
かる。なお入力Ｘ、Ｙがそれぞれ０．１のときも上記１
．０の場合と同様に動作する。

〔発明が解決しようとする問題点〕

従来のＣ素子は以上のように構成されており。

消費電力を低減するためにＣＭＯ３論理ゲートにより構
成した場合、ゲート段数が多く伝搬遅延が大きいという
問題点があった。

また上記のようなＣ素子を転送制御回路に用いたデータ
伝送路では、装置の回路規模が大きく、データ伝送速度
が遅いという問題があった。

この発明は上記のような従来のものの問題点を解消する
ためになされたもので、ＣＭＯＳ化にょる低消費電力化
と同時に回路規模の縮小および伝搬遅延の減少が可能な
半導体装置およびデータ伝送路を得ることを目的として
いる。

〔問題点を解消するための手段〕

本件出願の第１の発明に係る半導体装置は、第１、第２
電源の間に多入力の各々が入力される第１、第２導電型
のＭＯＳトランジスタを直列接続し、第１導電型の最下
段のＭＯＳトランジスタと第２導電型の最上段のＭＯＳ
トランジスタとの接続点である中間出力をＣＭＯＳイン
バータで反転して一致出力を得るようにしたものである
。

また、本件出願の第２の発明に係るデータ伝送路は上記
のように構成された一致素子をその転送制御回路として
用いるようにしたものである。

〔作用〕

この発明の第１の発明においては、直列接続体の多入力
がすべて一致したときのみ第１または第２導電型のＭＯ
Ｓトランジスタのいずれか一方がすべて導通する直列接
続体を設け、その出力をＣＭＯＳインバータで反転する
ようにしたので、小さい回路規模の０ＭＯ３構成で一致
素子として機能するものが得られる。

またこの発明の第２の発明においては、上記のように構
成された一致素子を転送制御回路として用いるから、装
置全体の回路規模が小さく、また転送制御パルスの伝搬
遅延が小さいため、データが高速で伝送される。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本件出願の第１の発明の一実施例による半導体
装置を示し、図において、４００は電源（第１電源）Ｖ
ｃｃとアース（第２電源）間に接続された直列接続体で
あり、これは各２個のＰチャネル（第１導電型）ＭＯＳ
）ランジスク４０１゜４０２およびＮチャネル（第２導
電型）ＭＯＳトランジスタ４０３，４０４により構成さ
れている。

また４１４は上記ＭＯ３トランジスタ４０２，４０３の
接続点であるノードＦからの中間出力でを□反転して一
致出力Ｃを得るＣＭＯＳインバータであり、該ＣＭＯＳ
インバータ４１４において、４１５はＰチャネルＭＯ３
トランジスタ、４１６はＮチャネルＭＯＳトランジスタ
である。

次に動作について説明する。

今Ｘ、Ｙ入力が共にＯのときはトランジスタ４０１．４
０２はオン、トランジスタ４０３，４０４はオフされて
ノードＦは１となり、で出力は１゜Ｃ出力はＯとなる。

またＸ、　Ｙ入力が共に１のときはトランジスタ４０３
，４０４はオン、トランジスタ４０１，４０２はオフさ
れてノードＦはＯとなり、で出力はｏ、Ｃ出力は１とな
る。またＸ。

Ｙ入力が０．１のときはトランジスタ４０１，４０３が
オン、トランジスタ４０２，４０４がオフされてノード
Ｆはフローティング状態となる。従ってこのときＸ、　
Ｙ入力が０，１になる前の状態を保持することができる
。またＸ、Ｙ入力が１゜０のときはトランジスタ４０２
．４０４がオン、トランジスタ４０１，４０３がオフさ
れてＸ、　Ｙ入力が０，１の場合と同様にノードＦがフ
ローティング状態になり、前の状態を保持することがで
きる。

このように本実施例ではＣＭＯ３の特性を活かしてトラ
ンジスタ６石でＣ素子として機能するよう回路を構成し
たので、従来のようにＣ素子の論理をそのまま標準的な
ＣＭＯＳゲートで構成した場合に比しゲート段数が非常
に小さく、伝搬遅延の小さいものを提供することができ
る。

第２図は本件出願の第２の発明の一実施例によるデータ
伝送路を示し、図において、第１図と同一符号は同一の
ものを示す。４２０ａ〜４２０ｃはそれぞれ並列データ
バッファ（データ記憶手段）３１１を構成する１ピント
分のラッチであり、該ラッチ４２０ａ〜４２０ｃにおい
て、４０５〜４０７はｎチャネルＭＯ３）ランジスク、
４０８〜４１３はインバータである。

次に作用効果について説明する。本実施例では第２図に
示すように、第１図のように構成されたＣ素子をデータ
伝送路の転送制御回路として用いるようにしたものであ
り、こうすることによりデータ伝送路の消費電力の低減
と回路規模の縮小とを同時に達成でき°１．しかも転送
制御パルスの伝搬遅延が小さいためにデータを高速に非
同期伝送することができる。

ムお第１図の実施例では２人力のＣ素子について示した
が、第３図の４１７，４１８のように直列接続体４００
を構成するＰ、ＮチャネルＭＯＳトランジスタを同数ず
つ増やすことにより３人力以上のＣ素子も容易に構成で
き、上記実施例と同様の効果を奏する。このような多入
力のＣ素子は例えば第４図に示すように応用することが
できる。

第４図は２つのデータ伝送路の合流部を示し、図中の上
方のデータ伝送路と下方のデータ伝送路にデータが到着
し、合流後の２段目の並列データバッファ３３６が空き
の時、Ｃ素子３２５の３人力ｘ、ｙ、ｚがすべて１とな
って線路上にあった各４ピントのデータがマージされて
８ビツトのデータとなるものである。なお図中３３１〜
３３４−は４ビット並列データバッファ、３３５，３３
６は８ビット並列データバッファ、３２丁〜３２４゜３
２６は２人力Ｃ素子である。

また第２図の実施例では各ラッチを２つのインバークと
１つのＭＯＳトランジスタを用いて構成したが、このＭ
ＯＳトランジスタの代わりに両チャネルトランスファゲ
ートを用いてもよく、上記実施例と同様の効果を奏する
。

また第２図の実施例では並列データバッファを構成する
ラッチがストレイキャパシタＣ８だけでデータを保持す
るダイナミックラッチの場合を示したが、第５図に示す
ようなエツジトリガタイプのラッチ４３０、あるいは第
６図に示すようなトランスペアレントラッチ４４０を用
いるようにしてもよく、上記実施例と同様の効果を奏す
る。なお、第５図中、４２５〜４２９はインバータ、４
２１〜４２４はｎチャネルＭＯ３トランジスタであり、
該ＭＯ３トランジスタの代わりに両チャネルトランスフ
ァゲートを用いてもよい。また第６図中４４５，４４６
はインバータ、４３５，４３６は両チャネルトランスフ
ァゲートであり、４３１．４３３及び４３２．４３４は
両チャネルトランスファゲート４３５及び４３６を構成
するＰおよびＮチャネルＭＯ３トランジスタである。

〔発明の効果〕

以上のように、本発明の第１の発明に係る半導体装置に
よれば、第１および第２電源間に多入力が入力される第
１および第２導電型のＭＯＳトランジスタを直列接続し
第１導電型の最下段のＭＯＳトランジスタと第２導電型
の最上段のＭＯＳトランジスタの接続点電位をＣＭＯＳ
インバータで反転して一致出力を得るようにしたので、
ＣＭＯ８化による低消費電力化と同時に回路規模の縮小
。

伝搬遅延時間の縮小が可能となる効果がある。

また、この発明の第２の発明に係るデータ伝送路によれ
ば、上記のように構成された一致素子を転送制御回路と
して用いるようにしたので、装置全体の消費電力及び回
路規模が小さく、また転送制御パルスの伝搬遅延時間が
小さいためにデータを高速で転送することが可能となる
効果がある。

【図面の簡単な説明】

第１図は本件出願の第１の発明の一実施例による半導体
装置の回路図、第２図は本件出願の第２の発明の一実施
例によるデータ伝送路の回路図、第３図は第１図の他の
実施例を永す回路図、第４図は第３図の回路の応用例を
示す図、第５図および第６図は第２図の並列データバッ
ファのラッチの他の例を示す図、第７図はデータ伝送路
を示す図、第８図は従来のＣ素子の回路図である。 図において、４００は直列接続体、４０１，４０２．４
１７はＰチャネルＭＯ３トランジスタ、４０３．４０４
，４１８はＮチャネルＭＯ３トランジスタ、４１４はＣ
ＭＯＳインバータ、４１５はＰチャネルＭＯ３トランジ
スタ、４１６はＮチャネルＭＯＳトランジスタ、３１１
〜３１５は並列データバッファ（データ記憶手段）、３
０１〜３０５はＣ素子、４２０，４３０，４４０はラッ
チ、４０５〜４０７．４２１〜４２４，４３２゜４３４
はチャネルＭＯ３トランジスタ、４３１゜４３３はＰチ
ャネルＭＯ３トランジスタ、４０８〜４１３．４２５〜
４２９．４４５，４４６はＣＭＯＳインバータ、Ｆはノ
ード（中間出力）である。

Claims (2)

【特許請求の範囲】
1. （１）多入力が入力され該多入力が一致したときその入
   力レベルを出力する半導体装置において、第１電源と第
   ２電源との間に接続されその各々に上記多入力の各々が
   入力されるそれぞれ上記多入力数分の第１、第２導電型
   のＭＯＳトランジスタの直列接続体と、該第１導電型の
   最下段のＭＯＳトランジスタと第２導電型の最上段のＭ
   ＯＳトランジスタとの接続点である中間出力を反転し一
   致出力を出力するＣＭＯＳインバータとを備えたことを
   特徴とする半導体装置。
2. （２）複数のデータ記憶手段及び隣接段の転送制御回路
   からの制御信号に応じて自段のデータ記憶手段を制御す
   る各段の転送制御回路からなるシフトレジスタからなる
   データ伝送路において、上記転送制御回路として、第１
   電源と第２電源との間に接続されその各々に上記多入力
   の各々が入力されるそれぞれ上記多入力数分の第１、第
   ２導電型のＭＯＳトランジスタの直列接続体と、該第１
   導電型の最下段のＭＯＳトランジスタと第２導電型の最
   上段のＭＯＳトランジスタとの接続点である中間出力を
   反転し一致出力を出力するＣＭＯＳインバータとからな
   る一致素子を用いたことを特徴とするデータ伝送路。