JPS61294932A - 半導体装置およびデ−タ伝送路 - Google Patents
半導体装置およびデ−タ伝送路Info
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- JPS61294932A JPS61294932A JP13660485A JP13660485A JPS61294932A JP S61294932 A JPS61294932 A JP S61294932A JP 13660485 A JP13660485 A JP 13660485A JP 13660485 A JP13660485 A JP 13660485A JP S61294932 A JPS61294932 A JP S61294932A
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- cmos inverter
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多入力が入力され該多入力が一致した時の
み該入力論理レベルを出力する、一致素子と呼ばれる半
導体装置及び該装置をその転送制御パルスの伝搬に用い
る非同期自走式のデータ伝送路に関するものである。
み該入力論理レベルを出力する、一致素子と呼ばれる半
導体装置及び該装置をその転送制御パルスの伝搬に用い
る非同期自走式のデータ伝送路に関するものである。
一般に一致素子（Ｃｏｉｎｃｉｄｅｎｃｅ Ｅｌｅｍｅ
ｎｔ； 以下Ｃ素子と称す）とは２入力Ｘ、Ｙに対し
Ｃ２でを出力する論理回路であり、下記に示す論理値表
に従って動作する。即ちその一致、出力Ｃは２入力Ｘ。
ｎｔ； 以下Ｃ素子と称す）とは２入力Ｘ、Ｙに対し
Ｃ２でを出力する論理回路であり、下記に示す論理値表
に従って動作する。即ちその一致、出力Ｃは２入力Ｘ。
Ｙが一致したときその入力レベルと同レベルとなり、ま
た２入力Ｘ、Ｙが相異なるときは前の状態を保持するも
のである。
た２入力Ｘ、Ｙが相異なるときは前の状態を保持するも
のである。
論理値表
上記のようなＣ素子は例えば非同期自走式シフトレジス
タの転送制御パルスの伝搬に使用される。
タの転送制御パルスの伝搬に使用される。
ここで、非同期自走式のシフトレジスタとは、データの
ブツシュインとポツプアウトとを独立的かつ同時的に行
なうことができ、さらにブツシュインされたデ°−夕が
次段のレジスタが空いていることを条件としてシフトク
ロックを用いずに自動的に出力方向ヘシフトされていく
ようなシフトレジスタをいう。このような非同期自走式
シフトレジスタは、データのバッファ機能を有し、非同
期システム間の接続に用いることができるものである。
ブツシュインとポツプアウトとを独立的かつ同時的に行
なうことができ、さらにブツシュインされたデ°−夕が
次段のレジスタが空いていることを条件としてシフトク
ロックを用いずに自動的に出力方向ヘシフトされていく
ようなシフトレジスタをいう。このような非同期自走式
シフトレジスタは、データのバッファ機能を有し、非同
期システム間の接続に用いることができるものである。
以下に、第７図を用いて非同期自走式シフトレジスタか
らなるデータ伝送路の構成及び動作について説明する。
らなるデータ伝送路の構成及び動作について説明する。
非同期自走式シフトレジスタの各段は、並列データバッ
ファと、制御信号によりこの並列データバッファの開閉
を制御する転送制御回路とから構成されており、該転送
制御回路として上記のようなＣ素子が使用されている。
ファと、制御信号によりこの並列データバッファの開閉
を制御する転送制御回路とから構成されており、該転送
制御回路として上記のようなＣ素子が使用されている。
ここでＣ素子のＣ出力（制御信号）が１のとき、このＣ
素子に対応する並列データバッファのゲートが開き、前
段のデータを伝搬し、有効なデータを保持しているもの
とする。また逆に、Ｃ素子のＣ出力が０のとき、このＣ
素子に対応する並列データバッファのゲートは開かず、
前段のデータを伝搬せず、有効なデータを保持していな
いものとする。即ち、Ｃ出力が１であるＣ素子に対応し
ている並列データバッファのみ有効なデータを保持して
おり、Ｃ出力がＯのＣ素子に対応する並列データバッフ
ァはたとえデータを保持していてもそれは無意味なデー
タである。第７図の回路では、Ｃ素子のＣ出力は次段の
Ｃ素子のＸ入力となり、で出力は前段のＣ素子のＸ入力
となるように接続されている。
素子に対応する並列データバッファのゲートが開き、前
段のデータを伝搬し、有効なデータを保持しているもの
とする。また逆に、Ｃ素子のＣ出力が０のとき、このＣ
素子に対応する並列データバッファのゲートは開かず、
前段のデータを伝搬せず、有効なデータを保持していな
いものとする。即ち、Ｃ出力が１であるＣ素子に対応し
ている並列データバッファのみ有効なデータを保持して
おり、Ｃ出力がＯのＣ素子に対応する並列データバッフ
ァはたとえデータを保持していてもそれは無意味なデー
タである。第７図の回路では、Ｃ素子のＣ出力は次段の
Ｃ素子のＸ入力となり、で出力は前段のＣ素子のＸ入力
となるように接続されている。
今、初期状態において、全Ｃ素子３０１〜３０５のＣ出
力をＯとし、で出力を１とする。このとき、左側の入力
端からＣ素子３０１のＸ入力に１を入力すると同時に並
列データバッファ３１１の入力端にデータを与えると、
最初のＣ素子３０１は２入力とも１となるので、Ｃ出力
が１に反転し、並列データバッファ３１１の入力端に与
えられたデータを伝搬する。同様に、２段目以降のＣ素
子も前段のＣ素子の出力１を受けてＣ出力を１に反転さ
せ、Ｃ出力を０に反転させると同時に、対応する段の並
列データバッファのゲートを開いて前段の保持している
データを伝搬する。次に、左側の入力端からＣ素子３０
１のＸ入力にＯを入力すると、各Ｃ素子３０１〜３０５
のＸ入力はＯになっているので、左端から順にＣ素子の
Ｃ出力がＯになり、で出力は１になる。
力をＯとし、で出力を１とする。このとき、左側の入力
端からＣ素子３０１のＸ入力に１を入力すると同時に並
列データバッファ３１１の入力端にデータを与えると、
最初のＣ素子３０１は２入力とも１となるので、Ｃ出力
が１に反転し、並列データバッファ３１１の入力端に与
えられたデータを伝搬する。同様に、２段目以降のＣ素
子も前段のＣ素子の出力１を受けてＣ出力を１に反転さ
せ、Ｃ出力を０に反転させると同時に、対応する段の並
列データバッファのゲートを開いて前段の保持している
データを伝搬する。次に、左側の入力端からＣ素子３０
１のＸ入力にＯを入力すると、各Ｃ素子３０１〜３０５
のＸ入力はＯになっているので、左端から順にＣ素子の
Ｃ出力がＯになり、で出力は１になる。
上述のごとく、シフトレジスタ左端のＣ素子３０１のＸ
入力にパルス信号を与え、このパルス信号が１の間、左
端の並列データバッファ３１１にデータを入力すると、
シフトレジスタにデータがブツシュインされる。Ｃ素子
３０１のＸ入力に入力された信号レベル１は、入力され
たデータはと−もに第７図中の左から右に伝搬していく
、また、Ｃ素子３０１のＸ入力に入力された信号レベル
を１から０に変化させると、信号レベル０が左から右に
伝搬していく。しかし、右端のＣ素子３０５のＹ入力が
Ｏのとき、このＣ素子３０５のＣ出力の初期値がＯであ
れば、前段のＣ出力が１になったことによってＸ入力が
１に変化しても、Ｃ出力はＯのままである。このとき、
前段のＣ素子３０４のＹ入力は１であるので、さらに前
段のＣ素子３０３からＣ出力Ｏが伝搬されてきても、Ｃ
素子３０４の出力は１のままであり変化しない。従って
、Ｃ素子のＣ出力信号レベルのＯが１を追い越したり、
１を消滅させたりすることはない。このように、右端の
Ｃ素子３０５のＹ入力を０に保持したまま、左端からブ
ツシュイン動作を行なうことにより、右端のＣ素子３０
５のＣ出力から左に向かって、０，１，０．１．・・・
となる。また、このとき右端のＣ素子３０５のＹ入力を
１に変化させると、右端のＣ素子３０５の２入力が１と
なるために、右端のＣ素子３０５のＣ出力が１に変化し
、右端から順番にＣ素子のＣ出力は、１．０゜１．０，
１，０，１．・・・となり、並列データバッファ３１５
の出力端子には、左側からブツシュインされた第１番目
のデータが出力される。このようにして、右側のＣ素子
３０５のＹ入力にパルス信号を与えることにより、左端
の並列データバッファ３１１からブツシュインされたデ
ータをポンプアウトすることができる。
入力にパルス信号を与え、このパルス信号が１の間、左
端の並列データバッファ３１１にデータを入力すると、
シフトレジスタにデータがブツシュインされる。Ｃ素子
３０１のＸ入力に入力された信号レベル１は、入力され
たデータはと−もに第７図中の左から右に伝搬していく
、また、Ｃ素子３０１のＸ入力に入力された信号レベル
を１から０に変化させると、信号レベル０が左から右に
伝搬していく。しかし、右端のＣ素子３０５のＹ入力が
Ｏのとき、このＣ素子３０５のＣ出力の初期値がＯであ
れば、前段のＣ出力が１になったことによってＸ入力が
１に変化しても、Ｃ出力はＯのままである。このとき、
前段のＣ素子３０４のＹ入力は１であるので、さらに前
段のＣ素子３０３からＣ出力Ｏが伝搬されてきても、Ｃ
素子３０４の出力は１のままであり変化しない。従って
、Ｃ素子のＣ出力信号レベルのＯが１を追い越したり、
１を消滅させたりすることはない。このように、右端の
Ｃ素子３０５のＹ入力を０に保持したまま、左端からブ
ツシュイン動作を行なうことにより、右端のＣ素子３０
５のＣ出力から左に向かって、０，１，０．１．・・・
となる。また、このとき右端のＣ素子３０５のＹ入力を
１に変化させると、右端のＣ素子３０５の２入力が１と
なるために、右端のＣ素子３０５のＣ出力が１に変化し
、右端から順番にＣ素子のＣ出力は、１．０゜１．０，
１，０，１．・・・となり、並列データバッファ３１５
の出力端子には、左側からブツシュインされた第１番目
のデータが出力される。このようにして、右側のＣ素子
３０５のＹ入力にパルス信号を与えることにより、左端
の並列データバッファ３１１からブツシュインされたデ
ータをポンプアウトすることができる。
なお、上記説明では簡単のためにブツシュイン動作とポ
ツプアウト動作に分けて動作説明を行なったが、実際に
はブツシュイン動作とポツプアウト動作とを同時に行な
うことができるので、この非同期自走式のシフトレジス
タは非同期ＦＩＦＯメモリと同様のデータバッファ機能
を有し、ブツシュインは右側のＣ素子３０５のＹ入力に
パルス信号を与えることによって可能となる。
ツプアウト動作に分けて動作説明を行なったが、実際に
はブツシュイン動作とポツプアウト動作とを同時に行な
うことができるので、この非同期自走式のシフトレジス
タは非同期ＦＩＦＯメモリと同様のデータバッファ機能
を有し、ブツシュインは右側のＣ素子３０５のＹ入力に
パルス信号を与えることによって可能となる。
ここで上記のようなデータ伝送路の転送制御回路に主と
して用いられるＣ素子を低消費電力化するために標準Ｃ
ＭＯＳゲートを用いて構成した場合、回路規模が増大し
た伝搬遅延が大きくなるが、ＣＭＯ３化を図るうえでの
かかる問題点を解消したものが本件出願人により既に開
発されている。
して用いられるＣ素子を低消費電力化するために標準Ｃ
ＭＯＳゲートを用いて構成した場合、回路規模が増大し
た伝搬遅延が大きくなるが、ＣＭＯ３化を図るうえでの
かかる問題点を解消したものが本件出願人により既に開
発されている。
第８図は本件出願人により既に開発されたＣ素子を示し
、図において、３０１，３０２はＣ素子であり、該Ｃ素
子において、４００は電源（第１電源）Ｖｈｃとアース
（第２電源）間に接続された直列接続体であり、これは
各２個のＰチャネル（第１導電型）ＭＯＳトランジスタ
４０１，４０２及びＮチャネル（第２導電型）ＭＯＳト
ランジスタ４０３，４０４により構成されている。また
４１４は上記ＭｏＳトランジスタ４０２．４０３の接続
点である中間出力Ｃを反転して一致出力Ｃを得るＣＭＯ
Ｓインバータであり、該ＣＭＯＳバータ４１４において
４１５はＰチャネルＭＯ５トランジスタ、４１６はＮチ
ャネルＭＯ３トランジスタである。なお３１１，３１２
は並列データバッファである。
、図において、３０１，３０２はＣ素子であり、該Ｃ素
子において、４００は電源（第１電源）Ｖｈｃとアース
（第２電源）間に接続された直列接続体であり、これは
各２個のＰチャネル（第１導電型）ＭＯＳトランジスタ
４０１，４０２及びＮチャネル（第２導電型）ＭＯＳト
ランジスタ４０３，４０４により構成されている。また
４１４は上記ＭｏＳトランジスタ４０２．４０３の接続
点である中間出力Ｃを反転して一致出力Ｃを得るＣＭＯ
Ｓインバータであり、該ＣＭＯＳバータ４１４において
４１５はＰチャネルＭＯ５トランジスタ、４１６はＮチ
ャネルＭＯ３トランジスタである。なお３１１，３１２
は並列データバッファである。
次に動作について説明する。
今Ｘ、Ｙ入力が共にＯのときトランジスタ４０１．４０
２はオン、トランジスタ４０３，４０４はオフされてノ
ードＦは１となり、Ｃ出力は１゜で出力はＯとなる。ま
たＸ、 Ｙ入力が共に１のときはトランジスタ４０３．
４０４はオン、トランジスタ４０１．４０２はオフされ
てノードＦは０となり、Ｃ出力はＯ９で出力は１となる
。またＸ。
２はオン、トランジスタ４０３，４０４はオフされてノ
ードＦは１となり、Ｃ出力は１゜で出力はＯとなる。ま
たＸ、 Ｙ入力が共に１のときはトランジスタ４０３．
４０４はオン、トランジスタ４０１．４０２はオフされ
てノードＦは０となり、Ｃ出力はＯ９で出力は１となる
。またＸ。
Ｙ入力が０．１のときはトランジスタ４０１，４０３が
オフされ４０２，４０４がオンされてノードＦはフロー
ティング状態となり、Ｘ、Ｙ入力が０．１になる前の状
態を保持することができる。
オフされ４０２，４０４がオンされてノードＦはフロー
ティング状態となり、Ｘ、Ｙ入力が０．１になる前の状
態を保持することができる。
またＸ、 Ｙが１．０のときはトランジスタ４０２゜４
０４がオフ、トランジスタ４０１，４０３がオンされて
上記と同様にノードＦがフローティング状態により、前
の状態を保持することができる。
０４がオフ、トランジスタ４０１，４０３がオンされて
上記と同様にノードＦがフローティング状態により、前
の状態を保持することができる。
このようにＣＭＯ３の特性を活かしてトランジスタ６石
でＣ素子として機能するよう回路を構成したので、Ｃ素
子の論理をそのまま標準的なＣＭＯＳゲートで構成した
場合に比し素子及びゲート段数が非常に小さく、伝搬遅
延の小さいものを得ることができる。
でＣ素子として機能するよう回路を構成したので、Ｃ素
子の論理をそのまま標準的なＣＭＯＳゲートで構成した
場合に比し素子及びゲート段数が非常に小さく、伝搬遅
延の小さいものを得ることができる。
しかるに上記のようなＣ素子では２入力が相異なるとき
の中間出力が浮遊容量のみに依っているために、ノイズ
に弱く、出力レベルが時間とともに劣化するという問題
があった。またＣ素子の２入力が一致している時間が短
い時には中間出力のレベル出力が完全に１またはＯに確
定する前に中間出力がフローティング状態になるので、
そのレベル出力が１，０の中間的な値となってしまい、
ＣＭＯＳインバータに過渡電流が流れてしまうという問
題もあった。
の中間出力が浮遊容量のみに依っているために、ノイズ
に弱く、出力レベルが時間とともに劣化するという問題
があった。またＣ素子の２入力が一致している時間が短
い時には中間出力のレベル出力が完全に１またはＯに確
定する前に中間出力がフローティング状態になるので、
そのレベル出力が１，０の中間的な値となってしまい、
ＣＭＯＳインバータに過渡電流が流れてしまうという問
題もあった。
また上記のようなＣ素子を転送制御回路に用いたデータ
伝送路では転送制御パルスがノイズにより変化するため
に複数段にわたって並列データバッファにデータが占有
されている時には１段分のデータが消失してしまう等の
不具合があった。また過渡電流のために消費電力が大き
いという問題もあった。
伝送路では転送制御パルスがノイズにより変化するため
に複数段にわたって並列データバッファにデータが占有
されている時には１段分のデータが消失してしまう等の
不具合があった。また過渡電流のために消費電力が大き
いという問題もあった。
この発明の第１の発明は、上記のような従来のものの欠
点を除去するためになされたしので、耐ノイズが性能が
高く、しかもＣＭＯＳインバータに過渡電流の流れない
半導体装置を得ることを目的としている。
点を除去するためになされたしので、耐ノイズが性能が
高く、しかもＣＭＯＳインバータに過渡電流の流れない
半導体装置を得ることを目的としている。
またこの発明の第２の発明は転送制御回路の耐ノイズ性
能が高く、データを消失させることのないデータ伝送路
を得ることを目的としている。
能が高く、データを消失させることのないデータ伝送路
を得ることを目的としている。
本件出願の第１の発明に係る半導体装置は、第２のＣＭ
ＯＳインバータを設け、該第２のＣＭＯＳインバータに
より第１のＣＭＯＳインバータの一致出力を反転して直
列接続体の中間出力に帰還するようにしたものである。
ＯＳインバータを設け、該第２のＣＭＯＳインバータに
より第１のＣＭＯＳインバータの一致出力を反転して直
列接続体の中間出力に帰還するようにしたものである。
また、本件出願の第２の発明に係るデータ伝送路は以上
のように構成された一致素子をその転送制御回路として
用いるようにしたものである。
のように構成された一致素子をその転送制御回路として
用いるようにしたものである。
〔作用〕
この発明の第１の発明においては、第２のＣＭＯＳイン
バータが第１のＣＭＯＳインバータ出力を帰還し、２つ
のＣＭＯＳインバータがラッチとして機能するから、中
間出力が完全に０あるいはルベルとなり、ＣＭＯＳイン
バータに過渡電流が流れない。
バータが第１のＣＭＯＳインバータ出力を帰還し、２つ
のＣＭＯＳインバータがラッチとして機能するから、中
間出力が完全に０あるいはルベルとなり、ＣＭＯＳイン
バータに過渡電流が流れない。
また、この発明の第２の発明においては、上記のように
構成された一致素子が転送制御回路として使用されてい
るから、データが消失することなく転送され、またＣＭ
ＯＳインバータに過渡電流が流れないために装置の消費
電力が低減される。
構成された一致素子が転送制御回路として使用されてい
るから、データが消失することなく転送され、またＣＭ
ＯＳインバータに過渡電流が流れないために装置の消費
電力が低減される。
以下、この発明の一実施例を図について説明する。第１
図は本件出願の第１の発明の一実施例による半導体装置
を示し、図において、第８図と同一符号は同一のものを
示す。４１７はＣＭＯＳインバータ４１４出力（一致出
力）を反転しノードＦ（中間出力）に帰還する第２のＣ
ＭＯＳインバータである。なお本実施例では第２のＣＭ
ＯＳインバータ４１７は直列接続体４００よりも駆動能
力の小さいトランジスタ４１８，４１９により構成され
ている。
図は本件出願の第１の発明の一実施例による半導体装置
を示し、図において、第８図と同一符号は同一のものを
示す。４１７はＣＭＯＳインバータ４１４出力（一致出
力）を反転しノードＦ（中間出力）に帰還する第２のＣ
ＭＯＳインバータである。なお本実施例では第２のＣＭ
ＯＳインバータ４１７は直列接続体４００よりも駆動能
力の小さいトランジスタ４１８，４１９により構成され
ている。
次に動作について説明する。本実施例の基本的な動作は
従来のものと同様である。但し、本実施例では第１．第
２のＣＭＯＳインバータ４１４゜４１７によりラッチ構
造が構成されており、第１のＣＭＯＳインバータ４１４
のＣ出力を第２のＣＭＯＳインバータ４１７が反転して
ノードＦへ帰還するので、Ｃ出力としては完全な１′あ
るいは０を出力することができる。即ち、Ｃ素子の２入
力Ｘ、Ｙが相異なる時はノードＦがフローティング状態
となるが、本実施例ではＣ出力が例えば比較的１（また
はＯ）に近い値の時には第２のＣＭＯＳインバータ４１
７出力は比較的０（または１）に近い値となり、以後上
述のようなフィードバックによりＣ出力は完全に１ （
またはＯ）レベルまで上昇（または下降）するので、ノ
イズに強く、また出力レベルの劣化のないものが得られ
る。
従来のものと同様である。但し、本実施例では第１．第
２のＣＭＯＳインバータ４１４゜４１７によりラッチ構
造が構成されており、第１のＣＭＯＳインバータ４１４
のＣ出力を第２のＣＭＯＳインバータ４１７が反転して
ノードＦへ帰還するので、Ｃ出力としては完全な１′あ
るいは０を出力することができる。即ち、Ｃ素子の２入
力Ｘ、Ｙが相異なる時はノードＦがフローティング状態
となるが、本実施例ではＣ出力が例えば比較的１（また
はＯ）に近い値の時には第２のＣＭＯＳインバータ４１
７出力は比較的０（または１）に近い値となり、以後上
述のようなフィードバックによりＣ出力は完全に１ （
またはＯ）レベルまで上昇（または下降）するので、ノ
イズに強く、また出力レベルの劣化のないものが得られ
る。
またＣ素子の２入力Ｘ、Ｙが一致した時にはノードＦが
フルスイングするまでに該ノードＦよりで信号が出力さ
れるので、該ノードＦが１．０の中間的レベルとなりＣ
ＭＯＳインバータ４１４に過渡電流が流れるが、本実施
例では第２のＣＭＯＳインバータ４１７によりノードＦ
レベルが完全なＯあるいは１となるので、ＣＭＯＳイン
バータ４１７に過渡電流が流れることはなく、消費電力
を一層低減できる。
フルスイングするまでに該ノードＦよりで信号が出力さ
れるので、該ノードＦが１．０の中間的レベルとなりＣ
ＭＯＳインバータ４１４に過渡電流が流れるが、本実施
例では第２のＣＭＯＳインバータ４１７によりノードＦ
レベルが完全なＯあるいは１となるので、ＣＭＯＳイン
バータ４１７に過渡電流が流れることはなく、消費電力
を一層低減できる。
なお第２段目のＣＭＯＳインバータ４１７は駆動能力の
小さい、即ちゲート長が長いかあるいはチャネル幅の小
さいＭＯＳトランジスタ４１８゜４１９により構成され
ているが、これは直列接続体４００の出力とＣＭＯＳイ
ンバータ４１７の出力とが衝突するために、これらの駆
動能力が同等であると伝搬遅延が発生し、最悪の場合誤
動作する可能性があるからである。
小さい、即ちゲート長が長いかあるいはチャネル幅の小
さいＭＯＳトランジスタ４１８゜４１９により構成され
ているが、これは直列接続体４００の出力とＣＭＯＳイ
ンバータ４１７の出力とが衝突するために、これらの駆
動能力が同等であると伝搬遅延が発生し、最悪の場合誤
動作する可能性があるからである。
このように、本実施例では直列接続体より駆動能力の小
さいトランジスタにより構成された第２のＣＭＯＳイン
バータを設け、該第２のＣＭＯＳインバータにより第１
のＣＭＯＳインバータの一致出力を反転して直列接続体
の中間出力に帰還するようにしたので、浮遊容量のみに
より出力を保持する従来のものに比しはるかにノイズに
強く、またＣ素子の中間出力、ひいては一致出力が完全
に１あるいはＯとなり、このためＣＭＯＳインバータ４
１４に過渡電流が流れることがなくなるものである。
さいトランジスタにより構成された第２のＣＭＯＳイン
バータを設け、該第２のＣＭＯＳインバータにより第１
のＣＭＯＳインバータの一致出力を反転して直列接続体
の中間出力に帰還するようにしたので、浮遊容量のみに
より出力を保持する従来のものに比しはるかにノイズに
強く、またＣ素子の中間出力、ひいては一致出力が完全
に１あるいはＯとなり、このためＣＭＯＳインバータ４
１４に過渡電流が流れることがなくなるものである。
第２図は本件出願の第２の発明の一実施例によるデータ
伝送路を示し、図において、第１図と同一符号は同一の
ものを示す。４２０ａ〜４２０ｃはそれぞれ並列データ
バッファ （データラッチ）を構成する１ビツト分のラ
ッチ、４０５〜４０７はｎチャネルＭＯ３トランジスタ
、４０８〜４１３はインバータである。
伝送路を示し、図において、第１図と同一符号は同一の
ものを示す。４２０ａ〜４２０ｃはそれぞれ並列データ
バッファ （データラッチ）を構成する１ビツト分のラ
ッチ、４０５〜４０７はｎチャネルＭＯ３トランジスタ
、４０８〜４１３はインバータである。
次に作用効果について説明する。
本実施例では、上述のように構成された一致素子を転送
制御回路として用いたので、ノイズに強く、従って並列
データバッファのデータが消失するようなことはなく、
また転送制御回路のＣ，ＭＯＳインバータに過渡電流が
流れないので、消費電力を一層低減することが可能であ
る。
制御回路として用いたので、ノイズに強く、従って並列
データバッファのデータが消失するようなことはなく、
また転送制御回路のＣ，ＭＯＳインバータに過渡電流が
流れないので、消費電力を一層低減することが可能であ
る。
なお上記第１図の実施例では２入力のＣ素子について示
したが、第３図の４５１，４５２のように、直列接続体
４００を構成するＰ、ＮチャネルＭＯ３トランジスタを
同数ずつ増やすことにより、３入力以上のＣ素子も容易
に構成でき、上記実施例と同様の効果を奏する。このよ
うな多入力のＣ素子は例えば第４図に示すように応用す
ることができる。 − 第４図は２つのデータ伝送路の合流部を示し、図中の上
方のデータ伝送路と下方のデータ伝送路にデータが到着
し、合流後の２段目の並列データバッファ３３６が空き
の時、その１段前のＣ素子３２５の３入力ｘ、ｙ、ｚが
すべて１となって線路上にあった各４ビツトのデータが
マージされて８ビツトのデータとなるものである。なお
図中３３１〜３３４は４ビット並列データバッファ、３
３５．３３６は８ビット並列データバッファ、３２１〜
３２４，３２６は２入力Ｃ素子である。
したが、第３図の４５１，４５２のように、直列接続体
４００を構成するＰ、ＮチャネルＭＯ３トランジスタを
同数ずつ増やすことにより、３入力以上のＣ素子も容易
に構成でき、上記実施例と同様の効果を奏する。このよ
うな多入力のＣ素子は例えば第４図に示すように応用す
ることができる。 − 第４図は２つのデータ伝送路の合流部を示し、図中の上
方のデータ伝送路と下方のデータ伝送路にデータが到着
し、合流後の２段目の並列データバッファ３３６が空き
の時、その１段前のＣ素子３２５の３入力ｘ、ｙ、ｚが
すべて１となって線路上にあった各４ビツトのデータが
マージされて８ビツトのデータとなるものである。なお
図中３３１〜３３４は４ビット並列データバッファ、３
３５．３３６は８ビット並列データバッファ、３２１〜
３２４，３２６は２入力Ｃ素子である。
また第２図の実施例では各ラッチを２つのインバータと
１つのＭＯＳトランジスタを用いて構成したが、このＭ
ＯＳトランジスタの代わりに両チャネルトランスファゲ
ートを用いてもよく、上記実施例と同様の効果を奏する
。
１つのＭＯＳトランジスタを用いて構成したが、このＭ
ＯＳトランジスタの代わりに両チャネルトランスファゲ
ートを用いてもよく、上記実施例と同様の効果を奏する
。
また第２図の実施例では並列データバッファがストレイ
キャパシタＣ８だけでデータを保持するダイナミックラ
ンチの場合を示したが、第５図に示すようなエツジトリ
ガタイプのラッチ４３ｏ１あるいは第６図に示すような
トランスペアレントラッチ４４０を用いるようにしても
よく、上記実施例と同様の効果を奏する。なお第５図中
、４２５〜４２９はインバータ、４２１〜４２４はｎチ
ャネルＭＯ３トランジスタであり、該ＭＯ３トランジス
タの代わりに両チャネルトランスファゲートを用いても
よい、また第６図中４４５，４４６はイバータ、４３５
及び４３６はＰ、ＮチャネルＭＯ３トランジスタ４３１
．４３２及び４３３゜４３４からなる両チャネルトラン
スファゲートを示す。
キャパシタＣ８だけでデータを保持するダイナミックラ
ンチの場合を示したが、第５図に示すようなエツジトリ
ガタイプのラッチ４３ｏ１あるいは第６図に示すような
トランスペアレントラッチ４４０を用いるようにしても
よく、上記実施例と同様の効果を奏する。なお第５図中
、４２５〜４２９はインバータ、４２１〜４２４はｎチ
ャネルＭＯ３トランジスタであり、該ＭＯ３トランジス
タの代わりに両チャネルトランスファゲートを用いても
よい、また第６図中４４５，４４６はイバータ、４３５
及び４３６はＰ、ＮチャネルＭＯ３トランジスタ４３１
．４３２及び４３３゜４３４からなる両チャネルトラン
スファゲートを示す。
以上のように、本発明の第１の発明に係る半導体装置に
よれば、直列接続体後段の第１のＣＭＯＳインバータよ
り駆動能力の小さいトランジスタにより構成された第２
のＣＭＯＳインバータにより一致出力を反転して直列接
続体の中間出力に帰還するようにしたので、一致出力の
中間出力がラッチされ該中間出力が完全に０あるいは１
となり耐ノイズ性能が向上され、しかもＣＭＯＳインバ
ータの過渡電流をなくすることができる。
よれば、直列接続体後段の第１のＣＭＯＳインバータよ
り駆動能力の小さいトランジスタにより構成された第２
のＣＭＯＳインバータにより一致出力を反転して直列接
続体の中間出力に帰還するようにしたので、一致出力の
中間出力がラッチされ該中間出力が完全に０あるいは１
となり耐ノイズ性能が向上され、しかもＣＭＯＳインバ
ータの過渡電流をなくすることができる。
また本発明の第２の発明に係るデータ伝送路によれば、
以上のように構成された半導体装置をその転送制御回路
として用いるようにしたので、゛並列データバッファの
データの消失をなくすることができ、しかも消費電力を
一層低減できる効果がある。
以上のように構成された半導体装置をその転送制御回路
として用いるようにしたので、゛並列データバッファの
データの消失をなくすることができ、しかも消費電力を
一層低減できる効果がある。
第１図及び第２図は本件出願の第１．第２の発明の一実
施例による半導体装置及びデータ伝送路を示す図、第３
図は第１図の他の実施例を示す図、第４図は第３図の応
用例を示す図、第５図及び第６図は第２図の他の実施例
を示す図、第７図はデータ伝送路を示す図、第８図は本
件出願人により既に開発されたＣ素子を示す図である。 図において、４００は直列接続体、４１４．４１７は第
１．第２のＣＭＯＳインバータ、４０１゜４０２．４１
５．４５１はＰチャネルＭＯ３Ｉ−ランジスタ、４０３
，４０４，４１６，４１９，４５２はＮチャネルＭＯ５
トランジスタ、３１１〜３１５は並列データバッファ（
データ記憶手段）、４２０ａ〜４２０ｃ、４３０，４４
０はラッチ、４０５〜４９７． ４２１〜４２４． ４
２３． ４３４はＮチャネルＭＯ３トランジスタ、４３
１，４３３はＰチャネルＭＯ５トランジスタ、４３５゜
４３６は両チャネルトランスファゲートである。
施例による半導体装置及びデータ伝送路を示す図、第３
図は第１図の他の実施例を示す図、第４図は第３図の応
用例を示す図、第５図及び第６図は第２図の他の実施例
を示す図、第７図はデータ伝送路を示す図、第８図は本
件出願人により既に開発されたＣ素子を示す図である。 図において、４００は直列接続体、４１４．４１７は第
１．第２のＣＭＯＳインバータ、４０１゜４０２．４１
５．４５１はＰチャネルＭＯ３Ｉ−ランジスタ、４０３
，４０４，４１６，４１９，４５２はＮチャネルＭＯ５
トランジスタ、３１１〜３１５は並列データバッファ（
データ記憶手段）、４２０ａ〜４２０ｃ、４３０，４４
０はラッチ、４０５〜４９７． ４２１〜４２４． ４
２３． ４３４はＮチャネルＭＯ３トランジスタ、４３
１，４３３はＰチャネルＭＯ５トランジスタ、４３５゜
４３６は両チャネルトランスファゲートである。
Claims (4)
- （１）多入力が入力され該多入力が一致したときその入
力レベルを出力する半導体装置において、第１電源と第
２電源との間に直列接続されその各々に上記多入力の各
々が入力されるそれぞれ上記多入力数分の第１、第２導
電型のＭＯＳトランジスタの直列接続体と、該第１導電
型の最下段のＭＯＳトランジスタと第２導電型の最上段
のＭＯＳトランジスタとの接続点である中間出力を反転
し一致出力を出力する第１のＣＭＯＳインバータと、上
記一致出力を反転し上記中間出力に帰還する第２のＣＭ
ＯＳインバータとを備えたことを特徴とする半導体装置
。 - （２）上記第２のＣＭＯＳインバータは、上記直列接続
体より駆動能力の小さいトランジスタで構成されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - （３）複数のデータ記憶手段及び隣接段の転送制御回路
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御回路からなるシフトレジスタからなる
データ伝送路において、上記転送制御回路として、第１
電源と第２電源との間に直列接続されその各々に上記多
入力の各々が入力されるそれぞれ上記多入力数分の第１
、第２導電型のＭＯＳトランジスタの直列接続体と、該
第１導電型の最下段のＭＯＳトランジスタと第２導電型
の最上段のＭＯＳトランジスタとの接続点である中間出
力を反転し一致出力を出力する第１のＣＭＯＳインバー
タと、上記一致出力を反転し上記中間出力に帰還する第
２のＣＭＯＳインバータとからなる一致素子を用いたこ
とを特徴とするデータ伝送路。 - （４）上記第２のＣＭＯＳインバータは、上記直列接続
体より駆動能力の小さいトランジスタで構成されている
ことを特徴とする特許請求の範囲第３項記載のデータ伝
送路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13660485A JPS61294932A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
| US06/875,551 US4785204A (en) | 1985-06-21 | 1986-06-18 | Coincidence element and a data transmission path |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13660485A JPS61294932A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294932A true JPS61294932A (ja) | 1986-12-25 |
Family
ID=15179179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13660485A Pending JPS61294932A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020031B1 (en) * | 1997-10-03 | 2003-10-01 | Cambridge Silicon Radio Limited | Integrated circuit |
| JP2009239405A (ja) * | 2008-03-26 | 2009-10-15 | Fujitsu Microelectronics Ltd | ラッチ回路及び電子機器 |
| JP2016225000A (ja) * | 2015-05-27 | 2016-12-28 | 国立大学法人東北大学 | 記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333017A (en) * | 1976-09-09 | 1978-03-28 | Hamamatsu Tv Co Ltd | Image pickup target |
| JPS596628A (ja) * | 1982-07-05 | 1984-01-13 | Oki Electric Ind Co Ltd | トライステ−ト論理回路 |
-
1985
- 1985-06-21 JP JP13660485A patent/JPS61294932A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333017A (en) * | 1976-09-09 | 1978-03-28 | Hamamatsu Tv Co Ltd | Image pickup target |
| JPS596628A (ja) * | 1982-07-05 | 1984-01-13 | Oki Electric Ind Co Ltd | トライステ−ト論理回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020031B1 (en) * | 1997-10-03 | 2003-10-01 | Cambridge Silicon Radio Limited | Integrated circuit |
| US7091756B2 (en) | 1997-10-03 | 2006-08-15 | Cambridge Silicon Radio Limited | Integrated circuit |
| JP2009239405A (ja) * | 2008-03-26 | 2009-10-15 | Fujitsu Microelectronics Ltd | ラッチ回路及び電子機器 |
| JP2016225000A (ja) * | 2015-05-27 | 2016-12-28 | 国立大学法人東北大学 | 記憶装置 |
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