JPH04278292A - 改良型データ転送回路を有する二重状態メモリ格納セル - Google Patents
改良型データ転送回路を有する二重状態メモリ格納セルInfo
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- JPH04278292A JPH04278292A JP3171385A JP17138591A JPH04278292A JP H04278292 A JPH04278292 A JP H04278292A JP 3171385 A JP3171385 A JP 3171385A JP 17138591 A JP17138591 A JP 17138591A JP H04278292 A JPH04278292 A JP H04278292A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C—STATIC STORES
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路メモリの技術分
野に関するものであって、更に詳細には、二重格納セル
メモリに関するものである。
野に関するものであって、更に詳細には、二重格納セル
メモリに関するものである。
【０００２】
【従来の技術】多くの最近のデータ処理システムにおい
ては、有用なメモリ機能は二重格納セルメモリによって
与えることが可能である。二重格納セルメモリは、スタ
ンドアローンメモリとして与えられるか又はタイマ、マ
イクロコントローラ、マイクロプロセサ又はカスタム化
論理装置（例えば、ＡＳＩＣ）などのような論理装置内
に組込まれるかに拘らず、各アドレス可能位置に対し２
個のメモリセルを提供し、その各々は他方に対し独立的
に且つ非同期的にアクセスすることが可能である。更に
、この様なメモリは、二つの位置において相継ぐ読取り
及び書込み動作を実行する必要性なしに、一方のメモリ
セルの内容を同一のアドレスにおける他方の格納メモリ
セルへ転送させることが可能である機能を有している。
ては、有用なメモリ機能は二重格納セルメモリによって
与えることが可能である。二重格納セルメモリは、スタ
ンドアローンメモリとして与えられるか又はタイマ、マ
イクロコントローラ、マイクロプロセサ又はカスタム化
論理装置（例えば、ＡＳＩＣ）などのような論理装置内
に組込まれるかに拘らず、各アドレス可能位置に対し２
個のメモリセルを提供し、その各々は他方に対し独立的
に且つ非同期的にアクセスすることが可能である。更に
、この様なメモリは、二つの位置において相継ぐ読取り
及び書込み動作を実行する必要性なしに、一方のメモリ
セルの内容を同一のアドレスにおける他方の格納メモリ
セルへ転送させることが可能である機能を有している。
【０００３】従来の二重格納セル２の一例を図１に示し
てあり、それは米国特許第４，８７３，６６５号に記載
されているものと類似している。図１を参照すると、二
重格納セル２は、従来公知の如く交差結合型インバータ
として構成されている、二つのＣＭＯＳ６トランジスタ
型スタチックメモリセルＴ及びＵから構成されている。 ここでの説明の便宜上、メモリセルＴはデータノードＴ
Ｔ（真）及びＴＣ（補元）を有しており、それらは、イ
ネーブルラインＴＥによって制御されるパスゲートによ
って、ビットラインＴＢ及びＴＢ＿へそれぞれ結合され
ている。同様に、メモリセルＵはデータノードＵＴ（真
）及びＵＣ（補元）を有しており、それらは、イネーブ
ルラインＵＥによって制御されるパスゲートによってビ
ットラインＵＢ及びＵＢ＿へそれぞれ結合されている。 データ状態の転送を容易なものとするために、図１の構
成における極性においては、反対極性のビットライン（
例えば、ＴＢ及びＵＢ＿）が二重格納セル２の同一の側
に配置されており、それらの補元（ＴＢ＿及びＵＢ）は
反対側に配置されていることに注意すべきである。
てあり、それは米国特許第４，８７３，６６５号に記載
されているものと類似している。図１を参照すると、二
重格納セル２は、従来公知の如く交差結合型インバータ
として構成されている、二つのＣＭＯＳ６トランジスタ
型スタチックメモリセルＴ及びＵから構成されている。 ここでの説明の便宜上、メモリセルＴはデータノードＴ
Ｔ（真）及びＴＣ（補元）を有しており、それらは、イ
ネーブルラインＴＥによって制御されるパスゲートによ
って、ビットラインＴＢ及びＴＢ＿へそれぞれ結合され
ている。同様に、メモリセルＵはデータノードＵＴ（真
）及びＵＣ（補元）を有しており、それらは、イネーブ
ルラインＵＥによって制御されるパスゲートによってビ
ットラインＵＢ及びＵＢ＿へそれぞれ結合されている。 データ状態の転送を容易なものとするために、図１の構
成における極性においては、反対極性のビットライン（
例えば、ＴＢ及びＵＢ＿）が二重格納セル２の同一の側
に配置されており、それらの補元（ＴＢ＿及びＵＢ）は
反対側に配置されていることに注意すべきである。
【０００４】この従来の二重格納セル２においては、各
対がデータノードと接地との間に結合されている直列Ｎ
チャンネルトランジスタ対によって転送回路が与えられ
ている。Ｎチャンネルトランジスタ対の一方のゲートは
、ソースメモリセル（即ち、それからデータが転送され
るセル）のデータノードによって制御され、該対におけ
る他方のＮチャンネルトランジスタのゲートは、その転
送方向に依存して、Ｕ＞Ｔ又はＴ＞Ｕの何れかにより転
送信号線によって制御される。例えば、メモリセルＴの
データノードＴＴと関連する転送回路に関して説明する
と、Ｎチャンネルトランジスタ６及び８は、それらのソ
ース・ドレイン経路をデータノードＴＴと接地との間に
直列結合させている。トランジスタ６は、そのゲートを
データノードＵＣへ結合しており、且つトランジスタ８
はそのゲートを信号線Ｕ＞Ｔへ結合している。
対がデータノードと接地との間に結合されている直列Ｎ
チャンネルトランジスタ対によって転送回路が与えられ
ている。Ｎチャンネルトランジスタ対の一方のゲートは
、ソースメモリセル（即ち、それからデータが転送され
るセル）のデータノードによって制御され、該対におけ
る他方のＮチャンネルトランジスタのゲートは、その転
送方向に依存して、Ｕ＞Ｔ又はＴ＞Ｕの何れかにより転
送信号線によって制御される。例えば、メモリセルＴの
データノードＴＴと関連する転送回路に関して説明する
と、Ｎチャンネルトランジスタ６及び８は、それらのソ
ース・ドレイン経路をデータノードＴＴと接地との間に
直列結合させている。トランジスタ６は、そのゲートを
データノードＵＣへ結合しており、且つトランジスタ８
はそのゲートを信号線Ｕ＞Ｔへ結合している。
【０００５】動作について説明すると、米国特許第４，
８７３，６６５号に記載される如く、メモリセルＵのデ
ータ状態は、ラインＵ＞Ｔを高論理レベルへイネーブル
させることによってメモリセルＴへ転送させることが可
能である（尚、イネーブル、即ちワードライン、信号Ｕ
Ｅ及びＴＥは、好適には、この期間中低論理レベルにあ
る）。セルＵが「０」（即ち、データノードＵＣが高）
を格納しており且つセルＴが「１」（即ち、データノー
ドＴＴが高）を格納している場合、トランジスタ６及び
８の両方がオンし、データノードＴＴを低状態へプルし
且つ転送を実行する。この期間中、データノードＵＴが
低であるので、ノードＴＣと接地との間に接続されてい
る直列Ｎチャンネルトランジスタ対はオープンである。 しかしながら、メモリセルＴの状態がスイッチする時ま
で（即ち、ノードＴＣが低へプルされているノードＴＴ
へ接続されているゲートを有するＰチャンネルトランジ
スタによって高へプルされるまで）、Ｐチャンネルトラ
ンジスタ４はオンの状態を維持する。Ｐチャンネルトラ
ンジスタ４及びＮチャンネルトランジスタ６及び８（そ
れらの全てがオンである）の直列接続は、セルＵからセ
ルＴへのデータ転送のこの部分の期間中、Ｖｃｃと接地
との間にＤＣ電流経路を与える。この様な経路によって
引出される電流は、ＳＲＡＭ書込み動作期間中に必要と
される電流と類似しており、それは公知の如くかなり顕
著なものである。注意すべきことであるが、この転送動
作は、好適には、通常、同一のバイト又はワードアドレ
ス値と関連しているものか、又は同時的に転送される一
群のワードなどの多数の二重格納セル２に対して同時的
に実施される。
８７３，６６５号に記載される如く、メモリセルＵのデ
ータ状態は、ラインＵ＞Ｔを高論理レベルへイネーブル
させることによってメモリセルＴへ転送させることが可
能である（尚、イネーブル、即ちワードライン、信号Ｕ
Ｅ及びＴＥは、好適には、この期間中低論理レベルにあ
る）。セルＵが「０」（即ち、データノードＵＣが高）
を格納しており且つセルＴが「１」（即ち、データノー
ドＴＴが高）を格納している場合、トランジスタ６及び
８の両方がオンし、データノードＴＴを低状態へプルし
且つ転送を実行する。この期間中、データノードＵＴが
低であるので、ノードＴＣと接地との間に接続されてい
る直列Ｎチャンネルトランジスタ対はオープンである。 しかしながら、メモリセルＴの状態がスイッチする時ま
で（即ち、ノードＴＣが低へプルされているノードＴＴ
へ接続されているゲートを有するＰチャンネルトランジ
スタによって高へプルされるまで）、Ｐチャンネルトラ
ンジスタ４はオンの状態を維持する。Ｐチャンネルトラ
ンジスタ４及びＮチャンネルトランジスタ６及び８（そ
れらの全てがオンである）の直列接続は、セルＵからセ
ルＴへのデータ転送のこの部分の期間中、Ｖｃｃと接地
との間にＤＣ電流経路を与える。この様な経路によって
引出される電流は、ＳＲＡＭ書込み動作期間中に必要と
される電流と類似しており、それは公知の如くかなり顕
著なものである。注意すべきことであるが、この転送動
作は、好適には、通常、同一のバイト又はワードアドレ
ス値と関連しているものか、又は同時的に転送される一
群のワードなどの多数の二重格納セル２に対して同時的
に実施される。
【０００６】データ処理システム、特に最近のマイクロ
プロセサを使用するものはより幅広のデータバス（現在
は３２ビットバスが一般的である）を使用する傾向にあ
るので、システム内のその他の構成要素も、同様の寸法
のデータワードで動作することが望ましい。図１の二重
格納セル２に関して上述した転送動作好適には、データ
ワードの寸法即ち同時的に転送される幾つかのデータワ
ードにおけるビット数に対応する二重格納セル２の数に
対して実行されることが望ましい。しかしながら、上述
した二重格納セル２の場合、Ｖｃｃと接地との間のＤＣ
電流経路は、最悪の場合、同一の転送信号ライン上の二
重格納セル２の数に対して同時的に存在する。特に、３
２ビット又はそれより幅広のデータワード、従って３２
ビット又はそれ以上の同時的な二重格納セル転送の場合
、二重格納セル２を組込んだメモリが著しい電流スパイ
クを発生する場合がある。従来公知の如く、大きな電流
スパイクは、システム内において電力を散逸させるだけ
でなく、システム内のその他の回路の動作に障害を発生
することの可能なＬｄｉ／ｄｔノイズをシステム内に発
生する場合がある。
プロセサを使用するものはより幅広のデータバス（現在
は３２ビットバスが一般的である）を使用する傾向にあ
るので、システム内のその他の構成要素も、同様の寸法
のデータワードで動作することが望ましい。図１の二重
格納セル２に関して上述した転送動作好適には、データ
ワードの寸法即ち同時的に転送される幾つかのデータワ
ードにおけるビット数に対応する二重格納セル２の数に
対して実行されることが望ましい。しかしながら、上述
した二重格納セル２の場合、Ｖｃｃと接地との間のＤＣ
電流経路は、最悪の場合、同一の転送信号ライン上の二
重格納セル２の数に対して同時的に存在する。特に、３
２ビット又はそれより幅広のデータワード、従って３２
ビット又はそれ以上の同時的な二重格納セル転送の場合
、二重格納セル２を組込んだメモリが著しい電流スパイ
クを発生する場合がある。従来公知の如く、大きな電流
スパイクは、システム内において電力を散逸させるだけ
でなく、システム内のその他の回路の動作に障害を発生
することの可能なＬｄｉ／ｄｔノイズをシステム内に発
生する場合がある。
【０００７】
【発明が解決しようとする課題】本発明の目的とすると
ころは、電流を減少させたデータ転送回路を有する二重
格納セルを提供することである。本発明の別の目的とす
るところは、電源ノード間にＤＣ電流経路を提供するこ
とを回避する二重格納セルを提供することである。本発
明の更に別の目的とするところは、メモリ装置において
柔軟性のあるレイアウトを可能とする二重格納セルを提
供することである。本発明の更に別の目的とするところ
は、スタンドアローン型メモリ、又は内部にメモリを組
込んだ論理及びマイクロプロセサ回路などのようなその
他の集積回路において使用可能な二重格納セルを提供す
ることである。
ころは、電流を減少させたデータ転送回路を有する二重
格納セルを提供することである。本発明の別の目的とす
るところは、電源ノード間にＤＣ電流経路を提供するこ
とを回避する二重格納セルを提供することである。本発
明の更に別の目的とするところは、メモリ装置において
柔軟性のあるレイアウトを可能とする二重格納セルを提
供することである。本発明の更に別の目的とするところ
は、スタンドアローン型メモリ、又は内部にメモリを組
込んだ論理及びマイクロプロセサ回路などのようなその
他の集積回路において使用可能な二重格納セルを提供す
ることである。
【０００８】
【課題を解決するための手段】本発明は、インバータと
基準供給ノードとの間に結合した分離トランジスタ乃至
は分離トランジスタ対と結合して交差結合型インバータ
として構成される二重格納セルとして組込むことが可能
である。該分離トランジスタは、転送動作のほとんど又
は全ての期間中ターンオフされるべく制御される。例え
ば、宛て先格納セルへのデータ転送を可能とする転送信
号は、分離トランジスタのゲート及び転送装置のゲート
へ直接的に接続させることが可能であり、その場合、該
分離トランジスタ及びトランジスタ装置は互いに相補的
である。該転送が完了すると、該分離トランジスタはタ
ーンオンされ、そのことは、宛て先メモリセルにおいて
転送されたデータ状態を設定する。この二重格納セルの
構成及び動作は、電力供給ノードと基準供給ノードとの
間でセル内において著しいＤＣ電流を発生させることな
しに、その中でのセル間の迅速なデータ転送を行なうこ
とを可能とする。
基準供給ノードとの間に結合した分離トランジスタ乃至
は分離トランジスタ対と結合して交差結合型インバータ
として構成される二重格納セルとして組込むことが可能
である。該分離トランジスタは、転送動作のほとんど又
は全ての期間中ターンオフされるべく制御される。例え
ば、宛て先格納セルへのデータ転送を可能とする転送信
号は、分離トランジスタのゲート及び転送装置のゲート
へ直接的に接続させることが可能であり、その場合、該
分離トランジスタ及びトランジスタ装置は互いに相補的
である。該転送が完了すると、該分離トランジスタはタ
ーンオンされ、そのことは、宛て先メモリセルにおいて
転送されたデータ状態を設定する。この二重格納セルの
構成及び動作は、電力供給ノードと基準供給ノードとの
間でセル内において著しいＤＣ電流を発生させることな
しに、その中でのセル間の迅速なデータ転送を行なうこ
とを可能とする。
【０００９】
【実施例】図２を参照すると、本発明の好適実施例が詳
細に示されている。二重格納セル１０は２個のメモリセ
ルＡ及びＢを有している。本発明のこの実施例によると
、メモリセルＡ及びＢの各々は８トランジスタ相補的金
属−酸化物−半導体（ＣＭＯＳ）セルであり、以下に詳
細に説明する如く、交差結合型インバータを有している
。メモリセルＡ及びＢの各々は、共に交差結合型ノード
として言及される真及び補元データノードを有している
。これらのノードは、図２内において、メモリセルＡに
対しては、真データノードＡＴ及び補元データノードＡ
Ｃとして示してあり、且つメモリセルＢに対しては、真
データノードＢＴ及び補元データノードＢＣとして示し
てある。ＮチャンネルパスゲートＰＧの各々が、行ライ
ン乃至はワードライン信号ＲＯＷに応答して、データノ
ードをビットラインへ結合させる。図２の実施例におい
ては、パスゲートＰＧＡが、真データノードＡＴをビッ
トラインＡへ結合させ、且つパスゲートＰＧＡ＿が、補
元データノードＡＣをビットラインＡ＿へ結合させ、そ
れらは両方とも、行信号ＲＯＷＡ が高論理レベルにあ
ることに応答し、同様に、行信号ＲＯＷＢ が高レベル
にあることに応答して、パスゲートＰＧＢが、メモリセ
ルＢの真データノードＢＴをビットラインＢへ結合させ
、且つパスゲートＰＧＢ＿が補元データノードＢＣをビ
ットラインＢ＿へ結合させる。
細に示されている。二重格納セル１０は２個のメモリセ
ルＡ及びＢを有している。本発明のこの実施例によると
、メモリセルＡ及びＢの各々は８トランジスタ相補的金
属−酸化物−半導体（ＣＭＯＳ）セルであり、以下に詳
細に説明する如く、交差結合型インバータを有している
。メモリセルＡ及びＢの各々は、共に交差結合型ノード
として言及される真及び補元データノードを有している
。これらのノードは、図２内において、メモリセルＡに
対しては、真データノードＡＴ及び補元データノードＡ
Ｃとして示してあり、且つメモリセルＢに対しては、真
データノードＢＴ及び補元データノードＢＣとして示し
てある。ＮチャンネルパスゲートＰＧの各々が、行ライ
ン乃至はワードライン信号ＲＯＷに応答して、データノ
ードをビットラインへ結合させる。図２の実施例におい
ては、パスゲートＰＧＡが、真データノードＡＴをビッ
トラインＡへ結合させ、且つパスゲートＰＧＡ＿が、補
元データノードＡＣをビットラインＡ＿へ結合させ、そ
れらは両方とも、行信号ＲＯＷＡ が高論理レベルにあ
ることに応答し、同様に、行信号ＲＯＷＢ が高レベル
にあることに応答して、パスゲートＰＧＢが、メモリセ
ルＢの真データノードＢＴをビットラインＢへ結合させ
、且つパスゲートＰＧＢ＿が補元データノードＢＣをビ
ットラインＢ＿へ結合させる。
【００１０】前述した如く、二重格納セル１０内のメモ
リセルＡ及びＢは８個のトランジスタから構成されるセ
ルであり、各セルＡ及びＢに対するトランジスタのうち
の２個は各々に対するパスゲートＰＧ及びＰＧ＿である
。メモリセルＡ及びＢの各々は、従来のスタチックラン
ダムアクセスメモリ（ＳＲＡＭ）セルにおける如く、交
差結合型インバータを有している。メモリセルＡ及びＢ
の各々における第一インバータは、Ｐチャンネルトラン
ジスタ１１及びＮチャンネルトランジスタ１３を有して
おり、それらのソース・ドレイン経路は直列接続されて
おり、且つそれらのゲートは共通接続されている。第二
インバータは、Ｐチャンネルトランジスタ１２及びＮチ
ャンネルトランジスタ１４を有しており、それらのソー
ス・ドレイン経路は直列接続されており且つそれらのゲ
ートは共通接続されている。Ｐチャンネルトランジスタ
１１及び１２のソースは電力供給ノードＶｃｃへ接続さ
れている。トランジスタ１１及び１３のドレインは、ト
ランジスタ１２及び１４のゲートへ接続されており、且
つトランジスタ１２及び１４のドレインは、従来の交差
結合型インバータの態様において、トランジスタ１１及
び１３のゲートへ接続されている。メモリセルＡ及びＢ
のデータノードはこれらの交差結合型ノードを参照する
。
リセルＡ及びＢは８個のトランジスタから構成されるセ
ルであり、各セルＡ及びＢに対するトランジスタのうち
の２個は各々に対するパスゲートＰＧ及びＰＧ＿である
。メモリセルＡ及びＢの各々は、従来のスタチックラン
ダムアクセスメモリ（ＳＲＡＭ）セルにおける如く、交
差結合型インバータを有している。メモリセルＡ及びＢ
の各々における第一インバータは、Ｐチャンネルトラン
ジスタ１１及びＮチャンネルトランジスタ１３を有して
おり、それらのソース・ドレイン経路は直列接続されて
おり、且つそれらのゲートは共通接続されている。第二
インバータは、Ｐチャンネルトランジスタ１２及びＮチ
ャンネルトランジスタ１４を有しており、それらのソー
ス・ドレイン経路は直列接続されており且つそれらのゲ
ートは共通接続されている。Ｐチャンネルトランジスタ
１１及び１２のソースは電力供給ノードＶｃｃへ接続さ
れている。トランジスタ１１及び１３のドレインは、ト
ランジスタ１２及び１４のゲートへ接続されており、且
つトランジスタ１２及び１４のドレインは、従来の交差
結合型インバータの態様において、トランジスタ１１及
び１３のゲートへ接続されている。メモリセルＡ及びＢ
のデータノードはこれらの交差結合型ノードを参照する
。
【００１１】しかしながら、本発明のこの実施例によれ
ば、メモリセルＡ及びＢの各々は、付加的なＮチャンネ
ルトランジスタ１５及び１６を有している。Ｎチャンネ
ルトランジスタ１５は、そのドレインをＮチャンネルト
ランジスタ１３のソースへ接続しており、且つＮチャン
ネルトランジスタ１６は、そのドレインをＮチャンネル
トランジスタ１４のソースへ接続している。メモリセル
Ａ及びＢの各々において、Ｎチャンネルトランジスタ１
５，１６の各々は、そのソースを接地へ接続しており、
且つそのゲートを転送信号ラインへ接続しており、該転
送信号ラインは、低論理レベルにある場合、それと関連
するメモリセルＡ，Ｂ内へのデータの転送を可能とする
。例えば、メモリセルＢにおいて、Ｎチャンネルトラン
ジスタ１５Ｂ及び１６Ｂの各々は、それらのゲートを信
号ラインＡＴＯＢ＿へ接続しており、且つメモリセルＡ
においては、Ｎチャンネルトランジスタ１５Ａ及び１６
Ａの各々は、それらのゲートを信号ラインＢＴＯＡ＿へ
接続している。
ば、メモリセルＡ及びＢの各々は、付加的なＮチャンネ
ルトランジスタ１５及び１６を有している。Ｎチャンネ
ルトランジスタ１５は、そのドレインをＮチャンネルト
ランジスタ１３のソースへ接続しており、且つＮチャン
ネルトランジスタ１６は、そのドレインをＮチャンネル
トランジスタ１４のソースへ接続している。メモリセル
Ａ及びＢの各々において、Ｎチャンネルトランジスタ１
５，１６の各々は、そのソースを接地へ接続しており、
且つそのゲートを転送信号ラインへ接続しており、該転
送信号ラインは、低論理レベルにある場合、それと関連
するメモリセルＡ，Ｂ内へのデータの転送を可能とする
。例えば、メモリセルＢにおいて、Ｎチャンネルトラン
ジスタ１５Ｂ及び１６Ｂの各々は、それらのゲートを信
号ラインＡＴＯＢ＿へ接続しており、且つメモリセルＡ
においては、Ｎチャンネルトランジスタ１５Ａ及び１６
Ａの各々は、それらのゲートを信号ラインＢＴＯＡ＿へ
接続している。
【００１２】本発明のこの実施例に基づく二重格納セル
１０の動作に関して以下に説明する如く、転送制御信号
ラインを有する宛て先メモリセルにおけるトランジスタ
１５及び１６のゲート動作は、電流を減少させる上で著
しい利点を与えている。しかしながら、注意すべきこと
であるが、トランジスタ１５及び１６のゲートを制御す
るための別の信号は、メモリアレイにおけるレイアウト
拘束条件が許容する場合には、転送動作期間中に更に電
流を減少させることを可能とする。
１０の動作に関して以下に説明する如く、転送制御信号
ラインを有する宛て先メモリセルにおけるトランジスタ
１５及び１６のゲート動作は、電流を減少させる上で著
しい利点を与えている。しかしながら、注意すべきこと
であるが、トランジスタ１５及び１６のゲートを制御す
るための別の信号は、メモリアレイにおけるレイアウト
拘束条件が許容する場合には、転送動作期間中に更に電
流を減少させることを可能とする。
【００１３】本発明のこの実施例においては、メモリセ
ルＡとＢとの間でデータを転送するための二重格納セル
１０における回路は、直列接続型Ｐチャンネルトランジ
スタとして実現されている。Ｐチャンネルトランジスタ
１７及び１９はメモリセルＢからメモリセルＡへのデー
タ転送を行なうものであり、それらのソース対ドレイン
経路はＶｃｃ（メモリセルＢにおいて）とメモリセルＡ
の真データノードＡＴとの間に直列接続されており、Ｐ
チャンネルトランジスタ１７のゲートはメモリセルＢの
補元データノードＢＣによって制御され、且つＰチャン
ネルトランジスタ１９のゲートは信号ラインＢＴＯＡ＿
によって制御される。二重格納セル１０の反対側におい
ては、Ｐチャンネルトランジスタ１８及び２０は、それ
らのソース対ドレイン経路をＶｃｃとメモリセルＡの補
元データノードＡＣとの間に直列接続しており、トラン
ジスタ１８のゲートはメモリセルＢの真データノードＢ
Ｔへ接続されており、且つトランジスタ２０のゲートは
信号ラインＢＴＯＡ＿によって制御される。メモリセル
ＡからメモリセルＢへのデータ転送を実行するために、
Ｐチャンネルトランジスタ２１及び２３のソース対ドレ
イン経路は、ＶｃｃとメモリセルＢの補元データノード
ＢＣとの間に直列接続されており、且つＰチャンネルト
ランジスタ２２及び２４のソース対ドレイン経路はＶｃ
ｃとメモリセルＢの真データノードＢＴとの間に直列接
続されている。トランジスタ２３及び２４のゲートは、
メモリセルＡの真及び補元データノードＡＴ及びＡＣに
よってそれぞれ制御され、且つトランジスタ２１及び２
２のゲートは信号ラインＡＴＯＢ＿によって制御される
。
ルＡとＢとの間でデータを転送するための二重格納セル
１０における回路は、直列接続型Ｐチャンネルトランジ
スタとして実現されている。Ｐチャンネルトランジスタ
１７及び１９はメモリセルＢからメモリセルＡへのデー
タ転送を行なうものであり、それらのソース対ドレイン
経路はＶｃｃ（メモリセルＢにおいて）とメモリセルＡ
の真データノードＡＴとの間に直列接続されており、Ｐ
チャンネルトランジスタ１７のゲートはメモリセルＢの
補元データノードＢＣによって制御され、且つＰチャン
ネルトランジスタ１９のゲートは信号ラインＢＴＯＡ＿
によって制御される。二重格納セル１０の反対側におい
ては、Ｐチャンネルトランジスタ１８及び２０は、それ
らのソース対ドレイン経路をＶｃｃとメモリセルＡの補
元データノードＡＣとの間に直列接続しており、トラン
ジスタ１８のゲートはメモリセルＢの真データノードＢ
Ｔへ接続されており、且つトランジスタ２０のゲートは
信号ラインＢＴＯＡ＿によって制御される。メモリセル
ＡからメモリセルＢへのデータ転送を実行するために、
Ｐチャンネルトランジスタ２１及び２３のソース対ドレ
イン経路は、ＶｃｃとメモリセルＢの補元データノード
ＢＣとの間に直列接続されており、且つＰチャンネルト
ランジスタ２２及び２４のソース対ドレイン経路はＶｃ
ｃとメモリセルＢの真データノードＢＴとの間に直列接
続されている。トランジスタ２３及び２４のゲートは、
メモリセルＡの真及び補元データノードＡＴ及びＡＣに
よってそれぞれ制御され、且つトランジスタ２１及び２
２のゲートは信号ラインＡＴＯＢ＿によって制御される
。
【００１４】種々の制御信号（即ち、ＲＯＷＡ ，ＲＯ
ＷＢ，ＡＴＯＢ＿及びＢＴＯＡ＿）は、従来の態様で、
二重格納セル１０を包含する装置におけるタイミング・
制御回路によって容易に実現することが可能である。ビ
ットラインＡ，Ａ＿，Ｂ，Ｂ＿を介して二重可能セル１
０からデータを読取り且つそれへデータを書込むための
必要なセンスアンプ及び書込み回路も所望のメモリ回路
に基づき従来の回路及び技術を使用して当業者が容易に
構成することが可能なものである。
ＷＢ，ＡＴＯＢ＿及びＢＴＯＡ＿）は、従来の態様で、
二重格納セル１０を包含する装置におけるタイミング・
制御回路によって容易に実現することが可能である。ビ
ットラインＡ，Ａ＿，Ｂ，Ｂ＿を介して二重可能セル１
０からデータを読取り且つそれへデータを書込むための
必要なセンスアンプ及び書込み回路も所望のメモリ回路
に基づき従来の回路及び技術を使用して当業者が容易に
構成することが可能なものである。
【００１５】通常動作において（即ち、メモリセルＡと
Ｂとの間の転送以外の読取り及び書込み動作）、ライン
ＡＴＯＢ＿及びＢＴＯＡ＿は高論理レベルに保持される
。 この条件において、メモリセルＡとＢとの間の直列トラ
ンジスタ経路は全てディスエーブルされる（即ち、開回
路である）。従って、転送動作が存在しない場合には、
メモリセルＡ及びＢのアクセス（読取り又は書込み）は
、所望の行アドレス値に従って行ラインＲＯＷをイネー
ブルさせることにより従来の態様で互いに独立的に且つ
非同期的に行なうことが可能であり、それに応答して、
選択されたパスゲートＰＧが、それと関連するメモリセ
ルをそれと関連するビットラインへ接続させる。例えば
、行デコーダが行ライン信号ＲＯＷＢ 上に高論理レベ
ルを発生すると、それに応答して、データノードＢＣは
パスゲートＰＧＢ＿によってビットラインＢ＿へ結合さ
れ、且つデータノードＢＴはパスゲートＰＧＢによって
ビットラインＢへ結合される。パスゲートＰＧＢ及びＰ
ＧＢ＿がオンであると、ビットラインＢ及びＢ＿の内容
の読取り又はそれに対してのデータの書込み、従ってメ
モリセルＢからのデータの読取り又はそれへのデータの
書込みが行なわれる。注意すべきことであるが、複数個
の二重格納セル１０がメモリセル内に組込まれており且
つ従来の態様で行及び列の形態に配列され、所望の寸法
の二重格納セルアレイを与えている。
Ｂとの間の転送以外の読取り及び書込み動作）、ライン
ＡＴＯＢ＿及びＢＴＯＡ＿は高論理レベルに保持される
。 この条件において、メモリセルＡとＢとの間の直列トラ
ンジスタ経路は全てディスエーブルされる（即ち、開回
路である）。従って、転送動作が存在しない場合には、
メモリセルＡ及びＢのアクセス（読取り又は書込み）は
、所望の行アドレス値に従って行ラインＲＯＷをイネー
ブルさせることにより従来の態様で互いに独立的に且つ
非同期的に行なうことが可能であり、それに応答して、
選択されたパスゲートＰＧが、それと関連するメモリセ
ルをそれと関連するビットラインへ接続させる。例えば
、行デコーダが行ライン信号ＲＯＷＢ 上に高論理レベ
ルを発生すると、それに応答して、データノードＢＣは
パスゲートＰＧＢ＿によってビットラインＢ＿へ結合さ
れ、且つデータノードＢＴはパスゲートＰＧＢによって
ビットラインＢへ結合される。パスゲートＰＧＢ及びＰ
ＧＢ＿がオンであると、ビットラインＢ及びＢ＿の内容
の読取り又はそれに対してのデータの書込み、従ってメ
モリセルＢからのデータの読取り又はそれへのデータの
書込みが行なわれる。注意すべきことであるが、複数個
の二重格納セル１０がメモリセル内に組込まれており且
つ従来の態様で行及び列の形態に配列され、所望の寸法
の二重格納セルアレイを与えている。
【００１６】独立的にアクセス可能なメモリセルＡ及び
Ｂを内部に有する二重格納セル１０は、従って、データ
処理システムにおけるある構成要素及び構成要素の部品
において特に有用である。二重格納セル１０を有効に使
用する回路の第一の例は、非同期的に動作するプロセサ
又はその他の回路の間でのデータ通信に対する共用メモ
リである。共用メモリ通信システムにおいては、２個の
プロセサの各々が二重格納セルの一方にデータを書込む
ことが可能であり、例えば、一方のプロセサがメモリセ
ルＡにアクセスしている間に、別のプロセサがメモリセ
ルＢにアクセスすることが可能である。データの通信は
、メモリ、例えば複数個のメモリセルＡに対しての一方
のプロセサによるデータの書込みによって実施される。 一つ又はそれ以上のメモリセルＡの内容を同一の二重格
納セル１０内のメモリセルＢへ転送すること、及び該シ
ステム内の他方のプロセサによるメモリセルＢの読取り
動作は、非同期的な態様で、第一のプロセサから通信さ
れたデータを検索する。
Ｂを内部に有する二重格納セル１０は、従って、データ
処理システムにおけるある構成要素及び構成要素の部品
において特に有用である。二重格納セル１０を有効に使
用する回路の第一の例は、非同期的に動作するプロセサ
又はその他の回路の間でのデータ通信に対する共用メモ
リである。共用メモリ通信システムにおいては、２個の
プロセサの各々が二重格納セルの一方にデータを書込む
ことが可能であり、例えば、一方のプロセサがメモリセ
ルＡにアクセスしている間に、別のプロセサがメモリセ
ルＢにアクセスすることが可能である。データの通信は
、メモリ、例えば複数個のメモリセルＡに対しての一方
のプロセサによるデータの書込みによって実施される。 一つ又はそれ以上のメモリセルＡの内容を同一の二重格
納セル１０内のメモリセルＢへ転送すること、及び該シ
ステム内の他方のプロセサによるメモリセルＢの読取り
動作は、非同期的な態様で、第一のプロセサから通信さ
れたデータを検索する。
【００１７】二重格納セル１０を有効に使用することが
可能な回路の別の例はタイマであり、その場合、各二重
格納セル１０内のメモリセルの一方は時間保持値を格納
し、各二重格納セル１０におけるメモリセルの他方はユ
ーザがアクセス可能なものである。この様なタイマにお
ける二重格納セル１０の使用は、例えば電流時間、アラ
ーム時間、イベント時間及びステータスビット（タイマ
オン、アラームオンなど）などのような格納される属性
が計時動作に影響を与えることなしにアップデートさせ
ることが可能であるので、有効である。例えば、二重格
納セルタイマは、二重格納セル１０内のメモリセルの一
方がアップデートされた情報を受取ることを可能とし、
一方二重格納セル１０内のメモリセルの他方のものがア
ップデート用動作から非同期的且つ独立的にアクセスす
ることを可能とする。受信用メモリセルからアップデー
トされた内容をアクセス可能なメモリセルへ転送するこ
とは、適宜の時間間隔と同期させることが可能であり、
従って同時的で且つ競合するアップデート動作及びアク
セス動作の結果として発生する場合のあるエラーを防止
している。
可能な回路の別の例はタイマであり、その場合、各二重
格納セル１０内のメモリセルの一方は時間保持値を格納
し、各二重格納セル１０におけるメモリセルの他方はユ
ーザがアクセス可能なものである。この様なタイマにお
ける二重格納セル１０の使用は、例えば電流時間、アラ
ーム時間、イベント時間及びステータスビット（タイマ
オン、アラームオンなど）などのような格納される属性
が計時動作に影響を与えることなしにアップデートさせ
ることが可能であるので、有効である。例えば、二重格
納セルタイマは、二重格納セル１０内のメモリセルの一
方がアップデートされた情報を受取ることを可能とし、
一方二重格納セル１０内のメモリセルの他方のものがア
ップデート用動作から非同期的且つ独立的にアクセスす
ることを可能とする。受信用メモリセルからアップデー
トされた内容をアクセス可能なメモリセルへ転送するこ
とは、適宜の時間間隔と同期させることが可能であり、
従って同時的で且つ競合するアップデート動作及びアク
セス動作の結果として発生する場合のあるエラーを防止
している。
【００１８】メモリセルＡとＢとの間の転送動作につい
て以下に詳細に説明する。図２の二重格納セル１０の構
成の説明において前述した如く、二重格納セル１０にお
ける４個のデータノード（ＡＴ，ＡＣ，ＢＴ，ＢＣ）の
各々は、ソース・ドレイン経路を直列接続した一対のＰ
チャンネルトランジスタによってＶｃｃへ接続させるこ
とが可能である。各直列なＰチャンネルトランジスタ対
において、該トランジスタの一方のゲートは制御信号ラ
インへ結合され（場合に応じてＡＴＯＢ＿又はＢＴＯＡ
＿）、一方他方のものはソースメモリセル（即ち、そこ
からデータが転送されるセル）のデータノードへ結合さ
れている。図２から明らかな如く、メモリセルＡの真及
び補元データノードによってメモリセルＢの補元及び真
データノードのプルアップ動作を制御させること及び又
はその逆を行なうことが便利である。
て以下に詳細に説明する。図２の二重格納セル１０の構
成の説明において前述した如く、二重格納セル１０にお
ける４個のデータノード（ＡＴ，ＡＣ，ＢＴ，ＢＣ）の
各々は、ソース・ドレイン経路を直列接続した一対のＰ
チャンネルトランジスタによってＶｃｃへ接続させるこ
とが可能である。各直列なＰチャンネルトランジスタ対
において、該トランジスタの一方のゲートは制御信号ラ
インへ結合され（場合に応じてＡＴＯＢ＿又はＢＴＯＡ
＿）、一方他方のものはソースメモリセル（即ち、そこ
からデータが転送されるセル）のデータノードへ結合さ
れている。図２から明らかな如く、メモリセルＡの真及
び補元データノードによってメモリセルＢの補元及び真
データノードのプルアップ動作を制御させること及び又
はその逆を行なうことが便利である。
【００１９】この接続の結果として、直列Ｐチャンネル
トランジスタ対の一方のみが、任意の転送サイクルにお
いてそのトランジスタの両方、即ち所望の転送方向に関
連するトランジスタ対で且つソースメモリセルのより低
い電圧データノードと関連するトランジスタ対をオンさ
せるに過ぎない。例えば、二重格納セル１０のメモリセ
ルＡからメモリセルＢへ転送が行なわれ、且つメモリセ
ルＡのデータ状態が「１」（即ち、相補的データノード
ＡＣが低）である場合には、Ｐチャンネルトランジスタ
２２及び２４は両方ともオン状態にあり、且つメモリセ
ルＢの真データノードＢＴはそれを介してＶｃｃへ結合
される。二重格納セル１０内のその他の全ての直列Ｐチ
ャンネルトランジスタ対は少なくとも一方のトランジス
タがオフであり、そうであるから、この転送動作に関与
することはない。注意すべきことであるが、転送動作期
間中、全ての行ラインＲＯＷがターンオフ（即ち、低論
理レベル）であることが望ましい。
トランジスタ対の一方のみが、任意の転送サイクルにお
いてそのトランジスタの両方、即ち所望の転送方向に関
連するトランジスタ対で且つソースメモリセルのより低
い電圧データノードと関連するトランジスタ対をオンさ
せるに過ぎない。例えば、二重格納セル１０のメモリセ
ルＡからメモリセルＢへ転送が行なわれ、且つメモリセ
ルＡのデータ状態が「１」（即ち、相補的データノード
ＡＣが低）である場合には、Ｐチャンネルトランジスタ
２２及び２４は両方ともオン状態にあり、且つメモリセ
ルＢの真データノードＢＴはそれを介してＶｃｃへ結合
される。二重格納セル１０内のその他の全ての直列Ｐチ
ャンネルトランジスタ対は少なくとも一方のトランジス
タがオフであり、そうであるから、この転送動作に関与
することはない。注意すべきことであるが、転送動作期
間中、全ての行ラインＲＯＷがターンオフ（即ち、低論
理レベル）であることが望ましい。
【００２０】更に注意すべきことであるが、メモリセル
Ｂの格納したデータ状態が既に「１」（即ち、真データ
ノードＢＴが既に高論理レベルにある）である場合には
、メモリセルＢの状態において変化は発生せず、この様
な動作において、著しい電流が発生されることはなく又
電力が散逸されることもない。
Ｂの格納したデータ状態が既に「１」（即ち、真データ
ノードＢＴが既に高論理レベルにある）である場合には
、メモリセルＢの状態において変化は発生せず、この様
な動作において、著しい電流が発生されることはなく又
電力が散逸されることもない。
【００２１】図３を参照すると、本発明の実施例に基づ
く二重格納セル１０の動作を、データが転送されるメモ
リセルがそのデータ状態を変化せねばならない転送サイ
クルに関連して説明する。この例においては（上述した
図１の例と同様に）、転送動作は、メモリセルＡからメ
モリセルＢへ「１」状態を転送し、メモリセルＢは初期
的に「０」を格納している。従って、メモリセルＡの初
期条件は、補元データノードＡＣが低論理レベルにあり
、且つ真データノードＡＴが高状態にあり、且つメモリ
セルＢの初期条件は（図３においてｔ＝ｔ０ で示した
状態）は、真データノードＢＴにおいて低レベルであり
且つ補元データノードＢＣが高レベルである。転送動作
の開始前から且つその期間中において、行ライン信号Ｒ
ＯＷＡ 及びＲＯＷＢ （図３においては何れも示して
はいない）は低論理レベルに維持され、従ってメモリセ
ルＡ及びＢはビットラインから分離されている。更に、
転送動作の開始時において、信号ラインＡＴＯＢ＿は高
論理レベルにあり、信号ラインＢＴＯＡ＿（図３の例に
おいては示していない）は高論理レベルにあり、且つメ
モリセルＡからメモリセルＢへの転送動作に亘ってその
状態に維持される。
く二重格納セル１０の動作を、データが転送されるメモ
リセルがそのデータ状態を変化せねばならない転送サイ
クルに関連して説明する。この例においては（上述した
図１の例と同様に）、転送動作は、メモリセルＡからメ
モリセルＢへ「１」状態を転送し、メモリセルＢは初期
的に「０」を格納している。従って、メモリセルＡの初
期条件は、補元データノードＡＣが低論理レベルにあり
、且つ真データノードＡＴが高状態にあり、且つメモリ
セルＢの初期条件は（図３においてｔ＝ｔ０ で示した
状態）は、真データノードＢＴにおいて低レベルであり
且つ補元データノードＢＣが高レベルである。転送動作
の開始前から且つその期間中において、行ライン信号Ｒ
ＯＷＡ 及びＲＯＷＢ （図３においては何れも示して
はいない）は低論理レベルに維持され、従ってメモリセ
ルＡ及びＢはビットラインから分離されている。更に、
転送動作の開始時において、信号ラインＡＴＯＢ＿は高
論理レベルにあり、信号ラインＢＴＯＡ＿（図３の例に
おいては示していない）は高論理レベルにあり、且つメ
モリセルＡからメモリセルＢへの転送動作に亘ってその
状態に維持される。
【００２２】図３に示した如く、時間ｔ０ において、
相補的データノードＢＣＢはＶｃｃ又はその近傍にあり
、且つ真データノードＢＴは、メモリセルＢにおける交
差結合型インバータの動作により、接地又はその近傍に
ある。転送動作は、信号ラインＡＴＯＢ＿を高から低へ
遷移させることで開始する。時間ｔ１ において、信号
ラインＡＴＯＢ＿は、Ｖｃｃより低いＰチャンネルスレ
ッシュホールド電圧Ｖｔｐへ降下し、トランジスタ２２
をターンオンさせる。トランジスタ２４もオンであるか
ら（メモリセルＡの相補的データノードＡＣは低論理レ
ベルにある）、真データノードＢＴは、トランジスタ２
２及び２４を介して、電源ノードＶｃｃへ向かってプル
され始める。注意すべきことであるが、トランジスタ２
１もオンであるが、データノードＡＴは高論理レベルに
あるので、トランジスタ２３はオフ状態を維持する。
相補的データノードＢＣＢはＶｃｃ又はその近傍にあり
、且つ真データノードＢＴは、メモリセルＢにおける交
差結合型インバータの動作により、接地又はその近傍に
ある。転送動作は、信号ラインＡＴＯＢ＿を高から低へ
遷移させることで開始する。時間ｔ１ において、信号
ラインＡＴＯＢ＿は、Ｖｃｃより低いＰチャンネルスレ
ッシュホールド電圧Ｖｔｐへ降下し、トランジスタ２２
をターンオンさせる。トランジスタ２４もオンであるか
ら（メモリセルＡの相補的データノードＡＣは低論理レ
ベルにある）、真データノードＢＴは、トランジスタ２
２及び２４を介して、電源ノードＶｃｃへ向かってプル
され始める。注意すべきことであるが、トランジスタ２
１もオンであるが、データノードＡＴは高論理レベルに
あるので、トランジスタ２３はオフ状態を維持する。
【００２３】時間ｔ２ において且つその後に、信号ラ
インＡＴＯＢ＿がＮチャンネルスレッシュホールド電圧
Ｖｔｎへ向かって且つそれ以下に下降すると、メモリセ
ルＢ内のトランジスタ１５Ｂ及び１６Ｂがターンオフし
始める。トランジスタ１６Ｂがターンオフすると、トラ
ンジスタ２４，２２，１４Ｂ，１６Ｂを介してのＤＣ電
流経路なしで、ノードＢＴのＶｃｃへ向かってのプルア
ップ動作が発生することが可能である。ノードＢＴはＶ
ｃｃへ向けて充電を継続するので、特に、それがトラン
ジスタ１３Ｂのスレッシュホールド電圧Ｖｔｎを交差す
ると、ノードＢＣの電圧は、トランジスタ１１Ｂ及び１
３Ｂの間の電荷分割により降下を開始する。この時間期
間中に、ノードＢＴとノードＢＣとの間に差電圧が確立
され、真データノードＢＴは電源電圧Ｖｃｃと近くなる
。注意すべきことであるが、トランジスタ１５Ｂ及び１
６Ｂが本発明のこの実施例におけるラインＡＴＯＢ＿に
よってターンオフされると、ノードＢＴ及びＢＣの遷移
は、ＤＣ電流経路なしで、充電用又は放電用容量負荷の
みによって達成される。なぜならば、ノードＢＣはフロ
ートしており、且つノードＢＴは充電用経路を介してＶ
ｃｃのみに接続されているからである。
インＡＴＯＢ＿がＮチャンネルスレッシュホールド電圧
Ｖｔｎへ向かって且つそれ以下に下降すると、メモリセ
ルＢ内のトランジスタ１５Ｂ及び１６Ｂがターンオフし
始める。トランジスタ１６Ｂがターンオフすると、トラ
ンジスタ２４，２２，１４Ｂ，１６Ｂを介してのＤＣ電
流経路なしで、ノードＢＴのＶｃｃへ向かってのプルア
ップ動作が発生することが可能である。ノードＢＴはＶ
ｃｃへ向けて充電を継続するので、特に、それがトラン
ジスタ１３Ｂのスレッシュホールド電圧Ｖｔｎを交差す
ると、ノードＢＣの電圧は、トランジスタ１１Ｂ及び１
３Ｂの間の電荷分割により降下を開始する。この時間期
間中に、ノードＢＴとノードＢＣとの間に差電圧が確立
され、真データノードＢＴは電源電圧Ｖｃｃと近くなる
。注意すべきことであるが、トランジスタ１５Ｂ及び１
６Ｂが本発明のこの実施例におけるラインＡＴＯＢ＿に
よってターンオフされると、ノードＢＴ及びＢＣの遷移
は、ＤＣ電流経路なしで、充電用又は放電用容量負荷の
みによって達成される。なぜならば、ノードＢＣはフロ
ートしており、且つノードＢＴは充電用経路を介してＶ
ｃｃのみに接続されているからである。
【００２４】ノードＢＴとＢＣとの間に有効な差電圧が
確立されることを確保するのに十分な遅延の後（この様
な遅延は、当業者によりモデル化又はその他の設計選択
によって容易に選択することが可能である）、ラインＡ
ＴＯＢ＿が低から高への遷移を行ない、転送動作を終了
させ、その後に読取り及び書込み動作をイネーブルさせ
る。ラインＡＴＯＢ＿がレベルＶｔｎを交差すると（図
３における時間ｔ３ として示してある）、トランジス
タ１５Ｂ及び１６Ｂがターンオンし、それらはより低い
データノード（この場合はノードＢＣ）を、トランジス
タ１３Ｂ及び１５Ｂを介して、接地へ向けてプルすべく
ドライブする。従来の交差結合型インバータラッチにお
ける如く、再生フィードバックが、トランジスタ１５Ｂ
及び１６Ｂがターンオンした後に迅速に完全な論理レベ
ルに到達させる。その結果、メモリセルＡの論理状態は
、二重格納セル１０の動作のこの実施例においては、メ
モリセルＢへ完全に転送される。
確立されることを確保するのに十分な遅延の後（この様
な遅延は、当業者によりモデル化又はその他の設計選択
によって容易に選択することが可能である）、ラインＡ
ＴＯＢ＿が低から高への遷移を行ない、転送動作を終了
させ、その後に読取り及び書込み動作をイネーブルさせ
る。ラインＡＴＯＢ＿がレベルＶｔｎを交差すると（図
３における時間ｔ３ として示してある）、トランジス
タ１５Ｂ及び１６Ｂがターンオンし、それらはより低い
データノード（この場合はノードＢＣ）を、トランジス
タ１３Ｂ及び１５Ｂを介して、接地へ向けてプルすべく
ドライブする。従来の交差結合型インバータラッチにお
ける如く、再生フィードバックが、トランジスタ１５Ｂ
及び１６Ｂがターンオンした後に迅速に完全な論理レベ
ルに到達させる。その結果、メモリセルＡの論理状態は
、二重格納セル１０の動作のこの実施例においては、メ
モリセルＢへ完全に転送される。
【００２５】注意すべきことであるが、二重格納セル１
０における転送動作期間中に発生する電流は、図１に関
して上述した例の如き従来の二重格納セルと比較して著
しく減少されている。二重格納セル１０においては、Ｄ
Ｃ電流経路は、ラインＡＴＯＢ＿上の制御信号がＶｃｃ
−ＶｔｐとＶｔｎとの間にある高から低への遷移の部分
、即ちトランジスタ２４，２２，１４Ｂ，１６Ｂの全て
がオンである期間中においてのみ存在する。従って、ス
イッチングメモリセルを介して発生するスイッチング用
の電力は、ＣＭＯＳインバータのスイッチングによって
発生する電力の程度であり、従ってそれは極めて低いも
のである。これと対照的に、図１の格納セルの場合には
、ＤＣ電流経路は、降下するデータノードがＮチャンネ
ルスレッシュホールド電圧以上である間存在し（即ち、
対向するＮチャンネルトランジスタがオン状態を維持す
る間）、そのことは、数ナノ秒の程度の場合があり、従
って転送動作サイクルの全体を包含する場合がある。
０における転送動作期間中に発生する電流は、図１に関
して上述した例の如き従来の二重格納セルと比較して著
しく減少されている。二重格納セル１０においては、Ｄ
Ｃ電流経路は、ラインＡＴＯＢ＿上の制御信号がＶｃｃ
−ＶｔｐとＶｔｎとの間にある高から低への遷移の部分
、即ちトランジスタ２４，２２，１４Ｂ，１６Ｂの全て
がオンである期間中においてのみ存在する。従って、ス
イッチングメモリセルを介して発生するスイッチング用
の電力は、ＣＭＯＳインバータのスイッチングによって
発生する電力の程度であり、従ってそれは極めて低いも
のである。これと対照的に、図１の格納セルの場合には
、ＤＣ電流経路は、降下するデータノードがＮチャンネ
ルスレッシュホールド電圧以上である間存在し（即ち、
対向するＮチャンネルトランジスタがオン状態を維持す
る間）、そのことは、数ナノ秒の程度の場合があり、従
って転送動作サイクルの全体を包含する場合がある。
【００２６】従って、本発明の好適実施例に基づく二重
格納セル１０は、転送動作期間中に二重格納セル１０に
よって発生される電流をほぼＣＭＯＳインバータのスイ
ッチング電流スパイクのレベルに著しく減少させている
。共用メモリ、タイマ、又はその他の二重格納セルメモ
リ具体例においては、転送動作を同時的に行なうことが
可能な二重格納セルの数は、従来の二重格納セルを使用
するものよりもより大きなものとすることが可能である
。なぜならば、この様な転送動作から発生する電流スパ
イクは著しく減少されているからである。従って、本発
明は、一層効率的で且つ安定なシステム動作を与え、特
に多数の転送動作が実施される場合にその様な改善を与
える。例えば、図１の従来技術に基づく最大で８個まで
のスイッチング二重格納セルは電流スパイクに対して許
容可能なものである場合に、本発明のこの実施例に基づ
く二重格納セルを使用した場合には、３２個、６４個又
は１２８個までの同時的な並列転送を実施させることも
可能である。
格納セル１０は、転送動作期間中に二重格納セル１０に
よって発生される電流をほぼＣＭＯＳインバータのスイ
ッチング電流スパイクのレベルに著しく減少させている
。共用メモリ、タイマ、又はその他の二重格納セルメモ
リ具体例においては、転送動作を同時的に行なうことが
可能な二重格納セルの数は、従来の二重格納セルを使用
するものよりもより大きなものとすることが可能である
。なぜならば、この様な転送動作から発生する電流スパ
イクは著しく減少されているからである。従って、本発
明は、一層効率的で且つ安定なシステム動作を与え、特
に多数の転送動作が実施される場合にその様な改善を与
える。例えば、図１の従来技術に基づく最大で８個まで
のスイッチング二重格納セルは電流スパイクに対して許
容可能なものである場合に、本発明のこの実施例に基づ
く二重格納セルを使用した場合には、３２個、６４個又
は１２８個までの同時的な並列転送を実施させることも
可能である。
【００２７】上述した如く、トランジスタ１５及び１６
のゲートは、別法として、それに対しての専用制御信号
によって制御することが可能である。転送制御信号ライ
ンＡＴＯＢ＿及びＢＴＯＡ＿とは別個のこの様な制御は
、更に、上述したものよりも更に電流を減少させること
が可能である。なぜならば、データが転送されるメモリ
セルにおけるトランジスタ１５及び１６は、制御信号Ａ
ＴＯＢ＿又はＢＴＯＡ＿でＰチャンネルトランジスタを
ターンオンさせる前にターンオフさせることが可能だか
らである。この様な別の実施形態は、ＡＴＯＢ＿又はＢ
ＴＯＡ＿信号の遷移期間中におけるＤＣ電流の短い期間
のものであっても除去するために使用することが可能で
あり、従って電流を更に制限することを可能としている
。 勿論、図２の実施例と比較して、この別の実施例を実現
するためには二つの付加的な信号ライン（メモリセルＡ
及びＢの各々に対して１本ずつ）が必要となる。
のゲートは、別法として、それに対しての専用制御信号
によって制御することが可能である。転送制御信号ライ
ンＡＴＯＢ＿及びＢＴＯＡ＿とは別個のこの様な制御は
、更に、上述したものよりも更に電流を減少させること
が可能である。なぜならば、データが転送されるメモリ
セルにおけるトランジスタ１５及び１６は、制御信号Ａ
ＴＯＢ＿又はＢＴＯＡ＿でＰチャンネルトランジスタを
ターンオンさせる前にターンオフさせることが可能だか
らである。この様な別の実施形態は、ＡＴＯＢ＿又はＢ
ＴＯＡ＿信号の遷移期間中におけるＤＣ電流の短い期間
のものであっても除去するために使用することが可能で
あり、従って電流を更に制限することを可能としている
。 勿論、図２の実施例と比較して、この別の実施例を実現
するためには二つの付加的な信号ライン（メモリセルＡ
及びＢの各々に対して１本ずつ）が必要となる。
【００２８】注意すべきことであるが、図２の構成に対
する更に別の実施例は、二重トランジスタ１５及び１６
を置換して、メモリセルＡ及びＢの交差結合型インバー
タと接地との間に接続して単一のＮチャンネルトランジ
スタを使用することである。この場合においては、トラ
ンジスタ１３及び１４のソースは共通接続される。この
様なＮチャンネルトランジスタの１個又は２個を使用す
べきであるかの選択（即ち、メモリセルＡ及びＢが７ト
ランジスタ構成であるか又は８トランジスタ構成とすべ
きであるか）は、好適には、二重格納セルメモリの特定
のレイアウトの拘束条件に鑑みてなされるべきであり、
ある場合においては、２個のより小型のトランジスタを
使用するほうが単一のより大型のトランジスタを使用す
るよりも有利な場合もあり、又その逆も真である。
する更に別の実施例は、二重トランジスタ１５及び１６
を置換して、メモリセルＡ及びＢの交差結合型インバー
タと接地との間に接続して単一のＮチャンネルトランジ
スタを使用することである。この場合においては、トラ
ンジスタ１３及び１４のソースは共通接続される。この
様なＮチャンネルトランジスタの１個又は２個を使用す
べきであるかの選択（即ち、メモリセルＡ及びＢが７ト
ランジスタ構成であるか又は８トランジスタ構成とすべ
きであるか）は、好適には、二重格納セルメモリの特定
のレイアウトの拘束条件に鑑みてなされるべきであり、
ある場合においては、２個のより小型のトランジスタを
使用するほうが単一のより大型のトランジスタを使用す
るよりも有利な場合もあり、又その逆も真である。
【００２９】更に注意すべきことであるが、上述した実
施例は、二方向二重格納セルに関するものであり、その
場合、データ転送は２個のメモリセルの間において何れ
の方向においても行なうことが可能である。更に注意す
べきことであるが、本発明は、一方向二重格納セル内に
組込むことも可能であり、例えば、その場合に、データ
転送はメモリセルＡとメモリセルＢとの間においてのみ
行なうことが可能である。この様な別の実施例において
は、メモリセルＡ（即ち、それに対してデータを転送可
能でないメモリセル）は、プルダウンＮチャンネルトラ
ンジスタ又はそれの均等物を必要とすることはなく、従
って従来の６Ｔ，４Ｔ及び２Ｒ又はその他の構成で形成
することが可能である。
施例は、二方向二重格納セルに関するものであり、その
場合、データ転送は２個のメモリセルの間において何れ
の方向においても行なうことが可能である。更に注意す
べきことであるが、本発明は、一方向二重格納セル内に
組込むことも可能であり、例えば、その場合に、データ
転送はメモリセルＡとメモリセルＢとの間においてのみ
行なうことが可能である。この様な別の実施例において
は、メモリセルＡ（即ち、それに対してデータを転送可
能でないメモリセル）は、プルダウンＮチャンネルトラ
ンジスタ又はそれの均等物を必要とすることはなく、従
って従来の６Ｔ，４Ｔ及び２Ｒ又はその他の構成で形成
することが可能である。
【００３０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図１】 従来の二重格納セルを示した概略回路図。
【図２】 本発明の好適実施例に基づいて構成された
二重格納セルを示した概略回路図。
二重格納セルを示した概略回路図。
【図３】 図２の二重格納セルの動作を示したタイミ
ング線図。
ング線図。
１０ 二重格納セル
１１−１４ 交差結合型インバータ
１５，１６ 分離トランジスタ
１７−２０ 転送回路
Ａ，Ｂ メモリセル
ＡＴ，ＢＴ 真データノード
ＡＣ，ＢＣ 補元データノード
ＰＧ パスゲート
Claims (20)
- 【請求項１】 第一及び第二データノードをそれぞれ
駆動する第一及び第二交差結合型インバータを有すると
共に、前記第一及び第二交差結合型インバータと第一電
力供給ノードとの間に結合されている導通経路を具備す
ると共に制御端子を具備する分離回路を有する第一メモ
リセルが設けられており、第一及び第二データノードを
それぞれ駆動する第一及び第二交差結合型インバータを
有する第二メモリセルが設けられており、且つ前記第一
メモリセルの前記第一データノードと第二電力供給ノー
ドとの間に結合されており前記第二メモリセルのデータ
状態に応答して前記第二電力供給ノードを前記第一メモ
リセルの前記第一データノードへ結合させるために第一
直列回路をイネーブルさせる転送イネーブル信号を受取
るための制御端子を持った第一直列回路を有すると共に
、前記第一メモリセルの前記第二データノードと前記第
二電力供給ノードとの間に結合されており前記第二メモ
リセルのデータ状態に応答して前記第二電力供給ノード
を前記第一メモリセルの前記第二データノードへ結合さ
せるために第二直列回路をイネーブルさせる転送イネー
ブル信号を受取るための制御端子を持った第二直列回路
を有する第一転送回路が設けられており、前記転送イネ
ーブル信号が前記第一及び第二直列回路をイネーブルさ
せる時間の一部の期間中前記第一及び第二交差結合型イ
ンバータを前記第一電力供給ノードから分離させるよう
な態様で前記分離回路の前記制御端子が制御されること
を特徴とする二重格納セル。 - 【請求項２】 請求項１において、前記第一直列回路
が、第一及び第二直列トランジスタを有しており、それ
らの導通経路は前記第一メモリセルの前記第一データノ
ードと前記第二電力供給ノードとの間に直列接続されて
おり、前記第一直列トランジスタのゲートは前記転送イ
ネーブル信号を受取り、且つ前記第二直列トランジスタ
のゲートは前記第二メモリセルの前記第一データノード
へ結合されており、且つ前記第二直列回路は第三及び第
四直列トランジスタを有しており、それらの導通経路は
前記第一メモリセルの前記第二データノードと前記第二
電力供給ノードとの間に直列接続されており、前記第三
直列トランジスタのゲートは前記転送イネーブル信号を
受取り、且つ前記第四直列トランジスタのゲートは前記
第二メモリセルの前記第二データノードへ結合されてい
ることを特徴とするセル。 - 【請求項３】 請求項２において、前記第一、第二、
第三及び第四トランジスタが電界効果トランジスタであ
ることを特徴とするセル。 - 【請求項４】 請求項３において、前記分離回路が第
五電界効果トランジスタを有しており、そのソース対ド
レイン経路は前記第一及び第二交差結合型インバータと
前記第一電力供給ノードとの間に結合されており、その
ゲートは前記制御端子として作用することを特徴とする
セル。 - 【請求項５】 請求項４において、前記第五電界効果
トランジスタのゲートは、更に、前記転送イネーブル信
号が前記第五電界効果トランジスタをターンオフさせ且
つ前記第一転送回路における前記第一及び第三直列トラ
ンジスタをターンオンさせるような態様で、前記転送イ
ネーブル信号を受取ることを特徴とするセル。 - 【請求項６】 請求項５において、前記第五電界効果
トランジスタの導電型が前記第一及び第三直列トランジ
スタの導電型と反対極性であることを特徴とするセル。 - 【請求項７】 請求項３において、前記第一及び第二
交差結合型インバータの各々が電界効果ドライバトラン
ジスタと負荷装置とを有しており、且つ前記分離回路が
、前記第一交差結合型インバータのドライバトランジス
タのソースと前記第一電力供給ノードとの間に結合され
たソース対ドレイン経路を具備する第五電界効果トラン
ジスタと、前記第二交差結合型インバータのドライバト
ランジスタのソースと前記第一電力供給ノードとの間に
結合されたソース対ドレイン経路を具備する第六電界効
果トランジスタとを有しており、前記第五及び第六電界
効果トランジスタのゲートは前記分離回路の前記制御端
子として共通結合されていることを特徴とするセル。 - 【請求項８】 請求項７において、前記第五及び第六
電界効果トランジスタのゲートは、前記転送イネーブル
信号が前記第五及び第六電界効果トランジスタをターン
オフし且つ前記第一転送回路における前記第一及び第三
直列トランジスタをターンオンさせるような態様で、前
記転送イネーブル信号を受取ることを特徴とするセル。 - 【請求項９】 請求項８において、前記第五及び第六
電界効果トランジスタの導電型が、前記第一及び第三直
列トランジスタの導電型と反対極性であることを特徴と
するセル。 - 【請求項１０】 請求項１において、前記第二メモリ
セルが、更に、前記第二メモリセルの前記第一及び第二
交差結合型インバータと前記第一電力供給ノードとの間
に結合された導通経路を具備すると共に制御端子を具備
する分離回路を有しており、且つ、更に、前記第二メモ
リセルの前記第一データノードと前記第二電力供給ノー
ドとの間に結合されており前記第一メモリセルのデータ
状態に応答して前記第二電力供給ノードを前記第二メモ
リセルの前記第一データノードへ結合させるために前記
第二直列回路をイネーブルさせる第二転送イネーブル信
号を受取るための制御端子を持った第三直列回路と、前
記第二メモリセルの前記第二データノードと前記第二電
力供給ノードとの間に結合されており前記第一メモリセ
ルのデータ状態に応答して前記第二電力供給ノードを前
記第二メモリセルの前記第二データノードへ結合させる
ために第四直列回路をイネーブルさせる第二転送イネー
ブル信号を受取るための制御端子を持った第四直列回路
とを有する第二転送回路が設けられており、前記第二メ
モリセルの前記分離回路の前記制御端子が、前記第二転
送イネーブル信号が前記第三及び第四直列回路をイネー
ブルさせる時間の一部の期間中前記第一電力供給ノード
から前記第二メモリセルの前記第一及び第二交差結合型
インバータを分離させるような態様で制御されることを
特徴とするセル。 - 【請求項１１】 二重格納セルにおいて第一メモリセ
ルから第二メモリセルへデータを転送する方法において
、前記第二メモリセルが第一及び第二電力供給ノード間
でバイアスされた第一及び第二交差結合型インバータを
有すると共に第一及び第二データノードを有しており、
前記第一及び第二交差結合型インバータを前記第二電力
供給ノードによってバイアスされることから切断し、第
一データ状態を格納する前記第一メモリセルに応答して
前記第一電力供給ノードへ前記第一データノードを結合
させ且つ第二データ状態を格納する前記第一メモリセル
に応答して前記第二データノードを前記第一電力供給ノ
ードへ結合することにより前記第一メモリセルの内容に
従って前記第二メモリセルへデータを書込み、前記第一
及び第二交差結合型インバータを前記第二電力供給ノー
ドによってバイアスされるべく接続させる、上記各ステ
ップを有することを特徴とする方法。 - 【請求項１２】 請求項１１において、更に、前記第
一メモリセルから前記第二メモリセルへのデータの転送
を実行すべきことを表わす第一転送イネーブル信号を受
取るステップを有しており、且つ前記書込みステップが
前記第一転送イネーブル信号に応答して実行されること
を特徴とする方法。 - 【請求項１３】 請求項１２において、前記切断ステ
ップが、前記第一転送イネーブルステップに応答して実
行されることを特徴とする方法。 - 【請求項１４】 請求項１３において、前記接続ステ
ップが前記第一転送イネーブル信号の終了を受取ること
に応答して実行されることを特徴とする方法。 - 【請求項１５】 請求項１１において、前記第一及び
第二交差結合型インバータの各々が電界効果ドライバト
ランジスタと負荷装置とを有しており、前記切断ステッ
プが、前記第一及び第二インバータの前記ドライバトラ
ンジスタのソースと前記第二供給ノードとの間に直列結
合されている分離トランジスタをターンオフさせるステ
ップを有しており、且つ前記接続ステップが、前記分離
トランジスタをターンオンさせるステップを有している
ことを特徴とする方法。 - 【請求項１６】 請求項１５において、前記二重格納
セルが、更に、前記第一電力供給ノードと前記第二メモ
リセルの前記第一データノードとの間に直列接続されて
いるソース・ドレイン経路を持った第一及び第二直列電
界効果トランジスタを有すると共に、前記第一電力供給
ノードと前記第二メモリセルの前記第二データノードと
の間に直列接続されているソース・ドレイン経路を持っ
た第三及び第四直列電界効果トランジスタを有しており
、前記第二メモリセルが、更に、第一及び第二相補的デ
ータノードを有しており、前記第一メモリセルの前記第
一データノードが前記第二直列トランジスタのゲートへ
結合されており、且つ前記第一メモリセルの前記第二デ
ータノードが前記第四直列トランジスタのゲートへ結合
されており、且つ前記書込みステップが、前記第一及び
第三直列トランジスタのゲートをオン状態にバイアスさ
せるステップを有することを特徴とする方法。 - 【請求項１７】 請求項１６において、前記分離トラ
ンジスタが前記第一及び第三直列トランジスタの導電型
と反対極性であり、且つ前記分離トランジスタのゲート
が前記第一及び第三直列トランジスタのゲートへ接続さ
れていることを特徴とする方法。 - 【請求項１８】 請求項１１において、前記第一及び
第二交差結合型インバータの各々が電界効果ドライバト
ランジスタと負荷装置とを有しており、前記切断ステッ
プが、第一及び第二分離トランジスタのゲートをオフ状
態へバイアスさせるステップを有しており、前記第一及
び第二分離トランジスタのソース対ドレイン経路は前記
第一及び第二交差結合型インバータにおけるそれぞれの
前記ドライバトランジスタのソースと前記第二電力供給
ノードとの間に結合されており、前記接続ステップが前
記第一及び第二分離トランジスタのゲートをオン状態へ
バイアスさせるステップを有することを特徴とする方法
。 - 【請求項１９】 請求項１８において、前記二重格納
セルが、更に、前記第一電力供給ノードと前記第二メモ
リセルの前記第一データノードとの間に直列接続されて
いるソース・ドレイン経路を持った第一及び第二直列電
界効果トランジスタを有すると共に、前記第一電力供給
ノードと前記第二メモリセルの前記第二データノードと
の間に直接接続されているソース・ドレイン経路を持っ
た第三及び第四直列電界効果トランジスタを有しており
、前記第二メモリセルが、更に、第一及び第二相補的デ
ータノードを有しており、前記第一メモリセルの前記第
一データノードは前記第二直列トランジスタのゲートへ
結合されており、且つ前記第一メモリセルの前記第二デ
ータノードは前記第四直列トランジスタのゲートへ結合
されており、且つ前記書込みステップが、前記第一及び
第三直列トランジスタのゲートをオン状態へバイアスさ
せるステップを有することを特徴とする方法。 - 【請求項２０】 請求項１９において、前記第一及び
第二分離トランジスタは前記第一及び第三直列トランジ
スタの導電型と反対極性であり、且つ前記第一及び第二
分離トランジスタのゲートは前記第一及び第三直列トラ
ンジスタのゲートへ接続されていることを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US661555 | 1991-02-26 | ||
| US07/661,555 US5053996A (en) | 1991-02-26 | 1991-02-26 | Dual state memory storage cell with improved data transfer circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278292A true JPH04278292A (ja) | 1992-10-02 |
Family
ID=24654104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171385A Pending JPH04278292A (ja) | 1991-02-26 | 1991-07-11 | 改良型データ転送回路を有する二重状態メモリ格納セル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5053996A (ja) |
| EP (1) | EP0501057B1 (ja) |
| JP (1) | JPH04278292A (ja) |
| DE (1) | DE69123719T2 (ja) |
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| JP2010237820A (ja) * | 2009-03-30 | 2010-10-21 | Kobe Univ | 共有キャッシュメモリとそのキャッシュ間のデータ転送方法 |
| JP2011040010A (ja) * | 2009-08-18 | 2011-02-24 | Kobe Univ | キャッシュメモリとそのモード切替方法 |
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- 1991-05-31 EP EP91304952A patent/EP0501057B1/en not_active Expired - Lifetime
- 1991-05-31 DE DE69123719T patent/DE69123719T2/de not_active Expired - Fee Related
- 1991-07-11 JP JP3171385A patent/JPH04278292A/ja active Pending
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| DE69123719T2 (de) | 1997-05-22 |
| EP0501057A3 (en) | 1993-08-11 |
| US5053996A (en) | 1991-10-01 |
| DE69123719D1 (de) | 1997-01-30 |
| EP0501057A2 (en) | 1992-09-02 |
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