JPH07201181A

JPH07201181A - 半導体メモリ装置

Info

Publication number: JPH07201181A
Application number: JP6294676A
Authority: JP
Inventors: Takeshi Komoriya; 剛小森谷; Toshiaki Masuhara; 利明増原; Osamu Minato; 修湊; Toshio Sasaki; 敏夫佐々木; Norimasa Yasui; 徳政安井; Kotaro Nishimura; 光太郎西村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-11-29
Filing date: 1994-11-29
Publication date: 1995-08-04
Anticipated expiration: 2012-06-04
Also published as: JP2616724B2

Abstract

(57)【要約】【目的】半導体メモリ装置のＤＣ電流が流れる回路を
制御して、静止状態（ＤＣ）における消費電力を微少に
する。また、クロックを少なくして、時間順序を簡単化
し、レイアウト配線も簡略化する。【構成】データ入力回路とデータ線対との間の電気信
号の伝達を制御する手段は、ライトイネーブル信号の変
化後にデータ入力回路からデータ線対に書き込みデータ
が伝達されるようにし、メモリセルへのデータの書き込
みが終了した後に、データ線対からデータ入力回路への
電気信号の伝達を遮断する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、書き込みＤＣ電流を削減して、内部直流電流
による消費電力を大幅に低減させることができる非同期
式スタティックＭＯＳメモリ装置に関するものである。

【０００２】

【従来の技術】従来のＮＭＯＳトランジスタで構成され
た非同期式スタティック型メモリ装置では、アドレス信
号に伴いＸデコーダとＹデコーダとが所定のメモリ・セ
ルを選択し、センス増幅器でそのセルに記憶された情報
を増幅して、出力バッファ回路に伝達し出力を得てい
る。次に、アドレスが変化すると、ＸデコーダとＹデコ
ーダが他のメモリ・セルを選択して、そのセルに記憶さ
れた情報を読み出し、次の出力を得る。最短サイクル・
タイムは、出力のアクセス・タイムと同一である。ま
た、チップが選択状態では、Ｘデコーダ、Ｙデコーダ、
センス増幅器、出力バッファ回路等に常時ＤＣ電流が流
れるため、きわめて大きな電力を消費している。一方、
書き込み期間中にも、全く同じようにＤＣ電流が流れて
おり、これらのＤＣ電流はサイクル・タイムに関係なく
流れている。ところで、最近、メモリ装置の周辺回路を
ＣＭＯＳ化して低電力にし、かつメモリ・セルをＮＭＯ
Ｓトランジスタと高抵抗で構成することにより、高集積
化する方法が用いられており、これによって従来のＮＭ
ＯＳトランジスタのみによるメモリ装置と比較して１／
５〜１／１０に消費電力を低減することが可能になっ
た。しかし、この場合でも、やはりメモリ・セルをＮＭ
ＯＳトランジスタで構成しているため、メモリ・セルに
常時、ＤＣ電流が流れ、全電流の約１／２を占めるまで
に至っている。

【０００３】図１は、従来のスタティック型ＭＯＳメモ
リ装置の一例を示す要部構成図である。図１において、
１はメモリ・セル群（メモリ・プレーン）で、その単位
回路（メモリ・セル）２はＮＭＯＳトランジスタ３，
４，５，６と抵抗７，８から成る。このメモリ・セル２
はワード線９を駆動するデコーダ１０でアクセスされ、
図示されないＹデコーダによりスイッチ用ＭＯＳトラン
ジスタ１３，１４がオンされると、セルの内部に記憶さ
れていた１対の情報が出力され、データ線１１，１２に
微少な電位差として現われ、スイッチ用ＭＯＳトランジ
スタ１３，１４を通してコモン・データ線１５，１６に
現われる。このコモン・データ線１５，１６に現われた
微少な電位差は、アナログ型センス増幅器１８により増
幅され、出力バッファ回路１９に伝達される。なお、Ｍ
ＯＳトランジスタ２０，２１および２２，２３はデータ
線１１，１２およびコモン・データ線１５，１６を所定
の電位に保つための負荷である。次に、書き込み時に
は、データ入力バッファ回路２４により出力端子２５，
２６に１対の高電位差をもった信号が得られ、この信号
が書き込みスイッチ用ＭＯＳトランジスタ２７，２８を
通してコモン・データ線１５，１６に現われ、さらにス
イッチ用ＭＯＳトランジスタ１３，１４を通してデータ
線１１，１２に現われる。これより先に、スイッチ用Ｍ
ＯＳトランジスタ１３，１４と２７，２８をオンにする
ための電位がそれぞれ入力端子に与えられる。さらに、
デコーダ１０によりワード線９が駆動されることによっ
て、データ線１１，１２上の電位情報がメモリ・セル２
に書き込まれる。

【０００４】

【発明が解決しようとする課題】上記の場合、次のよう
なＤＣ電流による電力消費が発生する。（１）アナログ型センス増幅器１８では、コモン・デー
タ線１５，１６に現われた微少な電位差を有する入力信
号を増幅するために、常時ＤＣ電流が流れる（センスＤ
Ｃ電流）。（２）メモリ・セル２は、フリップ・フロップ回路であ
って、いまＭＯＳトランジスタ５がオン、ＭＯＳトラン
ジスタ６がオフとすると、デコーダ１０により駆動され
たワード線９により、電源電圧Ｖｃｃからデータ線負荷
ＭＯＳトランジスタ２０、データ線１１、メモリ・セル
２のＭＯＳトランジスタ３、同じく５を通して接地電圧
ＶｓｓにＤＣ電流が流れる（メモリ・セルＤＣ電流）。（３）書き込み時には、データ入力バッファ回路２４の
出力端子２５，２６に高電位差が現われ、その１つは接
地電圧Ｖｓｓレベルになる。いま、出力端子２５がＶｓ
ｓレベルであるとすれば、電源電圧Ｖｃｃからデータ線
負荷ＭＯＳトランジスタ１３、コモン・データ線１５、
スイッチＭＯＳトランジスタ２７を通して接地電圧Ｖｓ
ｓにＤＣ電流が流れる（書き込みＤＣ電流）。従って、
読み出し中には、上記（１）と（２）によりサイクル・
タイムの長さに関係なく、これらのＤＣ電流が流れる。
また、書き込み中には、上記（２）と（３）により書き
込み信号（*ＷＥ）のパルス幅に関係なく、これらのＤ
Ｃ電流が流れる。なお、以下、負極性信号を*で示す。
本発明の目的は、このような従来の課題を解消するた
め、特に書き込みＤＣ電流の削減を行って、静止状態に
おける消費電力を微少にし、かつレイアウト配線が簡単
化され、高信頼性で動作可能な半導体メモリ装置を提供
することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリ装置は、ワード線とデータ線
対と、上記ワード線と上記データ線対との交点に配置さ
れたスタティック型メモリセルと、上記データ線対と動
作電位との間に接続された一対のデータ線負荷と、上記
ワード線を選択電位に駆動するワード線選択駆動回路と
を有し、上記メモリセルに書き込むべきデータが入力さ
れるデータ入力回路と、上記データ入力回路と上記デー
タ線対との間の電気信号の伝達を制御する手段とを有
し、上記データ入力回路と上記データ線対との間の電気
信号の伝達を制御する上記手段は、ライトイネーブル信
号の変化後に上記データ入力回路から上記データ線対へ
書き込みデータが伝達しうるようにし、上記ワード線選
択駆動回路は、上記書き込みデータが上記データ入力回
路から上記データ線対へ伝達しうるようにされた後に、
上記ワード線を選択電位に駆動するようにされ、上記ワ
ード線が選択電位に駆動され、上記メモリセルへのデー
タの書き込みが終了すべき所定の期間が経過した後に、
上記データ入力回路と上記データ線対との間の電気信号
の伝達を制御する上記手段は、上記データ線対から上記
データ入力回路への電気信号の伝達を遮断することを特
徴としている。

【０００６】

【作用】本発明の非同期式スタティック型半導メモリ装
置は、ＮＭＯＳトランジスタと高抵抗により構成された
メモリ・セルを用いて高集積化し、周辺回路にＣＭＯＳ
を用いて消費電力を減少させた装置に適用すれば、チッ
プ選択状態に流れるＤＣ電流を大幅に低減して、消費電
力をさらに減少させることができるので、その効果は極
めて大である。しかし、ＮＭＯＳトランジスタと高抵抗
により構成されたメモリ・セルと、ＮＭＯＳ周辺回路を
用いたメモリ装置に対しても、効果を奏することは勿論
である。本発明では、アドレスの変化を検出してコント
ロール・クロック回路を起動し、必要な回路を制御して
読み書き動作が終了した時点で動作を停止させることに
より、ＤＣ電流を減少させることができる。さらに、コ
ントロール・クロックの数を最低限に減らすことによ
り、クロック回路の占有する面積を小さくして、レイア
ウト配線を簡単にし、クロックのタイミングおよび時間
順序の難しさをなくしている。

【０００７】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図２から図５までは、それぞれ本発明の実施
例を示すパルス発生器およびパルス集合回路の論理図で
あり、アドレスの変化を検出してクロックを発生し、そ
れらを集合する回路を示す。図２（ａ）には、インバー
タを直列接続した入出力バッファ回路と、ナンド回路の
組み合わせからなるパルス発生器（点線内）５０が示さ
れている。アドレス入力レベルに変化があると、入力信
号が複数個のインバータを通過する際に、インバータ間
に発生する信号の伝搬遅延がパルス発生器５０において
検出され、図１１、図１２（ｃ）に示すようなパルス信
号φＰｉを発生する。なお、図１１は、本発明による読
み出し動作のタイムチャート、図１２は書き込み動作の
タイムチャートである。

【０００８】図２（ａ）のパルス発生器の構成を、図２
（ｂ）に示す。図２（ｂ）では、ＣＭＯＳトランジスタ
を用いてナンド回路を構成しているが、勿論ＮＭＯＳト
ランジスタを用いても構成することができる。図２
（ａ）に示すように、インバータの出力線５１〜５４は
それぞれ２番目と５番目、３番目と６番目に接続された
インバータの出力であるから、入力端子にハイ・レベル
信号‘Ｈ’が入力した場合には、それぞれ‘Ｈ’，
‘Ｌ’と‘Ｌ’，‘Ｈ’が左右のナンド回路に入力され
る。この場合、図２（ｂ）の左側のナンド回路ではＰＭ
ＯＳとＮＭＯＳトランジスタが１個ずつオンしてハイレ
ベルを、右側のナンド回路でもＰＭＯＳとＮＭＯＳトラ
ンジスタが１個ずつオンしてハイレベルを、それぞれ中
央のナンド回路に出力するので、中央のナンド回路では
両方のＮＭＯＳトランジスタがオンしてロー・レベルが
出力信号φＰｉとして得られる。アドレス信号が変化す
るときには、過渡レベルとなり、インバータの出力線５
１と５３、または５２と５４、どちらか２つがハイレベ
ル‘Ｈ’になる。この場合には、図２（ｂ）に示す左側
または右側のナンド回路からローレベルが出力されるの
で、中央のナンド回路はＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタが１個ずつオンして、出力信号φＰｉと
してハイレベルが得られる。アドレスの変化する過渡状
態は瞬間的にしか起らないため、出力信号φＰｉは図１
１、図１２のようなパルス波形となる。

【０００９】図２（ａ）に示すパルス発生器は、各アド
レス信号入力バッファ回路ごとに設けられている。ま
た、本発明においては、各アドレス信号入力バッファ回
路とともに、*ＷＥ（ライト・イネーブル信号）の入力
バッファ回路にも、図２（ａ）と同一のパルス発生器が
設けられる。図３に示すように、各アドレス入力バッフ
ァ回路のパルス発生器の出力信号φＰｉと、*ＷＥ入力
バッファ回路のパルス発生器の出力信号φＰｉとを集め
て、パルス集合回路に入力されると、ある一定期間だけ
出力信号φＰは低レベルになる。図４は、図３のパルス
集合回路をＣＭＯＳトランジスタで構成した場合、図５
は同じくＮＭＯＳトランジスタ（Ｄはディプレション
型、Ｅはエンハンスメント型）で構成した場合である。
パルス信号φＰｉが入力したとき、出力信号φＰを低レ
ベルに保持する時間は、図４に示す負荷ＰＭＯＳトラン
ジスタ５５の伝達定数β_Rと節点５６の容量によって定
まる。また、異なるアドレス入力信号が殆んど同時に変
化したときには、出力信号φＰの低レベルの時間が長く
保持される。この出力信号φＰによって、各回路の動作
を停止するためのスイッチ回路のコントロール・クロッ
クをリセットする。

【００１０】図４において、パルス信号φＰｉがいずれ
も入力せず、チップ・セレクト信号（*ＣＳ）のみが入
力すると（ローレベル）、ＰＭＯＳトランジスタ５５の
みがオンするため、節点５６はハイレベル‘Ｈ’とな
り、最後から２段目のインバータのＮＭＯＳトランジス
タをオンにして最終段のインバータのＰＭＯＳトランジ
スタをオンにする。これによって、パルス信号φＰｉが
入力しない期間、つまりアドレスの変化もライト信号も
入力しない時間には、パルス集合回路の出力φＰはハイ
レベル‘Ｈ’である。一方、パルス信号φＰｉが１つで
も入力すると、そのＮＭＯＳトランジスタをオンして、
初段の負荷ＰＭＯＳトランジスタ５５がオンしているに
もかかわらず、節点５６の電位をローレベル‘Ｌ’に低
下させる。これにより、最終から２段目のインバータの
ＰＭＯＳトランジスタをオンにし、最終段インバータの
ＮＭＯＳトランジスタをオンにして、出力φＰをローレ
ベル‘Ｌ’にする。パルス集合回路の出力φＰは、図１
１、図１２に示すような波形である。なお、図４のＰＭ
ＯＳトランジスタ５７は、正帰還用で、節点５６の立ち
上りの波形を整形するためのものである。図５のように
ＮＭＯＳトランジスタで構成しても、全く同一動作を行
う。しかし、ＣＭＯＳトランジスタで構成すれば、静止
状態では電流が全く流れないため、消費電力が微少です
む。なお、*ＷＥ入力バッファ回路のパルス発生器から
のパルスφＰｉもパルス集合回路の入力に加えた理由
は、所定のメモリ・セルから情報を読み出してから、ア
ドレス番地を変えることなく、そのメモリ・セルに書き
込むことができるようにするためである。さらに、所定
のメモリ・セルに書き込んでから、そのメモリ・セル自
体から読み出すことも可能となる。このパルス集合回路
の出力信号φＰを用いて、一連のコントロール・クロッ
ク回路を制御するのである。

【００１１】図６は、本発明の一実施例を示すコントロ
ール・クロックを用いたデコーダ回路の論理図であり、
図７は、本発明の一実施例を示すコントロール・クロッ
クを用いたメモリ装置の要部構成図である。また、図
８、図９および図１０は、図６と図７に用いるコントロ
ール・クロック回路の論理図である。図６において、ワ
ード・ドライバ６０によりデコーダ１０の出力をワード
線９に伝達するが、クロックφ_DCがローレベルのときに
は、ＮＭＯＳトランジスタ６０′がオフとなり、デコー
ダ１０の出力に関係なくワード線９がローレベルとなっ
て、メモリ・セルのＤＣ電流を抑止する。デコーダ１０
とワード・ドライバ６０をＣＭＯＳで構成すれば、静止
状態では消費電力は微少ですむ。

【００１２】図７において、クロックφ_SENはＮＭＯＳ
トランジスタ１８′およびＰＭＯＳトランジスタ３０，
３１を制御し、センス増幅器１８のパワーのオン，オフ
およびその出力端子６１，６２のプリチャージをコント
ロールする。次に、クロックφ_DSはＮＭＯＳトランジス
タ６３′およびＰＭＯＳトランジスタ３２，３３を制御
し、データ・ストア回路６３のパワーのオン，オフおよ
びセンス増幅器１８の出力と出力バッファ回路１９の入
力間との開閉スイッチをコントロールする。なお、デー
タ・ストア回路６３は、このセンス増幅器１８の検出し
た情報を、センス増幅器１８のパワーをオフした後も保
持して、出力バッファ回路１９に供給する。このデータ
・ストア回路６３は、ＣＭＯＳトランジスタで構成され
たフリップ・フロップ回路にすれば、静止状態では電力
消費が微少ですむ。次に、クロックφ_TR1は、ＮＭＯＳ
トランジスタ１９′を制御し、出力バッファ回路１９の
パワーをオン，オフして、この出力のハイ・インピーダ
ンス状態をコントロールする。また、クロックφ_CDは、
ＰＭＯＳトランジスタ２２，２３およびＮＭＯＳトラン
ジスタ２７，２８を制御し、コモン・データ線１５，１
６のプリチャージ、およびデータ入力バッファ回路２４
の出力とコモン・データ線１５，１６間の開閉スイッチ
をコントロールする。また、クロックφ_DIBは、ＰＭＯ
Ｓトランジスタ２４′を制御し、データ入力バッファ回
路２４のパワーをオン，オフして、この出力端子２５，
２６のプリチャージをコントロールする。

【００１３】図１１は、コントロール・クロック信号の
読み出し時のタイムチャートであり、図１２は、同じく
書き込み時のタイムチャートである。図１１において、
時間ＴＣが読み出しサイクル・タイムであり、時間ＴＡ
は読み出すために必要な回路の動作期間、時間ＴＢはそ
の後、出力バッファ回路１９とデータ・ストア回路６３
だけが動作している静止（ＤＣ動作）状態の期間であ
る。時間ＴＢの消費電力は非常に少なく、また時間ＴＡ
は消費電力が一定しているので、サイクル・タイムＴＣ
が長くなるとそれだけ時間ＴＢが長くなり、サイクル・
タイムの平均消費電力は少なくなる。図１２において、
時間ＴＣは書き込み（*ＷＥ）信号が書き込み用のロー
レベル‘Ｌ’の期間であり、時間ＴＡは書き込みに必要
な回路の動作期間であり、時間ＴＢは書き込み終了後の
静止（ＤＣ動作）状態の期間である。時間ＴＢの消費電
力は非常に少なく、また読み出し時と同じように、時間
ＴＡは一定しているので、*ＷＥ信号のローレベルの幅
が長くなると、それだけ時間ＴＢが長くなり、書き込み
の平均消費電力は少なくなる。

【００１４】次に、図６、図７および図１１により、ス
タンド・バイ時と読み出し時の動作を説明する。スタン
ド・バイ時と読み出し時の動作を説明する。スタンド・
バイ時には、クロックφ_DC，クロックφ_SEN，クロック
φ_DS，クロックφ_TR1，クロックφ_CD，クロックφ_WLが
ローレベルになり、クロックφ_DIBのみがハイレベルに
なる。すなわち、図６のワード・ドライバ６０と図７の
センス増幅器１８、データ・ストア回路６３をパワー・
オフにし、出力バッファ回路１９の出力をハイ・インピ
ーダンス状態にし、データ入力バッファ回路２４の出力
端子２５，２６をプリチャージする。また、センス増幅
器１８の出力、およびコモン・データ線１５，１６をプ
リチャージする。センス増幅器１８の出力は、出力バッ
ファ回路１９の出力に直結し、データ入力バッファ回路
２４の出力は、コモン・データ線１５，１６から切り離
す。

【００１５】次に、読み出し時には、先ずクロックφ
_TR1がハイレベルになり、出力バッファ回路１９をハイ
・インピーダンス出力状態から正常のバッファ状態にす
る。クロックφＰｉによりクロックφＰがローレベルか
らハイレベルになると、クロックφ_DCがハイレベルとな
り、ワード・ドライバ６０をパワー・オンして、ワード
線９がデコーダ１０の出力により選択される。ワード線
９が選択され始めると、クロックφ_SENがハイレベルと
なり、センス増幅器１８の出力端子６１，６２をプリチ
ャージより解除して、センス増幅器１８をパワー・オン
する。この時点では、クロックφ_DSがローレベルである
ため、センス増幅器１８の出力は、出力バッファ回路１
９の入力に直結され、この状態では出力バッファ回路１
９はセンス増幅器１８の出力にもとづいて出力を与え
る。センス増幅器１８が正しい情報を検出して出力バッ
ファ回路１９にこの情報を伝達し始めた頃、クロックφ
_DSがハイレベルとなり、この情報をデータ・ストア回路
６３に保持して、センス増幅器１８の出力を出力バッフ
ァ回路１９の入力から切り離す。この時点で、クロック
φ_DCがローレベルとなるので、ワード・ドライバ６０は
パワー・オフし、ワード線９がローレベルになり、メモ
リ・セルのＤＣ電流を阻止する。同時に、クロックφ
_SENがローレベルになり、センス増幅器１８をパワー・
オフし、センスＤＣ電流を阻止するとともに、この出力
端子６１，６２をプリチャージする。読み出し中は、ク
ロックφ_CDはローレベルに、またクロックφ_DIBはハイ
レベルに、それぞれ維持される。これによって、読み出
し静止（ＤＣ）状態（時間ＴＢ）では、データ・ストア
回路６３と出力バッファ回路１９だけがＤＣ動作状態と
なり、消費電力はきわめて低減される。

【００１６】次に、図６、図７および図１２により、書
き込み時の動作を説明する。書き込み時には、書き込み
信号（*ＷＥ）がローレベルになると、パルスＰｉによ
ってクロックφＰがローレベルからハイレベルに変り、
クロックφ_SEN，クロックφ_DS，クロックφ_TR1はローレ
ベルとなる。これにより、センス増幅器１８、データ・
ストア回路６３はパワー・オフされ、出力バッファ回路
１９はハイ・インピーダンス出力状態を維持する。すな
わち、書き込み時には、先ずクロックφ_TR1がローレベ
ルとなり、出力バッファ回路１９をハイ・インピーダン
スにする。そして、クロックφ_CDがハイ・レベルになる
と、コモン・データ線１５，１６のプリチャージが解除
され、コモン・データ線１５，１６がデータ入力バッフ
ァ回路２４の出力に直結される。この時点では、クロッ
クφ_DIBはハイレベルであるため、データ入力バッファ
回路２４の出力はプリチャージされている。そして、ク
ロックφＰがハイレベルになると、クロックφ_DCがハイ
レベルとなり、ワード・ドライバ６０がパワー・オンさ
れる。デコーダ１０により、選択されたワード線９がハ
イレベルになる頃に、クロックφ_DIBがローレベルにな
り、データ入力バッファ回路２４がパワー・オンされ
る。これにより、出力端子２５，２６に出力信号が現わ
れ、コモン・データ線１５，１６、データ線１１，１２
を通して選択されたメモリ・セル２に書き込まれる。

【００１７】メモリ・セルへの書き込みが終了した頃
に、クロックφ_WLをハイレベルにし、クロックφ_CDをロ
ーレベルにして、コモン・データ線１５，１６をデータ
入力バッファ回路２４の出力から切り離すことにより、
書き込みＤＣ電流を阻止する。同時に、コモン・データ
線１５，１６をプリチャージする。また、クロックφ
_DIBをハイレベルにして、データ入力バッファ回路２４
をパワー・オフにし、この出力端子２５，２６をプリチ
ャージする。さらに、クロックφ_DCをローレベルにし
て、選択されたワード線９をローレベルにする。これに
よって、メモリ・セル２のＤＣ電流を阻止する。なお、
クロックφＰがローレベルになると、クロックφ_WLもロ
ーレベルとなる。このようにして、書き込みＤＣ動作状
態（時間ＴＢ）では、メモリ・セル書き込みの終了状態
であるため、消費電力はきわめて低減される。

【００１８】次に、コントロール・クロック回路の動作
を、図８〜図１２により説明する。図８は、ワード・ド
ライバ６０のＭＯＳトランジスタ６０′を制御するクロ
ックφ_DCの発生論理を示しており、また図９は、センス
増幅器１８のＭＯＳトランジスタ１８′、３０、３１を
制御するクロックφ_SENと、データ・ストア回路６３の
ＭＯＳトランジスタ６３′、３２、３３を制御するクロ
ックφ_DSの発生論理を示し、また図１０は、出力バッフ
ァ回路１９のＭＯＳトランジスタ１９′を制御するクロ
ックφ_TR1と、データ入力バッファ回路２４のＭＯＳト
ランジスタ２４′を制御するクロックφ_DIBと、コモン
・データ線１５，１６のスイッチＭＯＳトランジスタ２
２，２３，２７，２８を制御するクロックφ_CDと、さら
にクロックφ_DCを制御するクロックφ_WLとの発生論理を
示す。なお、チップ動作中に、クロックφＰがローレベ
ルになると、クロックφ_TR1を除く全てのクロックはリ
セットされる。クロックφ_TR1は、*ＷＥ信号か*ＣＳ信
号をローレベルからハイレベルにすることにより、リセ
ットされる。

【００１９】先ず、図１０において、書き込み中には、
図１２に示すように*ＷＥはローレベルであり、クロッ
クφＰはハイレベル、*ＣＳはローレベルであるから、
インバータ８１、ノア・ゲート８２を経由したクロック
φ_TR1はローレベルになる。また、クロックφＰのハイ
レベルがアンド・ゲート８６，８９、遅延回路７１，７
２を通過してもハイレベルであるため、クロックφ_DIB
とクロックφ_WLはいずれもハイレベルとなる。さらに、
*ＷＥ，*ＣＳのローレベルが、ノア・ゲート８３、８
５、インバータ８４を通過することにより、クロックφ
_CDはローレベルとなる。このような状態は、図１２の時
間ＴＢの状態に合致する。次に、図９において、読み出
し時には、クロックφＰはハイレベル、ＷＥはハイレベ
ルであるから、ナンド・ゲート７７、ノア・ゲート７８
を経由したクロックφ_SENはローレベルとなり、遅延回
路７０、インバータ７９、アンド・ゲート８０を経由し
たクロックφ_DSはハイレベルとなる。この状態は、図１
１の時間ＴＢの状態に合致する。

【００２０】また、図８において、読み出し時には、ク
ロックφＰはハイレベル、クロックφ_WLはローレベル、
クロックφ_DSはハイレベルであるから、オア・ゲート７
３、ナンド・ゲート７４、インバータ７５で同一レベル
が保持され、アンド・ゲート７６を経由したクロックφ
_DCはローレベルとなる。この状態は、図１１の時間ＴＢ
の状態に合致する。このように、図６、図７の半導体メ
モリ装置においては、実際の読み書き動作時間（ＴＡ）
は一定であるため、サイクル・タイム（ＴＣ）が長くな
るほど、平均電力は低下する。センス増幅器１８はラッ
チ式でないため、クロックφ_SENおよびクロックφ_DSが
遅れて起動しても、アクセス・タイムには殆んど影響を
与えない。また、クロックの数は、完全なクロック式メ
モリ装置では、１８個以上必要であるのに対して、図
６、図７の回路ではクロックが６個ですむので、占有面
積は完全なクロック式では、チップの１０％も必要とな
るのに対して、本発明では３％ですむ。このため、本発
明のメモリ装置では、レイアウト配線が簡単化され、ク
ロック信号の時間順序の複雑さがなくなり、簡単とな
る。

【００２１】

【発明の効果】以上説明したように、本発明によれば、
内部コントロール・クロック回路により、ＤＣ電流が流
れる回路を制御するので、静止状態（ＤＣ状態）におけ
る消費電力は微少となる。また、クロックが少なくてす
むため、時間順序が簡単となり、レイアウト配線も簡単
化され、信頼性の高い、低消費電力のメモリ動作が可能
となる。

【図面の簡単な説明】

【図１】従来の半導体メモリ装置の要部構成図である。

【図２】本発明に用いるパルス発生器の構成図である。

【図３】本発明に用いるパルス集合回路（その１）の構
成図である。

【図４】同じく本発明に用いるパルス集合回路（その
２）の構成図である。

【図５】同じく本発明に用いるパルス集合回路（その
３）の構成図である。

【図６】本発明の一実施例を示すデコーダ回路の構成図
である。

【図７】本発明の一実施例を示す半導体メモリ装置の要
部構成図である。

【図８】図６に用いられるコントロール・クロック回路
の論理図である。

【図９】図６、図７に用いられるコントロール・クロッ
ク回路の論理図である。

【図１０】図７に用いられるコントロール・クロック回
路の論理図である。

【図１１】本発明の読み出し時のクロック信号のタイム
チャートである。

【図１２】本発明の書き込み時のクロック信号のタイム
チャートである。

【符号の説明】

２…メモリ・セル、９…ワード線、１０…デコーダ、１
１，１２…データ線、１５，１６…コモン・データ線、
１８…センス増幅器、１９…出力バッファ回路、２０，
２１…データ線負荷ＭＯＳトランジスタ、２２，２３…
コモン・データ線プリチャージＭＯＳトランジスタ、２
４…データ入力バッファ回路、５０…パルス発生器、６
０…ワード・ドライバ、３０，３１…出力端子のプリチ
ャージＭＯＳトランジスタ、６３…データ・ストア回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木敏夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者安井徳政東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者西村光太郎東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】ワード線と、データ線対と、上記ワード線と上記データ線対との交点に配置されたス
タティック型メモリセルと、上記データ線対と動作電位との間に接続された一対のデ
ータ線負荷と、上記ワード線を選択電位に駆動するワード線選択駆動回
路とを有し、上記メモリセルに書き込むべきデータが入力されるデー
タ入力回路と、上記データ入力回路と上記データ線対との間の電気信号
の伝達を制御する手段とを有し、上記データ入力回路と上記データ線対との間の電気信号
の伝達を制御する上記手段は、ライトイネーブル信号の
変化後に上記データ入力回路から上記データ線対へ書き
込みデータが伝達しうるようにし、上記ワード線選択駆動回路は、上記書き込みデータが上
記データ入力回路から上記データ線対へ伝達しうるよう
にされた後に、上記ワード線を選択電位に駆動するよう
にされ、上記ワード線が選択電位に駆動され、上記メモリセルへ
のデータの書き込みが終了すべき所定の期間が経過した
後に、上記データ入力回路と上記データ線対との間の電
気信号の伝達を制御する上記手段は、上記データ線対か
ら上記データ入力回路への電気信号の伝達を遮断するこ
とを特徴とする半導体メモリ装置。