KR100298522B1 - 다중포트메모리셀을구현하는데이타처리시스템및그방법 - Google Patents

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포만 제프리 엘
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Abstract

본 발명의 데이타 처리 시스템은 다중 포트 메모리 셀 및 그 제어 방법을 구현한다. 단일 클럭 신호에 응답하여, 셀은 단일 클럭 사이클 동안의 비병행적인 시간격 동안에 액세스된다. 클럭 사이클 동안의 각 액세스는 서로 다른 라인을 통해서 행해진다.

Description

다중 포트 메모리 셀을 구현하는 데이타 처리 시스템 및 그 방법{METHOD AND APPARATUS FOR SINGLE CLOCKED, NON-OVERLAPPING ACCESS IN A MULTI-PORT MEMORY CELL}
본 발명은 전반적으로 데이타 처리 시스템에 관한 것으로서, 특히, 데이타 처리 시스템에서의 메모리에 관한 것이다.
기술이 발전함에 따라, 보다 많은 정보를 저장하고 그 정보를 보다 신속하게 전송할 수 있는 새로운 반도체 메모리 소자가 요구되었다. 그러한 메모리 소자중의 하나로서, 현재의 데이타 처리 시스템에서 요구하는 효율적인 방법으로 데이터를 제공하는 듀얼 포트 메모리(dual-port memory)가 있다. 이 듀얼 포트 메모리에 있어서, 메모리의 내용(contents)이 서로 다른 소스로부터 병행적으로 액세스할 수 있도록 두 개의 포트가 마련된다. 그와 같은 듀얼 포트 메모리 셀의 일례가 도 1에 도시되어 있다.
도 1에 도시한 듀얼 포트 메모리 셀에 있어서, 트랜지스터(106, 108, 110, 112)는 메모리 셀내의 데이터를 저장하는 래치를 구성한다. 한편, 트랜지스터(104, 102, 114, 116)는 데이터가 메모리 셀내에 저장되도록 하거나, 그 메모리 셀로부터데이터를 판독하는 전송 소자(pass device)를 구성한다. "래치"로서 기능하는 트랜지스터 또는 "전송 소자"로 기능하는 트랜지스터를 선택적으로 인에이블(enable)시킴으로써, 데이터는 메모리 셀내에 저장되거나 메모리 셀로부터 판독되거나 한다.
그러한 듀얼 포트 메모리 셀에 있어서, 2개의 전송 소자가 (예를 들면, 노드 N0와 같은) 노드에 전류를 병행적으로 잠재적으로 전송할 수도 있다. 이 경우, 노드 N0에서 두 개의 전송 소자(114, 116)가 메모리 셀 래치(106, 108)에 결합되어 있다. 그 결과, 두 개의 전송 소자를 통하여 노드 N0에 흐르는 전류는 하나의 전송 소자에 비하여 2배가 되기 때문에, 전송 소자와 NFET 래치소자 사이의 베타 비(beta ratio)는 2배만큼 증가하여야 한다. 그와 같이 증가된 베타 비에 의해서 회로 영역이 더욱 필요하게 됨으로써, 회로의 제조비용은 증가하게 된다. 포트의 개수의 증가로 인해 노드를 흐르는 전류가 증가하는 예가, 예를 들면, Podlesny씨 등에게 허여된 미국특허 제 5,657,291 호 명세서에 "Multi-port Register File Memory Cell Configuration for Read Operations, at c.2, 11.25f"라는 명칭으로 개시되어 있다.
따라서, 그러한 듀얼 포트 메모리에 통상적으로 관련된 기능성을 유지하면서, 회로 영역의 필요성을 줄이는 듀얼 포트 메모리를 액세스하는 장치 및 방법을 제공할 필요가 있다.
앞서 언급한 필요성이 본 발명에 의해 충족된다. 제 1 실시 형태에 따라 정보를 저장하는 장치가 제공된다. 이 장치는, 접속된 제 1 및 제 2 라인을 경유하여 액세스가능한 래치를 가지는 메모리 셀을 구비한다. 이들 제 1 및 제 2 라인에는 메모리 셀 제어 회로가 접속되어 있다. 이 메모리 셀 제어 회로는 제 1 및 제 2 클럭 제어 신호에 응답하여 래치로의 액세스를 제어하여, 액세스 동작이 임의의 시간에 제 1 및 제 2 라인중의 어느 하나만을 통해서 행해지도록 한다. 제 1 라인이 단정되는 시간격의 적어도 일부 동안에, 제 2 라인이 복구된다.
다른 측면에서, 클럭 신호에 응답하여 제 1 및 제 2 타이밍 신호를 발생하는 제어 회로가 제공된다. 이 클럭 신호는 제 1 및 제 2 상태를 가지며, 제 1 및 제 2 타이밍 신호 또한 제 1 및 제 2 상태를 가진다. 제어 회로는 제 1 및 제 2 상태를 가지는 클럭 신호의 적어도 일부가 병행적으로 발생한 것에 관계없이, 제 1 및 제 2 타이밍 신호중의 어느 하나만이 제 1 상태에 있는 시간격 동안 래치로의 액세스를 제한한다.
또 다른 측면에서, 제 1 및 제 2 타이밍 신호가 각각 제 1 및 제 2 상태를 가질 경우, 제 1 라인을 통해 액세스되고, 제 1 및 제 2 타이밍 신호가 각각 제 2 및 제 1 상태를 가질 경우는, 제 2 라인을 통해 액세스되는 래치가 제공된다. 또한, 제 1 및 제 2 라인중의 어느 하나는, 라인중의 다른 하나가 액세스되는 시점의 적어도 일부 동안에 복원된다.
또한, 제 4 실시 형태에 따라 제 1 및 제 2 라인을 이용하여 메모리 셀 래치를 액세스하는 방법이 제공된다. 이 방법은 제 1 시간격 동안 제 1 라인을 통해 메모리 셀 래치를 액세스하는 단계와, 제 2 시간격 동안 제 2 라인을 통해 메모리 셀래치를 액세스하는 단계와, 제 2 시간격 동안에 제 1 라인을 복원하는 단계와, 제 1 시간격 동안에 제 2 라인을 복원하는 단계를 포함한다. 여기서, 제 2 시간격은 제 1 시간격과 병행적으로 발생하지 않는다.
다른 측면에서, 클럭 신호에 응답하여 제 1 및 제 2 타이밍 신호를 발생하는 방법이 제공된다. 제 1 타이밍 신호에 응답하여 제 1 라인을 통한 액세스가 행해지고, 제 2 타이밍 신호에 응답하여 제 2 라인을 통한 액세스가 행해진다.
또 다른 측면에서, 클럭 신호에 응답하여 제 1 및 제 2 타이밍 신호를 발생하는 방법이 제공된다. 이러한 제 1 및 제 2 타이밍 신호는 제 1 및 제 2 상태를 가지며, 병행적인 시간격 동안의 적어도 일부에서 제 1 및 제 2 상태를 가지는 클럭 신호의 발생에 관계없이, 비병행적인(non-concurring) 시간격에서 단정된다. 래치는 제 1 타이밍 신호가 제 1 상태에 있는 시간격 동안에 제 1 라인을 통하여 액세스된다. 또한 래치는 제 2 타이밍 신호가 제 1 상태에 있는 시간격 동안에 제 2 라인을 통하여 액세스된다. 제 1 라인은 제 2 타이밍 신호가 제 1 상태에 있는 시간격 동안에 복원된다. 제 2 라인은 제 1 타이밍 신호가 제 1 상태에 있는 시간격 동안에 복원된다. 그 결과, 단일 라인을 통하여 메모리 셀에 액세스하는 것에 비하여, 액세스 사이클 시간이 감소된다. 또한, 다중 비트선을 통하여 메모리 셀에 병행적으로 액세스하는 것에 비하여, 래치 전류가 감소된다.
전술한 내용은 본 발명의 특징 및 기술적인 이점을 개략적으로 설명한 것으로, 후술하는 본 발명의 상세한 설명을 보다 쉽게 이해할 수 있다. 본 발명의 청구항을 구성하는 본 발명의 부가적인 특징 및 이점은 후술된다.
도 1은 종래의 듀얼 포트 메모리 셀을 도시한 회로도.
도 2는 본 발명의 일 실시예에 따른 데이타 처리 시스템을 도시한 블럭도.
도 3은 도 2에 도시한 RAM의 상세한 블록도.
도 4는 도 3에 도시한 워드선 드라이버의 상세한 회로도.
도 5는 도 4에 도시한 워드선 드라이버의 입출력 신호 사이의 관계를 도시한 타이밍도.
도 6은 타이밍 신호의 비활성 상태 및 활성 상태를 도시한 타이밍도.
도 7은 다양한 방법으로 메모리 셀로 액세스할 때 발생되는 복수의 파형을 도시한 타이밍도.
도면의 주요 부분에 대한 부호의 설명
200 : 데이터 처리 시스템 210 : CPU
212 : 시스템 버스 216 : ROM
218 : 입/츨력(I/O) 어댑터 220 : 디스크 저장 장치
234 : 통신 어댑터 302 : 워드선 디코더
304 : 메모리 셀 306 : 비트선 디코더
308 : 입/출력 회로 310 : 워드선 드라이버
본 발명에 있어서는, 많은 양의 회로 영역을 필요로 하지 않고 듀얼포트 메모리 셀을 효율적으로 구현하도록 워드선 드라이버 회로와 동작 방법이 설계되어 있다. 본 발명의 일 실시예에 있어서, 듀얼 포트 메모리 셀의 제 1 포트가 타이밍 사이클의 제 1 부분에서 액세스되고, 듀얼 포트 메모리 셀의 제 2 포트가 타이밍 사이클의 제 2 부분에서 액세스된다. 이들 타이밍 사이클을 제 1 액세스 부분 및 제 2 액세스 부분으로 분할함으로써, 제 2 워드선의 미사용시에 제 1 워드선이 인에이블될 수 있고, 제 1 워드선의 미사용시에 제 2 워드선이 인에이블될 수 있다. 이러한 규약이 사용될 경우, 메모리 셀내의 래치의 노드는 동시에 전송 소자 및 전하 소싱(sourcing)을 결코 가질 수 없게 된다. 따라서, 메모리 셀내의 소자들은 판독 장애를 방지하기 위해서 사이즈가 클 필요가 없다.
전술한 규약을 만족시키기 위해서, 본 발명은 이들 워드선을 인에이블시키는 데에 단일 클럭이 사용될 때에도, 제 1 워드선 및 제 2 워드선이 항상 실질적으로 위상 어긋남(out of phase)을 갖도록 보장한다.
도 7을 참조하면, 본 발명의 구성이 보다 상세하게 이해될 것이다. 도 7(a)의 파형예는, 단일 워드선 WL0및 단일 비트선 BL0을 가지는 메모리 셀을 나타낸다. 제 1 시간격, 즉 T0 ∼ T1 동안, 워드선 상에 신호가 단정되어 메모리 셀이 비트선 BL0을 통해 액세스될 수 있다. 즉, 제 2 시간격 T1 ∼ T2 동안에 그 비트선 BL0은 복원된다. 제 3 시간격, 즉 T2 ∼ T3 동안에 워드선 상에 신호가 다시 단정된다(도7(a)의 제 3 파형 참조). 여기서, 신호가 워드선 0상에 단정되는 다른 경우는 도 7(a)의 제 1 파형과 같이 도시할 수 있는 것에 주목하여야 한다. 그러나, 도 7(a)의 제 3 파형은 신호가 제 2 워드선 상에 단정되는 것을 예시하기 위한 것으로, 도 7(b) 및 도 7(c)의 파형예와 유사하다. 제 4 시간격, 즉 T3 ∼ T4 동안에 그 비트선은 다시 복원된다.
도 7(b)에 도시한 파형예는, 두 개의 워드선 WL0, WL1및 두 개의 비트선 BL0, BL1을 가지는 메모리 셀로의 두 개의 병행적인 액세스를 예시하고 있다. 제 1 시간격 T0 ∼ T1 동안에, 하나의 신호가 워드선 0상에 단정되고, 다른 신호가 워드선 1상에 단정되어, 메모리 셀은 두 비트선 BL0, BL1을 통해서 병행적으로 액세스된다. 제 2 시간격 T1 ∼ T2 동안에는 양 비트선이 복원된다. 분명히, 메모리 셀로의 이들 두 개의 액세스 타이밍은 전술한 단일 포트 메모리 셀에 대한 도 7(a)의 파형예에서 설명한 두 개의 액세스 타이밍보다 훨씬 빠르다. 즉, 두 개의 병행적인 액세스를 가지는 이중 포트 메모리 셀에 있어서, 이들 액세스는 시점 T1 동안에 완료된다. 반면, 두 개의 액세스를 가지는 단일 포트에 있어서는, 이들 액세스는 시점 T3 까지 완료되지 않는다. 그러나, 제 2 의 경우에 있어서 액세스가 병행적으로 발생하기 때문에, 이중 포트 메모리 셀에 대한 메모리 셀 래치에서의 NFET는 단일 포트 메모리 셀의 래치에 대한 NFET의 사이즈보다 두배가 되어야 한다.
도 7(c)에 도시한 파형은, 본 발명에 따라 이중 포트 메모리 셀로의 두 개의 비병행적인 액세스를 도시한다. 제 1 시간격 T0 ∼ T1 동안 메모리 셀이 비트선 0를 통해 액세스되도록 신호가 워드선 0에 단정된다. 제 2 시간격 T1 ∼ T2 동안에는 비트선 BL0가 복원되고, 동시에, 메모리 셀은 워드선 1을 통해 단정된 신호에 응답하여 비트선 1을 통해 액세스된다. 그후, 제 3 시간격 T2 ∼ T3 동안 비트선 1이 복원된다. 도 7에는 예시되어 있지 않지만, 메모리 셀은 비트선 1이 복원되는 시간격 T2∼T3 동안에 비트선 0을 통해서 다시 한번 액세스될 수 있다. 따라서, 도 7(c)의 파형에 있어서, 메모리 셀은 두 개의 비트선을 통해 비병행적으로(즉, 1회째는 하나의 비트선을 통해, 2회째는 다른 비트선을 통해) 액세스되고, 제 2 액세스는 도 7(a)의 파형예에 도시한 바와 같이, 두 개의 연속적인 액세스를 가지는 단일 포트의 경우에 비하여 훨씬 빠르게 종료된다. 그러나, 두 개의 비트선을 통한 비병행적인 액세스는 도 7의 제 2 세트의 파형에 예시한 바와 같이, 두 개의 비트선을 통한 두 개의 병행적인 액세스보다 느리다. 한편, 그러나, 두 개의 병행적 액세스에 비해 비병행적 액세스의 경우에 래치 전류가 감소된다.
디음에, 본 발명의 동작을 보다 상세하게 설명한다. 그러나, 이러한 논의에 앞서, 본 발명의 연결관계에 대하여 상세히 설명한다.
연결관계에 대한 설명
다음 설명에 있어서, 특정한 워드 또는 바이트 길이 등의 다수의 특정한 세부 사항이 본 발명의 완전한 이해를 도모하고자 제공된다. 그러나, 본 기술 분야의 당업자라면 그러한 특정한 세부사항없이도 본 발명을 실시할 수 있음은 자명할 것이다. 다른 예에서는, 불필요한 세부 사항으로 본 발명이 모호해지는 것을 방지하기 위해, 잘 알려진 회로는 블록도 형태로 도시하였다. 대부분의 경우, 타이밍 고려사항 등에 관련하는 세부 사항은 본 발명의 명확환 이해에 불필요하거나 관련 분야에서의 당업자의 기술 범위내에 있는 한 생략하였다. 또한, 본 발명의 구현을 설명하는 데에 있어서, "단정(assert)" 및 "부정(negate)"이라는 용어가 "액티브 하이(active high)" 및 "액티브 로우(active low)"논리 신호와 혼합하여 사용될 때의 혼란을 피하기 위해서 사용된다. 예를 들면, 도 4에 있어서, P1WL 및 P2WL 신호는 "액티브 하이"이고, INTWL1 및 INTWL2 신호는 "액티브 로우"이다. 용어 "단정"이란 논리 신호나 레지스터 비트가 활성(또는, 논리 참) 상태로 되는 것을 나타내는 데에 사용되고, "부정"은 논리 신호나 레지스터 비트가 비활성(또는, 논리 거짓) 상태로 되는 것을 나타내는 데에 사용된다. 부가적으로, 값 앞에 "$"심볼을 두어 16 진수값임을 나타낼 수 있다.
또한, 소정 시간 동안에, 예를 들면 제 1 신호를 활성 상태로 하고 제 2 신호를 비활성 상태로 하거나(일 실시예), 또는 대응하는 시간 동안에 제 1 신호를 비활성 상태로 하고, 제 2 신호를 활성 상태로 하는 등 하나의 논리 기능을 여러 가지 형태로 구현할 수 있다는 것은 잘 알려진 사실이다. 마찬가지로, 제 1 실시예에서는 제 1의 소정 시간 동안에, 제 1 신호를 비활성 상태로 하고, 제 2 실시예에 있어서는, 해당하는 제 1 시간 동안에 제 1 신호를 활성 상태로 하고, 해당하는 제 2 시간 동안에는 제 1 신호를 활성 상태로 한다. 또, 부가적인 상태, 즉, 하이레벨의 논리 신호도 로우레벨의 논리 신호도 아닌 제 3 상태가 신호를 수신하는 노드에 단정되지만, 고 임피던스가 그 노드에 존재하는 것을 이해하여야 한다. 그러한 부가적 상태는 주어진 논리 기능을 달성하는 데에 사용될 수도 있다. 따라서, 후술하는 청구항에 있어서 기능적인 제한 및 구조적인 제한이 상기 실시예에서 설명한 신호의 활성 상태 및 비활성 상태로 부당하게 한정되어서는 안된다.
본 발명에 따른 각 실시예에 대한 연결 관계에 대하여 이하에 상세히 설명한다. 여기서, 각 특징의 동작이 순서적으로 상세히 설명되는 것에 주의하길 바란다.
도 2를 참조하면, 본 발명에 사용될 수 있는 데이타 처리 시스템(200)의 블럭도가 도시되어 있다. 이 데이타 처리 시스템(200)은 PowerPC 마이크로프로세서("PowerPC" 는 IBM 사의 상표이다)와 같은 CPU(210)를 가진다. 이 PowerPC 마이크로프로세서는 「The PowerPC Architecture: A Specification for a New Family of RISC Processors」, 2d edition, 1994, Cathy May, et al. Ed.,를 따르며, 이 문헌은 본 명세서에서 참조로서 인용된다. PowerPC 마이크로프로세서의 보다 세부적인 구현은 "PowerPC 604 RISC Microprocessor Users Manual", 1994, IBM Corporation에 개시되어 있으며, 이 문헌은 본 명세서에서 참조로서 인용된다. 본 발명의 히스토리 버퍼(history buffer)(도시하지 않음)는 CPU(210)에 내장된다. 이 CPU(210)는 시스템 버스(212)에 의해서 다양한 다른 구성 요소와 결합되어 있다. 시스템 버스(212)에는 판독 전용 메모리(ROM)(216)가 결합되어 있어서, 데이타 처리 시스템(200)의 특정의 기본적인 기능을 제어하는 BIOS(basic input/output system)를 가진다. 또한, 랜덤 액세스 메모리(RAM)(241), I/O 어댑터(218) 및 통신 어댑터(234)가 시스템 버스(212)에 결합되어 있다. I/O 어댑터(218)는 디스크 저장 장치(220)와 통신하는 SCSI(small computer system interface) 어댑터일 수 있다. 통신 어댑터(234)는 버스(212)를 외부 네트워크와 상호 접속시켜 데이타 처리 시스템이 다른 시스템과 통신하도록 한다. 입/출력 소자는 또한 사용자 인터페이스 어댑터(222) 및 디스플레이 어댑터(234)를 경유하여 시스템 버스(212)에 접속되어 있다. 키보드(224), 트랙 볼(track ball)(232), 마우스(226) 및 스피커(228)가 모두 사용자 인터페이스 어댑터(222)를 경유하여 시스템 버스(212)에 상호 접속되어 있다. 디스플레이 모니터(238)는 디스플레이 어댑터(234)에 의해 시스템 버스(212)에 접속되어 있다. 이러한 방식으로, 사용자는 키보드(224), 트랙 볼(232) 또는 마우스(226)를 통하여 시스템에 데이터를 입력할 수 있고, 스피커(228) 및 디스플레이 모니터(238)를 통하여 시스템으로부터 출력을 수신할 수 있다. 부가적으로, AIX("AIX"는 IBM사의 상표이다)와 같은 오퍼레이팅 시스템이 도 2에 도시한 다양한 구성 요소의 기능을 총괄하는 데에 사용된다.
도 3에서는 도 2에 도시한 RAM(214)을 보다 상세히 도시하고 있다. 메모리(214)는 워드선 디코더(wordline decoder)(302), 복수의 메모리 셀(304), 비트선 디코더(bitline decoder)(306), I/O 회로(308) 및 워드선 드라이버(310)로 구성된다. 워드선 디코더(302)는 워드선 드라이버(310)에 결합되어, 복수의 디코딩된 데이터를 공급한다. 워드선 드라이버(310)는 복수의 메모리 셀(304)에 결합되어, 복수의 디코딩된 데이터를 공급한다. 또한, 비트선 디코더(306)는 복수의 메모리 셀(304)에 결합되어 디코딩되었거나 또는 디코딩될 데이터를 전달한다. I/O 회로(308)는 비트선 디코더(306)에 결합되어, 비트선 디코더(306)에 데이터를 전달하고 그 데이터에 대응하는 값을 결정한다.
도 4에서는 워드선 드라이버(310)의 일부를 도시하고 있다. 워드선 드라이버(310)는 포트 1의 워드선을 구동시키는 제 1 부분 P1과 포트 2의 워드선을 구동시키는 제 2 부분 P2을 포함한다. 제 1 부분 P1은 전도성 전극(conducting electrodes)을 가지는 직렬 접속된 4개의 FET로 구성된다. 제 1 부분 P1에 있어서, 상부 FET(470)는 PFET이고, 남은 3개의 FET(468, 466 및 460)는 NFET이다. NFET(460)는 접지에 접속된 하나의 전도성 전극을 가진다. NFET(460) 및 PFET(470)의 변조 전극(modulating electrode)은 클럭 신호 CLK를 수신하는 라인에 접속되어 있다. NFET(468)의 변조 전극은 인에이블 신호 P1N를 수신하는 라인에 접속되어 있다. 인버터(462, 464)는 직렬로 접속되어 있고, 인버터(462)로의 입력은 클럭 신호를 수신하는 라인에 접속되어 있다. 그리고, 인버터(464)의 출력은 NFET(466)의 변조 전극에 접속되어 있다. 인버터(464)로부터 출력된 신호는 타이밍 신호 CLK1이라고 칭한다. 또한, NFET(468) 및 PFET(470)의 전도성 전극의 상호 접속에 의해 형성된 노드는 인버터(474)의 입력에 접속되어 있다. 평가 시간격 동안의 인버터(474)에 의해 출력된 논리 P1WL 신호의 상태는 각 신호 CLK, CLK1 및 P1N의 논리 조합에 의해서 결정된다(인버터(474)에 의해 지연되었을지라도). 그러나, 프리챠지(precharge) 동안에는, P1WL 신호가 CLK 신호( 및 인버터 지연)만에 응답하여 하이 레벨로 리셋되는 것에 주목하길 바란다. 인버터(474)의 출력은 또한 472의 변조 전극에 다시 접속되어 있다. 이 472의 전도성 전극의 하나는 전원 전압 Vdd에 접속되어 있고, 다른 하나는 인버터(474)의 입력에 접속되어 있다.
워드선 드라이버(310)의 제 2 부분 P2에 있어서는, 해당하는 전도성 전극을 가지는 직렬 접속된 4개의 FET(482, 484, 486 및 488)가 존재한다. 상부에 있는 FET(488)는 PFET이고, 그의 전도성 전극의 하나는 전원 전압 Vdd에 접속되어 있다. 하부에 있는 FET(482)는 NFET이고, 그의 전도성 전극의 하나는 접지되어 있다. 제 2 부분 P2의 회로에 있어서, 클럭 신호 CLK를 수신하는 라인은 인버터(480)의 입력에 접속되어 있고, 이 인버터(480)의 출력은 PFET(488), NFET(482, 484)의 변조 전극에 접속되어 있다. 인버터(480)의 출력 신호는 CLK2라고 칭한다. NFET(486)의 변조 전극은 인에이블 신호 P2N를 수신하는 라인에 접속되어 있다. PFET(488) 및 NFET(486)의 전도성 전극의 상호 접속에 의해 형성된 노드는 인버터(492)의 입력에 접속되어 있다. 평가 시간격 동안의 인버터(492)에 의해 출력된 논리 P2WL 신호의 상태는 각 신호 CLK2 및 P2N의 논리 조합에 의해서 결정된다(인버터(492)에 의해 지연되었을지라도). 그러나, 프리챠지 동안에는, P2WL 신호가 CLK2 신호( 및 인버터 지연)만에 응답하여 로우 레벨로 리셋되는 것에 주목하길 바란다. 인버터(492)의 출력은 또한 PFET(490)의 변조 전극에 접속되어 있다. 이 PFET(490)의 전도성 전극의 하나는 전원 전압 Vdd에 접속되어 있고, 다른 하나는 인버터(492)의 입력에 접속되어 있다.
이하, 상기의 구성을 사용하는 본 발명의 동작에 대하여 상세하게 설명한다.
동작의 설명
전술한 바와 같이, 고성능의 데이타 처리 시스템에 있어서 다중포트 메모리셀이 필요하다. 그러한 다중포트 메모리 셀은 판독 전용 동작, 기록 전용 동작 또는 판독/기록 전용 동작에 사용된다. 데이타 처리분야에서 잘 알려져 있는 바와 같이, 그러한 판독/기록 동작은 동일한 타이밍 사이클에서 발생할 수 있다.
본 발명의 동작시, 듀얼포트 메모리 셀은 도 1에 도시한 P2WL 또는 P1WL와 같은 워드선을 구동함으로써 액세스되어, 복수의 메모리 셀의 전송 소자중의 어느 하나가 선택되어 인에이블된다. 워드선이 단정되면, 전송 트랜지스터가 인에이블되어 대응하는 비트선을 메모리 셀에 접속시킨 후, 메모리 셀의 내용을 전달한다. 여기서, 본 발명에 따른 듀얼포트 메모리 셀에 있어서, 셀의 각 포트가 대응하는 쌍의 전송 소자를 가지는 것에 주의하길 바란다. 예를 들면, 도 1에 도시한 메모리 셀(204)에서의 제 1 포트에 대한 전송 소자는 트랜지스터(104, 114)에 의해서 형성된다. 마찬가지로, 도 1에 도시한 메모리 셀(204)에서의 제 2 포트에 대한 전송 소자는 트랜지스터(102, 116)에 의해서 형성된다. 단일 클럭의 반대 위상이 제 1 및 제 2 포트로의 액세스 타이밍을 제어하는 데에 이용될 경우, 메모리 셀의 사이즈를 줄일 수 있다. 이 경우, 제 1 포트는 하나의 클럭 위상에 응답하여 액세스되고, 제 2 포트는 반대 클럭 위상에 응답하여 액세스된다. 그러나, 도 6에 도시한 바와 같이, 클럭 위상간을 정확하게 구분하기에는 곤란함이 있다. 도 6에 있어서, 클럭 신호가 하이 레벨일 경우, 이 클럭 신호는 활성 위상을 가지는 것으로 판단되고, 클럭 신호가 로우 레벨일 경우는 그 클럭 신호는 비활성 위상을 가지는 것으로 판단된다. 이 클럭 신호는 도 4의 복수의 FET와 같은 소자를 구동시킨다. 이상적으로, NFET(460)와 같은 NFET는 클럭이 활성 상태일 때 ON 상태로 될 것이고, 클럭이 비활성 상태일 때 OFF 상태로 될 것이다. 그러나, 클럭 신호가 하이 레벨에서 로우 레벨로 천이하는 동안, NFET(460)는 충분한 ON 상태이거나 충분한 OFF 상태일 수 있다. 따라서, 이 천이 영역 동안에는, 클럭 신호는 활성 상태 및 비활성 상태 모두에 있다고 할 수 있다. 즉, 활성 위상 부분이 비활성 위상과 병행적으로 발생한다. 따라서, 도 6에 도시한 클럭 신호가 활성 위상일 동안에 메모리 셀의 포트 1이 액세스되고, 클럭 신호가 비활성 위상일 동안에 메모리 셀의 포트 2가 액세스되어, 두 개의 액세스 사이에는 중첩(overlap)이 발생한다.
그러한 중첩이 발생하지 않도록 보장하기 위해, 본 발명의 실시예는 단일 클럭 신호에 응답하여 제 1 및 제 2 워드선에 대해 비중첩 워드선 신호를 발생하여, 하나의 워드선이 다른 워드선이 디스에이블되기 전에 인에이블되지 않도록 한다. 본 발명의 구체적인 동작에 대해서는 이하에 상세히 설명한다.
도 2에는 본 발명의 일 실시예를 구현하는 데이타 처리 시스템(200)이 도시되어 있다. 본 발명의 워드선 드라이버를 사용하는 메모리는 전형적으로 RAM(214)내에 구현된다. 여기서, RAM(214) 소자는 예를 들면, SRAM 메모리와 같이 관련 분야의 당업자에게 잘 알려져 있는 어떤 종류의 듀얼포트 메모리로도 구현될 수 있는 것에 주의하길 바란다.
RAM(214)가 본 발명의 일 실시예에 따라 도 3에 도시한 바와 같은 구성을 가진다고 가정한다. 도 3에 도시한 RAM(214)에 있어서, 워드선 디코더는 복수의 메모리 셀(304) 중의 어느 하나로 액세스하기 위해 데이타 처리 시스템(200)의 다른 부분에 의해 공급된 데이터를 디코딩한다. 이 디코딩된 데이터의 값은 워드선디코더(302)로부터 워드선 드라이버(310)에 공급된다. 워드선 드라이버(310)는 복수의 워드선을 복수의 메모리 셀(304) 중의 대응하는 어느 하나에 공급하여, 제 1 워드선 및 제 2 워드선이 동시에 동일한 메모리 셀에 공급되지 않도록 한다. 또한, I/O 회로(308)는 시스템 버스(212)로부터 어드레스 정보를 수신하며, 이 어드레스 정보는 후속하여 비트선 디코더(306)에 공급된다. 비트선 디코더(306)는 어드레스 값을 디코딩하여, 이 디코딩된 값을 비트선 값으로서 복수의 메모리 셀(304) 각각에 공급한다.
RAM(214)의 동작을 시스템 레벨에서 설명하였는데, 워드선 드라이버(310)의 보다 상세한 설명은 다음에 개시한다. 워드선 드라이버(310)는 도 4에 상세히 도시되어 있다. 도 4에 있어서, 신호 P2IN이 워드선 디코더(302)에 의해 공급되어, 워드선 드라이버(310)가 포트 2 워드선 신호(P2WL)를 복수의 메모리 셀(304) 중의 선택된 셀에 공급하도록 한다. 부가적으로, 도 4에 있어서, 포트 1 입력신호(P1IN)가 워드선 디코더(302)에 의해 워드선 드라이버(310)에 공급된다. 워드선 드라이버(310)에서 P1IN 신호는 포트 1 워드선 신호(P1WL)를 발생한다.
본 발명의 일 실시예에 있어서, 도 4에 도시한 논리 회로는 다이나믹 회로로서 구현된다. 따라서, CLK 신호 및 CLK1 신호가 단정되는 시간격 동안에, 포트 1이 선택된 경우(즉, P1IN 신호가 단정된 경우), P1WL 신호 또한 단정되게 된다. 마찬가지로, CLK2 신호가 단정되는 시간격의 일부 동안에, 포트 2가 선택된 경우(즉, P2IN 신호가 단정된 경우), P2WL 신호 또한 인에이블되게 된다.
전술한 바와 같이, 본 발명은 P2WL 신호 및 P1WL 신호가 단정될 때, 이들P2WL 신호 및 P1WL 신호가 중첩되지 않도록 한다(즉, 동시에 단정되지 않도록 한다). 전술한 비중첩 과정에 대해서는 도 4 및 도 5를 참조하여 보다 상세하게 설명한다.(도 5는 이상적인 타이밍 신호를 도시한다. 그러나, 신호가 활성 상태에서 비활성 상태로 순간적으로 변화하지 않는다는 것을 이해하여야 한다). 클럭 신호 CLK는 인버터(462)에 입력되고, 인버터(462)의 출력은 인버터(464)에 입력된다. 그리고, 인버터(464)의 출력 신호 CLK1은 그러한 두 개의 인버터에 내재하는 지연량만큼 지연된다. 인버터(480)는 CLK 신호를 수신하여 CLK2 신호를 출력하기 때문에, CLK2 신호는 CLK 신호다음에 하나의 인버터 지연만큼 지연된다.
메모리 셀 래치로의 비병행적 액세스는 클럭 신호 CLK에 응답하여 다음과 같이 행해진다. 하나의 액세스는 P1 워드선 P1WL상의 신호에 응답하여 행해진다. P1WL이 선택되는 것에 관계없이, 즉 P1IN 신호가 단정되는 것에 관계없이, 프리챠지(또는 복원) 시간격 동안에, 클럭 신호 CLK가 로우 레벨로 하강함에 따라 인버터(474)에 의해 출력된 P1WL 상의 신호는 로우 레벨로 하강한다. P1WL 신호의 하강 에지는 CLK 신호의 하강 에지에 대해서 지연된다. 이때의 지연 량은, i) PFET(470)가 P1 부분 회로에 대한 프리챠지 노드(즉, PFET(470)와 NFET(468)의 드레인 전극의 접속의 의해 형성된 노드)를 상승시킬 경우와, ii) 인버터(474)가 프리챠지 노드에 상승된 전압에 응답할 경우이다. 프리챠지 시간격의 종단에서, CLK 신호는 상승한다. 그후, P1 워드선이 선택될 경우, P1WL상의 신호는 CLK 신호가 하이 레벨로 되고 프리챠지 노드가 하강할 때 하이 레벨로 상승한다. P1WL 신호의 상승 에지는 CLK 신호의 상승 에지에 대해서, NFET(466)이 프리챠지 노드를 하강시키고 인버터(474)가 그 하강 전압에 응답할 때의 시간 지연 량만큼 지연된다.
전술한 타이밍은 P1WL의 제 1 및 제 2 예가 단정된 것을 예시한다(도 5에 도시됨). P1WL의 제 3 예는 P1WL 신호의 상승 에지가 P1IN상의 워드선 선택 신호에 의해서 도통(gate)되는 경우이다. 이 예에 있어서, P1N상의 신호는 CLK1이 단정된 후 까지 단정되지 않는다. 따라서, 프리챠지 노드는 P1N 신호에 의해 NFET(468)의 동작에 응답하기 보다는 오히려 NFET(466)의 동작에 응답하여 하강되지 않는다.
제 2 액세스는 P2 워드선 "P2WL"상의 신호에 응답하여 행해진다. P2WL이 선택되는 것에 관계없이, 즉 P2IN 신호가 단정되는 것에 관계없이, 프리챠지 시간격 동안에, CLK2가 로우 레벨로 하강함에 따라 인버터(492)에 의해 출력된 P2WL 상의 신호는 로우 레벨로 하강한다. P2WL 신호의 하강 에지는 CLK2 신호의 하강 에지에 대해서 지연된다. 이때의 지연 량은, i) PFET(488)가 P2 부분 회로에 대한 프리챠지 노드를 상승시킬 경우와, ii) 인버터(492)가 프리챠지 노드상의 상승된 전압에 응답할 경우이다. 프리챠지 시간격의 종단에서, CLK2 신호는 상승한다. 그후, P2 워드선이 선택될 경우, P2WL상의 신호는 CLK2 신호가 하이 레벨로 되고 프리챠지 노드가 하강할 때 하이 레벨로 상승한다. P2WL 신호의 상승 에지는 CLK2 신호의 상승 에지에 대해서, NFET(484, 482)를 통해서 프리챠지 노드가 하강하고 인버터(492)가 그 하강 전압에 응답할 때의 시간 지연 량만큼 지연된다.
전술한 타이밍은 P2WL의 제 1 및 제 2 예가 단정된 것을 예시한다(도 5에 도시됨). P2WL의 제 3 예는 P2WL 신호의 상승 에지가 P2IN상의 워드선 선택 신호에 의해서 도통되는 경우이다. 이 예에 있어서, P2N상의 신호는 CLK2가 하이 레벨로상승한 후 까지 단정되지 않는다. 따라서, P2에 대한 프리챠지 노드는 P2N 신호에 의해 FET(486)의 동작에 응답하기 보다는 오히려 NFET(484, 482)의 동작에 응답하여 하강되지 않는다.
전술한 결과로서, P1WL은 P2WL가 부정된 후 적어도 하나의 소자 스위칭 지연이 발생할 때까지 단정되지 않는다. 마찬가지로, P2WL은 P1WL가 부정된 후 적어도 하나의 소자 스위칭 지연이 발생할 때까지 단정되지 않는다. 따라서, 슬루 레이트(slew rate)가 하나의 소자 스위칭 시간 지연을 초과하지 않는 한, P1WL 및 P2WL 신호는 중첩하지 않는다. 이러한 바람직하지 않은 슬루 레이트 때문에, P1WL 및 P2WL 신호의 보다 많은 분할이 필요로 되는 경우, 짝수개의 인버터가 CLK에 응답하여 CLK1 및 CLK2를 발생하는 시간 지연 연쇄(delay chain)에 부가될 수 있다.
상기에 있어서, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명의 청구범위를 이탈하는 것 없이, 당업자는 다양하게 변경할 수 있다.
따라서, 본 발명에 따르면, 단일 클럭 신호에 응답하여, 단일 클럭 사이클 동안의 비병행적인 시간격 동안에 메모리 셀을 서로 다른 라인을 통해서 액세스할 수 있다.

Claims (8)

  1. 정보 저장 장치에 있어서,
    ① 접속된 제 1 라인 및 제 2 라인을 경유하여 액세스가능한 래치를 가지는 메모리 셀과,
    ② 상기 제 1 라인 및 상기 제 2 라인에 접속되며, 단일 클럭 신호에 응답하여 상기 래치로의 액세스를 제어하여, 임의의 시간에, 상기 액세스가 상기 제 1 및 제 2 라인중의 어느 하나를 경유하도록 하고, 상기 시간의 적어도 일부 동안에 상기 제 1 및 제 2 라인의 다른 하나는 복원되도록 하는 메모리 셀 제어 회로를 포함하는 정보 저장 장치.
  2. 제 1 항에 있어서,
    상기 클럭 신호가 제 1 및 제 2 상태를 가지며, 상기 제어 회로가 상기 클럭 신호에 응답하여 각각 제 1 및 제 2 상태를 가지는 제 1 및 제 2 타이밍 신호를 발생하고, 상기 클럭 신호의 상기 제 1 및 제 2 상태의 적어도 일부가 병행적으로 발생하는 것에 관계없이, 상기 클럭 신호 중의 어느 하나만이 상기 제 1 상태에 있는 시간격으로 액세스를 제한하는 정보 저장 장치.
  3. 제 2 항에 있어서,
    임의의 시간에 상기 제 1 및 제 2 라인중의 어느 하나를 경유한 상기 액세스는, 상기 제 1 및 제 2 타이밍 신호가 각각 제 1 및 제 2 상태라는 것에 응답하여 상기 제 1 라인을 경유한 상기 래치로의 액세스와, 상기 제 1 및 제 2 타이밍 신호가 각각 제 2 및 제 1 상태라는 것에 응답하여 상기 제 2 라인을 경유한 상기 래치로의 액세스를 구비하는 정보 저장 장치.
  4. 정보 저장 장치에 있어서,
    ① 접속된 제 1 라인 및 제 2 라인을 경유하여 액세스가능한 래치를 가지는 메모리 셀과,
    ② 상기 제 1 라인 및 상기 제 2 라인에 접속되며, 제 1 및 제 2 상태를 가지는 클럭 신호에 의해서 발생된 제 1 및 제 2 타이밍 신호에 응답하여 상기 래치로의 액세스를 제어하여, 임의의 시간에 상기 액세스가 상기 제 1 및 제 2 라인중의 어느 하나만을 경유하도록 하고, 상기 제 1 및 제 2 타이밍 신호는 제 1 및 제 2 상태를 가지며, 상기 클럭 신호의 상기 제 1 및 제 2 상태의 적어도 일부가 병행적으로 발생하는 것에 관계없이, 상기 클럭 신호 중의 어느 하나만이 상기 제 1 상태에 있는 시간격으로 상기 액세스를 제한하는 메모리 셀 제어 회로를 포함하는 정보 저장 장치.
  5. 제 4 항에 있어서,
    임의의 시간에 상기 제 1 및 제 2 라인중의 어느 하나를 경유한 상기 액세스가, 상기 제 1 및 제 2 타이밍 신호가 각각 제 1 및 제 2 상태라는 것에 응답하여 상기 제 1 라인을 경유한 상기 래치로의 액세스와, 상기 제 1 및 제 2 타이밍 신호가 각각 제 2 및 제 1 상태라는 것에 응답하여 상기 제 2 라인을 경유한 상기 래치로의 액세스를 구비하는 정보 저장 장치.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 라인 중의 다른 하나가 액세스되는 시점의 적어도 일부 동안에, 상기 제 1 및 제 2 라인중의 하나가 복원되는 정보 저장 장치.
  7. 액세스를 위한 제 1 및 제 2 라인을 가지는 메모리 셀 래치를 액세스하는 방법에 있어서,
    ① 제 1 시간격 동안 상기 제 1 라인을 통해 상기 메모리 셀 래치를 액세스하는 단계와,
    ② 상기 제 1 시간격과 병행적으로 발생하지 않는 제 2 시간격 동안, 상기 제 2 라인을 통해 상기 메모리 셀 래치를 액세스하는 단계와,
    ③ 상기 제 2 시간격 동안, 상기 제 1 라인을 복원하고, 상기 제 1 시간격 동안 상기 제 2 라인을 복원하는 단계와,
    ④ 클럭 신호에 응답하여 제 1 및 제 2 타이밍 신호를 발생하는 단계를 더 포함하며,
    상기 제 1 라인을 통한 상기 액세스는 상기 제 1 타이밍 신호에 응답하여 행해지고, 상기 제 2 라인을 통한 상기 액세스는 상기 제 2 타이밍 신호에 응답하여 행해지는 메모리 셀 액세스 방법.
  8. 메모리 셀 액세스 방법에 있어서,
    ① 클럭 신호에 응답하여 제 1 및 제 2 타이밍 신호를 발생하고, 상기 제 1 및 제 2 타이밍 신호는 제 1 및 제 2 상태를 가지며, 상기 클럭 신호의 제 1 및 제 2 상태가 병행적 시간격 동안의 적어도 일부에서 발생하는 것에 관계없이, 비병행적인(non-concurring) 시간격에서 단정되는 단계와,
    ② 상기 제 1 타이밍 신호가 제 1 상태에 있는 시간격 동안 제 1 라인을 통해 상기 래치를 액세스하는 단계와,
    ③ 상기 제 2 타이밍 신호가 제 1 상태에 있는 시간격 동안 제 2 라인을 통해 상기 래치를 액세스하는 단계와,
    ④ 상기 제 2 타이밍 신호가 제 1 상태에 있는 시간격 동안 상기 제 1 라인을 복원하는 단계와,
    ⑤ 상기 제 1 타이밍 신호가 상기 제 1 상태에 있는 동안, 상기 제 2 라인을 복원하여, 단일 라인을 통한 메모리 셀로의 액세스에 비하여 액세스 사이클 시간이 감소되도록 하고, 다중 라인을 통한 메모리 셀로의 병행적인 액세스에 비하여 래치 전류가 감소되도록 하는 단계를 포함하는 메모리 셀 액세스 방법.
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