JPS5831674B2 - メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、メモリ、とくにバイポーラメモリに関する。

従来のバイポーラメモリにあっては、各ワード線は上側
ワード線と下側ワード線からなる一対のワード線にて構
成され、各ワード線対とデータ線対の交点に交叉結合さ
れた一対のマルチエミッタからなるメモリセルが配され
る。

メモリセルのセレクトは、上側ワード線電圧を非選択電
圧から選択電圧に変化させることにより行なわれる。

このようなメモリにあっては、ワード線の選択終了後ワ
ード線電圧が選択電圧から非選択電圧に高速で変化させ
ることが、メモリ選択動作の高速化に必要である。

第１図は、このために、本出願人により先に提案された
メモリの概略回路図である（特開昭５３４１９６８号）
。

図には、上側ワード線”ＸＯｔ”ＸＩ と、下側ワー
ド線ＬｓＴｏ 、ＬｓＴｌ、データ線ＤＯＯｊＤｏ１
、Ｄｌｏ 、Ｄｌ、と、それらの交点に配置されたメモ
リセルＣ３−Ｃ３、および上側ワード線ＬＸｏ 、ＬＸ
ｌにそれぞれ接続されたワード線電圧検出回路２０ａ、
２０ｂと、これらの検出回路の出力信号を遅延させるた
めの遅延回路２１ａ２１ｂと、これらの遅延回路の出力
信号のレベルに応答して、下側ワード線ＬｓＴｏ 、Ｌ
ｓＴｌに電流を供給するためのスイッチ回路２２ａ。

２２ｂと、下側ワード線ＬＳＴｏ ｔ”ＳＴＩ に
定電流を供給するための定電流源１０ａ、１０ｂとが示
されている。

例えば、端子Ｘ。

に上側ワード線Ｉ’ｘｏを選択するためのパルスが印加
されると、エミッタフォロワートランジスタＱ２０１
がこの選択パルスの印加を検出する。

このトランジスタのエミッタ出力は、トランジスタＱ２
ｏ２．Ｑ２ｏ３、抵抗Ｒ２０１〜Ｒ２ｏ３、電源ＶＥＥ
１キャパシタンスＣ２０１〜Ｃ２０３からなる遅延回路
２１ａで遅延された後、トランジスタＱ２０４ 、抵抗
Ｒ２ｏ４、電源■ＥＥからなるスイッチ回路２２ａに印
加され、上側ワード線Ｌ’ｘｏへの選択パルスの印加終
了後も、所定の期間、下側ワード線Ｉ’ｓ’ｒｏにスイ
ッチ回路２２ａから電流が流される。

第１図において得られる電圧、電流波形を第２図に示す
。

ａは、選択された上側ワード線の電圧波形を示し、ｂは
トランジスタＱ２０４に流れる電流ＪＩｓｔ波形を示す
。

図から明らかなように、電流ＪＩｓｔはワード線電圧Ｖ
ｘの立上り開始点ｔ１ より流れ始め、電圧Ｖｘが高レ
ベルに達する時刻ｔ２でその最大電流値に達する。

逆に、電圧Ｖｘの立下り時には、電流ＪＩｓｔは、電圧
Ｖｘの立下り開始時点ｔ３から立下り始める。

電流ＪＩｓｔは、立下り時には遅延回路２１ａ。

２１ｂのために遅れ、時刻ｔ５で零になる。

つまり、電圧Ｖｘが完全に立下る時刻ｔ４ までは大き
な電流ＪＩｓｔが流れ続けている。

この結果、上側ワード線”ＸＯｖ下側ワード線ＬｓＴｏ
に付随する浮遊容量Ｃ８１、Ｃ８２内の電荷の放電が高
速に行なわれ、ワード線” Ｘｏ ｔ ” Ｓ Ｔｏ
の電圧の立下がり速度が犬となる。

この結果、回路２０ａ 、２１ａ 、２２ａがない場合
に比べて、メモリ動作のアクセス時間およびサイクル時
間が増大できる。

さらに、この方法では、ワード線の立下がりの高速化以
外にアドレス信号切換の過渡時に生じる２重選択の影響
を小さくできる。

メモＩＪ Ｌ Ｓ Ｉチップ上には通常多数個のメモリ
セルがマトリクス状に配置され、それらの中から所望の
セルを選択するため複数個のアドレス信号が入力される
。

アドレス信号の切換は、これら複数個のアドレス信号の
内のいくつかの信号のレベルを切り換えることにより行
なわれる。

このレベルの切換えは、理想的にはすべてのアドレス信
号に関して、同一のタイミングで行なわれるべきである
が、現実には各アドレス信号を駆動するゲートからアド
レス信号入力ピンまでのプリント配線の長さの違い等に
より、アドレス信号入力ピンに入力される各アドレス信
号のレベルの切換の時刻には多少のずれが生ずるのが普
通である。

このずれを以下アドレス・スキューと称することにする
。

第３図ａは、アドレス信号入力ピンに入力されるアドレ
ス信号の切換わりを例示的に示すものである。

アドレス・スキューがない場合には、各アドレス信号は
、実線で示されるごとく、変化する。

すなわち、アドレス信号ａ１ が高レベルより低レベル
に切換わる時刻に、他のアドレス信号、例えば信号ａ２
．ａ３が低レベルより高レベルに切り換わる。

従って、切換わるべきアドレス信号のレベルは、同じタ
イミングで切換わる。

この時、選択状態から非選択状態へと切換わる上側ワー
ド線の電圧は、第３図すの波形す、のように高レベルか
ら低レベルに切換わり、一方、非選択状態から選択状態
へと切換わる上側ワード線の電圧は波形ｂ２のように切
換わる。

両波形ｂ１．ｂ２のレベル切換えには、時間遅れがない
。

その他の上側ワード線の電圧は全て非選択レベルに留ま
る。

しかし、アドレス・スキューが入ると事情は異なってく
る。

たとえば、第３図ａの鎖線で示すように、アドレス信号
のうちの１つの信号ａ３にアドレス・スキューが生じ、
信号ａ３のレベル切換えのタイミングが他のアドレス信
号ａ１＋３２のレベル切換えのタイミングより遅れたも
のとしよう。

この場合、信号ａ１．ａ２のレベルが切換った後、信号
ａ３のレベルが切換るまでの間、信号ａ１゜ａ２ ｔ
ａ３がそれぞれ低、高、低レベルであるという条件に
より決まる上側ワード線が過渡的に選択されるが、引続
いて信号ａ３のレベルが切換って所望の上側ワード線が
選択される。

したがって、この場合の上側ワード線の電圧波形は、第
３図Ｃのようになる。

つまり、信号ａ１ ｔ３２のレベルの切換に対応して、
いままで選択されていた上側ワード線の電圧ｂ１ は立
下がり、過渡的に他の上側ワード線の電圧ｂ３が立上り
始める。

しかし、この上側ワード線は過渡的にしか選択されず、
その電圧ｂ３は僅かに立上るのみで、その後、立下がり
始める。

このとき、所望の上側ワード線が選択され始め、その電
圧ｂ２が立上ってくる。

このとき、過渡的に選択された上側ワード線に接続され
たスイッチ回路は、その上側ワード線の電圧ｂ３が非選
択電圧より犬となったことに応答して、対応する下側ワ
ード線に電流ＪＩｓｔを僅かに流し、過渡的に選択され
た上側ワード線の電圧ｂ３を、非選択レベルに立下げる
速度を速める。

この結果、スイッチ回路２２ａ、２２ｂがない場合に比
べて、過渡的に選択された上側ワード線の電圧をより速
く非選択レベルに戻すことができ、これにより、情報の
破壊を少くすることができる。

しかし、メモリの動作をより高速にするには、ｂ３が電
圧ｂ４のようによりすみやかに立下がることが望ましい
。

第２図ａ、ｂに示したように、上側ワード線の電圧が充
分に立上がらないとスイッチ回路２２ａ 、２２ｂによ
る電流ＪＩｓｔが僅かしか流れないので、電圧ｂ４のよ
うに高速に立上げることができない。

したがって、より高速動作のメモリでは、過渡的に２つ
の上側ワード線が同時に選択されたことにより情報破壊
が生じることがある。

第３図では、アドレス・スキューが一個のアドレス信号
のみに生ずる場合について説明したが、二個以上のアド
レス信号にそれぞれ異なるスキューが生ずると二重以上
の多重選択が生じ、半輪はもつと悪くなる。

そこで、本発明の目的は、高速動作状態におけるアドレ
ス・スキューによる二重選択の影響を減少させたメモリ
を提供することである。

この目的達成のために、本発明では、従来の遅延回路を
改良し、上側ワード線電圧が選択電圧に達つしていなく
ても、十分大きな電流を下側ワード線に流すように構成
したものである。

第４図に示す本発明の実施例は、トランジスタＱ２ｏ３
のベースに、カソードに電源ＶＯＬが接続されたダイオ
ードＱ。

が接続されている点、および抵抗Ｒ２０４の値が第１図
の回路の抵抗Ｒ２０４より小さく選ばれている点で、第
１図の回路と異なる。

ダイオードＤ。は、トランジスタＱ２ｏ３のベース電圧
を電源電圧ＶＯＬにクランプするためのものである。

たとえば、上側ワード線Ｉ’ｘｏが選択された場合、第
５図ａに示すように、ワード線Ｌ’ｘｏの電圧が時刻ｔ
、より非選択電圧から選択電圧に向けて立上がり始め、
時刻ｔ２で選択電圧に達し、時刻ｔ３からｔ４ にかけ
て立下がるとする。

ワード線Ｉ’ｘｏへの電圧の供給は、公知のドライバ（
図示せず）により行なわれる。

このドライバは、アドレス信号に応答して、選択すべき
上側ワード線に、上述のごとく、非選択電圧から選択電
圧に切換る電圧パルスを出力する。

エミツタフオローワートランジスタＱ２ｏ１ は、この
ワード線の電圧の変化を検出し、そのエミッタ電圧が、
第５図ａの波形と同じ波形で変化する。

この電圧変化は、トランジスタＱ２ｏ２ を抵抗Ｒ２
０２、電源ＶＢ Ｅからなる定電流回路と、抵抗Ｒ２０
１の作用により、トランジスタＱ２ｏ３のベースに、第
５図すに示すような電圧変化を生じる。

ワード線ＬＸｏの電圧が非選択電圧から選択電圧に向け
て立上がるとき、トランジスタＱ２ｏ３のベースも、立
上がる。

この際、トランジスタＱ２０３のベース電圧が、トラン
ジスタＱ２０２のコレクタに接続される浮遊容量Ｃ２ｏ
１ の作用により、ワード線Ｉ’ｘｏの電圧の立上がり
より遅い立上がり時間で立上がるのを防ぎ、ワード線Ｌ
Ｘｏの電圧の立上がりと実質的に同じ立上がり時間で立
上がるようにするために、スピードアップ用のキャパシ
タンスＣ２０２が抵抗Ｒ２０１に並列に設けられている
。

しかし、ワード線Ｉ’ｘｏの電圧が、時刻ｔ２において
選択電圧と非選択電圧の間の所定の電圧に達して、トラ
ンジスタＱ２ｏ３のベース電圧が電源電圧（ＶＯＬ＋Ｖ
Ｆ）（ＶＦはダイオードＤ。

の順方向電圧降下）より犬になった後は、ワード線Ｉ’
ｘｏの電圧がさらに上昇しても、このトランジスタＱ２
０３のベース電圧は、ダイオードＤ。

の作用により電圧（ＶＣＦ＋ＶＦ）にクランプされる。

エミッタフォロワートランジスタＱ２０３のエミッタ電
圧は、そのベース電圧の変化に応答して、第５図Ｃのよ
うに変化する。

すなわち、そのベース電圧が、ワード線Ｉ’ｘｏの電圧
の立上がりに応答して立上がり、そのベース電圧が電源
電圧（ＶＯＬ＋ＶＦ）に達する時刻ｔ２の後は一定値を
保持する。

スイッチ回路２２ａは、このトランジスタＱ２０３のエ
ミッタ電圧に依存して、第５図ｄに示すような電流を、
下側ワード線ＬＳＴｏに流す。

スイッチ回路２２ａは、トランジスタＱ２０３のエミッ
タ電圧が時刻ｔ２において、一定値に達つしたとき、そ
の回路の許容できる最大の電流が流れるように、抵抗値
Ｒ２０４の値が選ばれる。

その後、ワード線Ｉ’ｘｏの電圧がさらに上昇しても、
トランジスタＱ２ｏ３のベース電圧がクランプされるた
め、スイッチ回路２２ａは、この最大の電流を流しつづ
ける。

ワード線Ｉ’ｘｏの電圧が時刻ｔ２ より立下がり始め
るにつれ、トランジスタＱ２０１のエミッタ電圧も立下
がり始めるが、トランジスタＱ２ｏ３のベース電圧は、
ダイオードＤ。

により電源電圧（ＶｃＬ＋ＶＦ）にクランプされたまま
であり、スイッチ回路２２ａから上述の最大電流が流れ
つづける。

時刻ｔ３に達つすると、トランジスタＱ２゜１のエミッ
タ電圧から決まるトランジスタＱ２０３のベース電圧が
、電源電圧（Ｖｃｉ、＋Ｖｐ）より小となり、ダイオー
ドＤ。

はクランプ作用を解除する。この結果、トランジスタＱ
２０３のベース電圧は、時刻ｔ３ より立下がり始める
。

このとき、トランジスタＱ２０３のエミッタ電圧は、そ
のエミッタに接続された浮遊容量Ｃ２０３の作用により
、立下がり速度が遅延される。

この結果、上側ワード線Ｉ’ｘｏ と、トランジスタＱ
２０３のベースの電圧が時刻ｔ４において、非選択時の
レベルに完全に立下がった後も、トランジスタＱ２０３
のエミッタ電圧は立下がりつづけ、時刻ｔ５において立
下がりを完了する。

トランジスタＱ２０３のエミッタ電圧の立下がりに応答
して、スイッチ回路２２ａの電流も時刻ｔ３に立下がり
始め、時刻ｔ５に立下がりを完了する。

他のワード線対しＸＩ ＋ＬＳＴ１に接続された回路
２０ｂ 、２１ ｂ 、２２ｂはそれぞれワード線対し
Ｘ０ＩＬＳＴＯに接続された回路２０ａ。

２１ｂ、２２ａと同じ構成を有し、同じ動作をする０ 以上のように、遅延回路２１ａ、２１ｂ、スイッチ回路
２２ａ、２２ｂが構成されていることにより、アドレス
・キューによるワード線の２重選択が防止される。

第３図Ｃの波形ｂ３に示すようにある上側ワード線、た
とえばＩ’ｘｏがアドレス・キューにより過渡的に選ば
れた場合、このワード線Ｉ’ｘｏの電圧が、非選択電圧
から立上がった後、立下がる。

本発明によれば、スイッチ回路２１ａは、ワード線ＬＸ
ｏの電圧が選択電圧に達つする前に、最大許容電流を流
すため、過渡的に選ばれたワード線ＩＬｘｏの電圧が比
較的小さくても、スイッチ回路２２ａから従来より大き
な電流が、遅延されて流されるため、過渡的に選ばれた
ワード線電圧が非選択電圧に立下がる速度を高速化する
ことができる。

また、以上のごとく、ワード線電圧が選択レベルに達つ
する前に、スイッチ回路から許容最大電流を流すために
、選択されたワード線に接続されたメモリセルへ、電流
ＪＩｓｔがワード線の選択開始後、すぐに流される。

従って本発明は、非選択状態から選択状態へ移るワード
線に接続されたメモリセルの情報が破壊されにくくなる
という効果も有する。

なお、本発明は、以上の実施例に限らず、特開昭５３−
４１９６８号明細書に記載された回路に適用されたもの
をも含むものである。

たとえば、ワード線電圧検出回路２０ａは、上側ワード
線に接続され、その上側ワード線の電圧の変化を検出す
るごとく構成されているが、これにかえ、ワード線電圧
検出回路は、上側ワード線に電圧を与えるためのドライ
バー（図示せず）に接続され、ドライバー内部の電圧の
電圧変化を検出して、ワード線電圧の変化の検出にかえ
るように構成することも可能である。

【図面の簡単な説明】

第１図は、従来のバイポーラメモリの回路図、第２図は
、第１図の回路の動作説明のための信号のタイムチャー
ト、第３図は、第１図の回路の問題点を説明するための
図、第４図は、本発明によるメモリの回路図、第５図は
、第４図の回路の動作説明のための信号のタイムチャー
トである。 ２０ａ 、２０ｂ・・・・・・上側ワード線電圧検出回
路、２１ａ、２１ｂ・・・・・・遅延回路、２２ａ、２
２ｂ−・・・スイッチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の語線対であって、各語線対がそれぞれ一対の
   上側語線と下側語線からなる複数の語線対と、 上記各語線対内の語線間に接続された複数のメモリセル
   と、 上記複数の語線対の各々に対応して設けられ各語線対の
   上側語線に選択電圧と非選択電圧を切換えて印加するた
   めの複数の電圧印加手段と、該語線対ごとに設けられた
   、各語線対の内の下側語線に接続された電流源と、 該電圧印加手段に接続され、該電圧印加手段の出力を遅
   延するための遅延回路と、 該遅延回路の出力信号のレベルに依存して、該電流源か
   ら、対応する下側語線に供給する電流量を制御するスイ
   ッチング手段とを有するメモリにおいて、 該遅延回路は、該電圧印加手段の出力が、該選択電圧と
   該非選択電圧の間に位置する所定の第１の電圧を該選択
   電圧側にこえている間は、所定のレベルの第１の信号を
   出力し、該電圧印加手段の出力が、該第１の電圧から該
   非選択電圧に向う方向に変化した後は、該電圧印加手段
   の出力を遅延した第２の信号を出力する手段であること
   を特徴とするメモリ。 ２ 該遅延回路は、該電圧印加手段の出力を遅延する手
   段と、該電圧印加手段の出力が該第１の電圧と該選択電
   圧の間にあるときには、該遅延手段の出力を該所定のレ
   ベルに制御するためのクランプ手段とを有することを特
   徴とする特許請求の範囲第１項記載のメモリ。 ３ 該遅延回路は該上側ワード線の各々に接続された複
   数の遅延回路からなることを特徴とする特許請求の範囲
   第２項記載のメモリ。 ４ 該遅延回路と、該スイッチング手段は、該語線対に
   対応してそれぞれ設けたことを特徴とする特許請求の範
   囲第３項記載のメモリ。 ５ 該遅延回路は、該電圧印加手段の出力が該第１の電
   圧から該非選択電圧に向けて立下がるときには、該電圧
   印加手段の出力の立下がり時間より大きな立下がり時間
   でもって立下がる信号を発生する手段を有する特許請求
   の範囲第１項又は第２項記載のメモリ。 ６ 該遅延回路は、該電圧印加手段の出力が該非選択電
   圧から該第１の電圧に向けて立上がるとき、該電圧印加
   手段の出力の立上がり時間と実質的に等しい立上がり時
   間でもって立上がる信号を出力するものであることを特
   徴とする特許請求の範囲第５項のメモリ。 ７ 該遅延回路は、該電圧印加手段の出力がベースに印
   加される第１のエミッタフォロワートランジスタと、該
   エミッタフォロワートランジスタのエミッタにそのベー
   ス接続された第２のエミッタフォロワートランジスタと
   、該第２のエミッタフォロワートランジスタのベースに
   接続されたクランプ用ダイオードとを有することを特徴
   とする特許請求の範囲第６項記載のメモリ。